JP5420847B2 - 信号伝送回路及びこれを用いた信号伝送システム - Google Patents

Description

本発明は信号伝送回路及びこれを用いた信号伝送システムに関し、特に、差動回路を用いた信号伝送回路及びこれを用いた信号伝送システムに関する。

半導体装置を用いた信号処理システムにおいては、シングルエンド方式で信号の伝送が行われるのが一般的である。シングルエンド方式は、１本の信号線を用いて情報を伝送する方式であり、信号線の本数を少なくすることが可能である。しかしながら、シングルエンド方式はノイズの影響を受けやすいとともに、ある程度大きな信号振幅を確保する必要があることから、ノイズの発生源にもなりやすい。このため、より高いデータ転送レートが要求される場合には、差動伝送方式が採用されることがある。差動伝送方式は、一対の信号配線を用いて相補の信号を伝送する方式であり、より小振幅での信号伝送が可能である。

図１６（ａ）は差動出力回路を用いた一般的な信号伝送回路の回路図であり、図１６（ｂ）はその出力波形図である。

図１６（ａ）に示す信号伝送回路は、電源電位Ｖｔｅｒｍが供給される電源配線とグランド電位ＧＮＤが供給される電源配線との間に直列接続された差動出力回路２及び定電流源４によって構成される。差動出力回路２は、相補の入力信号の一方（Ｄ）をゲート電極に受ける入力トランジスタＴ１と、相補の入力信号の他方（ＤＢ）をゲート電極に受ける入力トランジスタＴ２と、入力トランジスタＴ１に直列接続された出力抵抗Ｒ１と、入力トランジスタＴ２に直列接続された出力抵抗Ｒ２とを備えており、入力トランジスタＴ１と出力抵抗Ｒ１の接続点から相補の出力信号の一方（Ｏｕｔ）が出力され、入力トランジスタＴ２と出力抵抗Ｒ２の接続点から相補の出力信号の他方（ＯｕｔＢ）が出力される。また、定電流源４を構成するトランジスタのゲート電極には、バイアス電圧Ｂｉａｓが供給されている。

入力トランジスタＴ１，Ｔ２に供給される入力信号Ｄ／ＤＢは相補の信号であり、したがって、入力トランジスタＴ１，Ｔ２の一方がオン、他方がオフとなる。このため、定電流源４によって生成される電流Ｉは、出力抵抗Ｒ１，Ｒ２のいずれか一方を流れ、これにより出力信号Ｏｕｔ／ＯｕｔＢも相補の信号となる。出力信号Ｏｕｔ／ＯｕｔＢの波形は図１６（ｂ）に示されており、一方が電源電位Ｖｔｅｒｍとほぼ同電位となり、他方が電源電位Ｖｔｅｒｍから△Ｖだけ降下した電位となる。△Ｖは、出力抵抗Ｒ１又はＲ２による電圧降下に相当し、出力抵抗Ｒ１，Ｒ２の抵抗値をＲとすると、Ｒ×Ｉで定義される。一例として、出力抵抗Ｒ１，Ｒ２の抵抗値Ｒが５０Ωに設定され、定電流Ｉが４ｍＡに設定されているとすると、△Ｖは２００ｍＶとなる。
特開２００６−１７４４８８号公報 特開２００６−３４０３４０号公報

図１６（ａ）を用いて説明したように、差動出力回路を構成する入力トランジスタＴ１，Ｔ２は、必ず一方がオンした状態となっている。つまり、シングルエンド方式のように信号の論理レベルが変化したタイミングにおいてのみ電流が流れるのではなく、常時電流が流れ続けることになる。したがって、１個の差動出力回路が消費する電力は、データ転送レートとは無関係にＶｔｅｒｍ×Ｉで与えられ、Ｎ個の差動出力回路が設けられている場合、Ｎ×Ｖｔｅｒｍ×Ｉの電力を消費することになる。

このように、差動出力回路を用いた従来の信号伝送回路においては、差動出力回路の数に比例して消費電力が増大するという問題があった。

したがって、本発明の目的は、消費電力が低減された差動伝送方式の信号伝送回路及びこれを用いた信号伝送システムを提供することである。

本発明による信号伝送回路は、第１及び第２の電源配線と、第１及び第２の電源配線間に直列接続された複数の差動回路とを備えることを特徴とする。

本発明によれば、第１及び第２の電源配線間に流れる電流は、直列接続された複数の差動回路によって共用される。このため、従来であれば１個の差動回路が消費していた電力によって、複数の差動回路を動作させることが可能となることから、全体的な消費電力を大幅に削減することが可能となる。尚、本発明において差動回路の具体的な回路構成については特に限定されず、また、差動回路が差動出力回路であるか差動入力回路であるかも問わない。また、本発明における信号伝送回路は、好ましくは他の半導体チップにデータを出力するための出力バッファに適用することが好適であるが、本発明がこれに限定されるものではなく、半導体チップの内部における信号伝送回路に適用することも可能である。

また、本発明による信号伝送システムは、複数対の信号配線と、複数対の信号配線にそれぞれ差動信号を供給する出力回路と、複数対の信号配線を介して差動信号を受ける入力回路とを備える信号伝送システムであって、出力回路は、第１及び第２の電源配線と、第１及び第２の電源配線間に直列接続された複数の差動出力回路とを含み、入力回路は、複数の差動出力回路にそれぞれ対応する複数の差動入力回路を含んでいることを特徴とする。

本発明によれば、出力回路を構成する複数の差動回路によって、第１及び第２の電源配線間に流れる電流が共用されることから、出力回路の消費電力を大幅に削減することが可能となる。尚、本発明においては、出力回路が第１の半導体チップに設けられ、入力回路が第１の半導体チップとは異なる第２の半導体チップに設けられていることが好ましい。これは、異なる半導体チップ間における信号伝送は、半導体チップの内部における信号伝送と比べて大きな電流が流れることから、このような他のチップとのインターフェース部分に本発明を適用すれば、消費電力削減の効果が大きくなるからである。

このように、本発明によれば、差動伝送方式の信号伝送回路及びこれを用いた信号伝送システムの消費電力を大幅に削減することが可能となる。

以下、添付図面を参照しながら、本発明の好ましい実施の形態について詳細に説明する。

図１（ａ）は本発明の好ましい第１の実施形態による信号伝送回路の回路図であり、図１（ｂ）はその出力波形図である。

図１（ａ）に示すように、本実施形態による信号伝送回路は、電源電位Ｖｔｅｒｍが供給される電源配線とグランド電位ＧＮＤが供給される電源配線との間に直列接続された差動出力回路１０，２０，３０及び定電流源４によって構成される。これら差動出力回路１０，２０，３０は、互いに同じ回路構成を有しており、相補の入力信号の一方（Ｄ１，Ｄ２，Ｄ３）をそれぞれゲート電極に受ける入力トランジスタＴ１１，Ｔ２１，Ｔ３１と、相補の入力信号の他方（Ｄ１Ｂ，Ｄ２Ｂ，Ｄ３Ｂ）をそれぞれゲート電極に受ける入力トランジスタＴ１２，Ｔ２２，Ｔ３２と、入力トランジスタＴ１１、Ｔ２１，Ｔ３１にそれぞれ直列接続された出力抵抗Ｒ１１，Ｒ２１，Ｒ３１と、入力トランジスタＴ１２，Ｔ２２，Ｔ３２にそれぞれ直列接続された出力抵抗Ｒ１２，Ｒ２２，Ｒ３２とを備えている。これら入力トランジスタは、全てＮチャンネル型ＭＯＳトランジスタである。

差動出力回路１０は、入力トランジスタＴ１１と出力抵抗Ｒ１１の接続点から相補の出力信号の一方（Ｏｕｔ１）を出力し、入力トランジスタＴ１２と出力抵抗Ｒ１２の接続点から相補の出力信号の他方（Ｏｕｔ１Ｂ）を出力する。同様に、差動出力回路２０は、入力トランジスタＴ２１と出力抵抗Ｒ２１の接続点から相補の出力信号の一方（Ｏｕｔ２）を出力し、入力トランジスタＴ２２と出力抵抗Ｒ２２の接続点から相補の出力信号の他方（Ｏｕｔ２Ｂ）を出力する。差動出力回路３０は、入力トランジスタＴ３１と出力抵抗Ｒ３１の接続点から相補の出力信号の一方（Ｏｕｔ３）を出力し、入力トランジスタＴ３２と出力抵抗Ｒ３２の接続点から相補の出力信号の他方（Ｏｕｔ３Ｂ）を出力する。

入力信号Ｄ１／Ｄ１Ｂ，Ｄ２／Ｄ２Ｂ，Ｄ３／Ｄ３Ｂは、いずれも相補の信号である。したがって、差動出力回路１０においては入力トランジスタＴ１１，Ｔ１２の一方がオン、他方がオフとなり、差動出力回路２０においては入力トランジスタＴ２１，Ｔ２２の一方がオン、他方がオフとなり、差動出力回路３０においては入力トランジスタＴ３１，Ｔ３２の一方がオン、他方がオフとなる。

定電流源４を構成するトランジスタのゲート電極には、バイアス電圧Ｂｉａｓが供給されている。このため、定電流源４によって生成される電流Ｉは、出力抵抗Ｒ１１，Ｒ１２のいずれか一方、出力抵抗Ｒ２１，Ｒ２２のいずれか一方、さらには、出力抵抗Ｒ３１，Ｒ３２のいずれか一方を流れることになる。つまり、一つの定電流源４が３つの差動出力回路１０，２０，３０に対して共用されており、差動出力回路１０の動作に用いられた電流Ｉは差動出力回路２０の動作に再利用され、さらに、差動出力回路２０の動作に用いられた電流Ｉは差動出力回路３０の動作に再利用されることになる。

その結果、図１（ｂ）に示すように、差動出力回路１０の出力である出力信号Ｏｕｔ１／Ｏｕｔ１Ｂについては、従来の回路（図１６参照）と同様、一方が電源電位Ｖｔｅｒｍとほぼ同電位となり、他方が電源電位Ｖｔｅｒｍから△Ｖだけ降下した電位となる。これに対し、また、入力トランジスタのオン抵抗が十分に低いものとみなすと、差動出力回路２０の出力である出力信号Ｏｕｔ２／Ｏｕｔ２Ｂについては、出力信号Ｏｕｔ１／Ｏｕｔ１Ｂに比べて△Ｖだけ降下したレベルとなり、差動出力回路３０の出力である出力信号Ｏｕｔ３／Ｏｕｔ３Ｂについては、出力信号Ｏｕｔ２／Ｏｕｔ２Ｂに比べてさらに△Ｖだけ降下したレベルとなる。つまり、各出力信号のセンターレベルは互いに△Ｖだけシフトする。尚、△Ｖは、各出力抵抗による電圧降下に相当し、各出力抵抗の抵抗値をＲとすると、Ｒ×Ｉで定義される。

一例として、Ｖｔｅｒｍが１．５Ｖであり、△Ｖが２００ｍＶであるとすれば、出力信号Ｏｕｔ１／Ｏｕｔ１Ｂは１．３Ｖ〜１．５Ｖの間でスイングし、出力信号Ｏｕｔ２／Ｏｕｔ２Ｂは１．１Ｖ〜１．３Ｖの間でスイングし、出力信号Ｏｕｔ３／Ｏｕｔ３Ｂは０．９Ｖ〜１．１Ｖの間でスイングすることになる。

このように、各出力信号のセンターレベルには△Ｖのずれが生じるものの、差動伝送方式においては、相補信号間に有意の電位差が生じていれば正しく伝送を行うことが可能である。このため、出力信号Ｏｕｔ２／Ｏｕｔ２Ｂや出力信号Ｏｕｔ３／Ｏｕｔ３Ｂのセンターレベルが低くても、これを受信する入力回路側においては正しくデータを再生することが可能となる。

このように、本実施形態による信号伝送回路においては、３つの差動出力回路１０，２０，３０が直列接続されていることから、Ｖｔｅｒｍ×Ｉの消費電力で３つの差動出力回路１０，２０，３０を動作させることが可能となる。従来の信号伝送回路においては、３個の差動出力回路を動作させるためには、３×Ｖｔｅｒｍ×Ｉの電力が必要であるため、本実施形態によれば全体的な消費電力を１／３に低減することが可能となる。

また、本実施形態による信号伝送回路においては、それぞれの差動出力回路１０，２０，３０に含まれる入力トランジスタが２個であることから、少ないトランジスタ数で信号伝送回路を構成することが可能となる。尚、ここで言う「トランジスタ数」とは、並列接続された複数のトランジスタを１個とみなした数である。したがって、インピーダンス調整などを目的として、複数のトランジスタが並列接続されている場合には、これら並列接続された複数のトランジスタ全体で１個のトランジスタとみなしている。

図２は、本実施形態による信号伝送回路を用いた信号伝送システムの一例を示す回路図である。

図２に示す信号伝送システムは、３対の信号配線Ｌ１／Ｌ１Ｂ，Ｌ２／Ｌ２Ｂ，Ｌ３／Ｌ３Ｂと、これら信号配線にそれぞれ差動信号を供給する出力回路１００と、これら信号配線を介して差動信号を受ける入力回路２００によって構成されている。このうち、出力回路１００は半導体チップＣＨＩＰ−Ａに設けられており、入力回路２００は別の半導体チップＣＨＩＰ−Ｂに設けられている。したがって、信号配線Ｌ１／Ｌ１Ｂ，Ｌ２／Ｌ２Ｂ，Ｌ３／Ｌ３Ｂは、半導体チップＣＨＩＰ−Ａと半導体チップＣＨＩＰ−Ｂとを接続する外部配線である。また、出力回路１００は相補形式の信号を外部配線に出力する出力バッファであり、入力回路２００は外部配線を介して供給される相補形式の信号を受け付ける入力レシーバである。

半導体チップＣＨＩＰ−Ａに設けられた出力回路１００は、図１に示した信号伝送回路と同じ回路構成を有している。異なる半導体チップ間における信号伝送は、半導体チップの内部における信号伝送と比べて大きな電流が流れることから、このような他のチップとのインターフェース部分（出力バッファ）に図１に示した信号伝送回路を用いれば、消費電力削減の効果は非常に大きくなる。

一方、半導体チップＣＨＩＰ−Ｂに設けられ入力回路２００は、それぞれ３つの差動出力回路１０，２０，３０に対応する３つの差動入力回路２１０，２２０，２３０によって構成されている。差動入力回路２１０，２２０，２３０は、それぞれ差動形式の出力信号Ｏｕｔ１／Ｏｕｔ１Ｂ，Ｏｕｔ２／Ｏｕｔ２Ｂ，Ｏｕｔ３／Ｏｕｔ３Ｂを受け、これらをシングルエンド方式の内部信号ＯＵＴ１，ＯＵＴ２，ＯＵＴ３に変換する。内部信号ＯＵＴ１，ＯＵＴ２，ＯＵＴ３は、半導体チップＣＨＩＰ−Ｂの内部信号として用いられる。

図３（ａ）は差動入力回路２１０の回路図であり、図３（ｂ）はその動作波形図である。他の差動入力回路２２０，２３０についても、図３（ａ）に示す差動入力回路２１０と同じ回路構成を有している。

図３（ａ）に示すように、差動入力回路２１０は、クロック信号ＣＬＫに同期してセンス動作を行う差動センスアンプ２１１と、差動センスアンプ２１１の出力Ｑ／ＱＢをラッチしてシングルエンド方式の内部信号ＯＵＴ１を生成するラッチ回路２１２によって構成されている。図３（ｂ）に示すように、差動センスアンプ２１１は、クロック信号ＣＬＫの立ち上がりエッジに同期して、相補の入力端Ｄ／ＤＢより供給される入力信号（Ｏｕｔ１／Ｏｕｔ１Ｂ）をセンスする。

かかるセンス動作は、入力端Ｄ／ＤＢより供給される相補信号に有意の電位差があれば足り、そのセンターレベルについては十分なマージンが存在する。具体的には、図３（ａ）に示すように、入力端Ｄ／ＤＢに接続される入力トランジスタＴｉｎがＮチャンネル型のＭＯＳトランジスタである場合、相補の入力信号（Ｏｕｔ１／Ｏｕｔ１Ｂ）のうち低位側の信号のレベルＶＩＬが、入力トランジスタＴｉｎのしきい値電圧Ｖｔ以上であればセンス可能である。したがって、このような差動センスアンプ２１１を用いれば、センターレベルがシフト（低下）している相補信号を正しくセンスすることが可能となる。

図４は、本実施形態による信号伝送回路を用いた信号伝送システムの他の例を示す回路図である。

図４に示す信号伝送システムは、入力回路２００に終端抵抗ＲＴ１，ＲＴ２，ＲＴ３を追加した点において、図２に示した信号伝送システムと相違している。その他の点については図２に示した信号伝送システムと同一であることから、同一の要素には同一の符号を付し、重複する説明は省略する。

図４に示すように、終端抵抗ＲＴ１，ＲＴ２，ＲＴ３は、それぞれ対をなす信号配線Ｌ１／Ｌ１Ｂ間，Ｌ２／Ｌ２Ｂ間，Ｌ３／Ｌ３Ｂ間にそれぞれ接続されている。本例では、これら終端抵抗ＲＴ１，ＲＴ２，ＲＴ３が半導体チップＣＨＩＰ−Ｂの内部に設けられているが、これに限定されるものではない。したがって、終端抵抗ＲＴ１，ＲＴ２，ＲＴ３を半導体チップＣＨＩＰ−Ｂの外部に設けても構わない。

このような終端抵抗ＲＴ１，ＲＴ２，ＲＴ３を付加すれば、入力回路２００側における信号の反射が低減されることから、信号品質を高めることが可能となる。

図５は、本実施形態による信号伝送回路を用いた信号伝送システムのさらに他の例を示す回路図である。

図５に示す信号伝送システムは、入力回路２００に終端抵抗ＲＴ１１，ＲＴ１２，ＲＴ２１，ＲＴ２２，ＲＴ３１，ＲＴ３２を追加した点において、図２に示した信号伝送システムと相違している。図５に示すように、終端抵抗ＲＴ１１，ＲＴ１２は、一端が電源電位Ｖｔｅｒｍに接続され、他端がそれぞれ信号配線Ｌ１，Ｌ１Ｂに接続されている。

一方、終端抵抗ＲＴ２１，ＲＴ２２は、一端が配線ＬＴ２を介して差動出力回路１０と差動出力回路２０の接続点に接続され、他端がそれぞれ信号配線Ｌ２，Ｌ２Ｂに接続されている。同様に、終端抵抗ＲＴ３１，ＲＴ３２は、一端が配線ＬＴ３を介して差動出力回路２０と差動出力回路３０の接続点に接続され、他端がそれぞれ信号配線Ｌ３，Ｌ３Ｂに接続されている。このように、終端抵抗ＲＴ２１，ＲＴ２２，ＲＴ３１，ＲＴ３２は、対応する信号配線と差動出力回路の対応する接続点との間にそれぞれ接続されている。

さらに、図５に示すように、配線ＬＴ２，ＬＴ３には、電位を安定化させるためのキャパシタＣ２，Ｃ３がそれぞれ接続されている。その他の点については図２に示した信号伝送システムと同一であることから、同一の要素には同一の符号を付し、重複する説明は省略する。本例においても、これら終端抵抗ＲＴ１１，ＲＴ１２，ＲＴ２１，ＲＴ２２，ＲＴ３１，ＲＴ３２が半導体チップＣＨＩＰ−Ｂの内部に設けられているが、これらを半導体チップＣＨＩＰ−Ｂの外部に設けても構わない。また、本例においては、キャパシタＣ２，Ｃ３が半導体チップＣＨＩＰ−Ａ，Ｂの外部に設けられているが、これらを半導体チップＣＨＩＰ−Ａ又は半導体チップＣＨＩＰ−Ｂの内部に設けても構わない。さらには、キャパシタＣ２，Ｃ３を省略しても構わない。

このような終端抵抗ＲＴ１１，ＲＴ１２，ＲＴ２１，ＲＴ２２，ＲＴ３１，ＲＴ３２を付加すれば、入力回路２００側における信号の反射が低減されることから、信号品質を高めることが可能となる。

また、本例では、終端抵抗ＲＴ１１，ＲＴ１２，ＲＴ２１，ＲＴ２２，ＲＴ３１，ＲＴ３２の一端に全て同じ電位が与えられるのではなく、それぞれ対応する電位が与えられている。具体的には、終端抵抗ＲＴ１１，ＲＴ１２には電源電位Ｖｔｅｒｍが与えられ、終端抵抗ＲＴ２１，ＲＴ２２にはＶｔｅｒｍ−△Ｖが与えられ、終端抵抗ＲＴ３１，ＲＴ３２にはＶｔｅｒｍ−２×△Ｖが与えられている。これらの電位は、対応する出力信号Ｏｕｔ１／Ｏｕｔ１Ｂ，Ｏｕｔ２／Ｏｕｔ２Ｂ，Ｏｕｔ３／Ｏｕｔ３Ｂの高位側レベルと実質的に同電位である。これにより、終端抵抗ＲＴ１１，ＲＴ１２，ＲＴ２１，ＲＴ２２，ＲＴ３１，ＲＴ３２を介して出力回路１００から電流が流れ込むことがないことから、これら終端抵抗の存在によって出力信号Ｏｕｔ１／Ｏｕｔ１Ｂ，Ｏｕｔ２／Ｏｕｔ２Ｂ，Ｏｕｔ３／Ｏｕｔ３Ｂの出力レベルが影響を受けることはない。

図６は、本実施形態による信号伝送回路を用いた信号伝送システムのさらに他の例を示す回路図である。

図６に示す信号伝送システムは、双方向型の信号伝送システムであり、半導体チップＣＨＩＰ−Ｃａと半導体チップＣＨＩＰ−Ｃｂとを備えている。半導体チップＣＨＩＰ−Ｃａには、信号配線Ｌ１／Ｌ１Ｂ，Ｌ２／Ｌ２Ｂ，Ｌ３／Ｌ３Ｂにそれぞれ差動信号を供給する出力回路１００ａと、信号配線Ｌ１／Ｌ１Ｂ，Ｌ２／Ｌ２Ｂ，Ｌ３／Ｌ３Ｂを介して供給される差動信号を受ける入力回路２００ａとが設けられている。一方、半導体チップＣＨＩＰ−Ｃｂには、信号配線Ｌ１／Ｌ１Ｂ，Ｌ２／Ｌ２Ｂ，Ｌ３／Ｌ３Ｂにそれぞれ差動信号を供給する出力回路１００ｂと、信号配線Ｌ１／Ｌ１Ｂ，Ｌ２／Ｌ２Ｂ，Ｌ３／Ｌ３Ｂを介して供給される差動信号を受ける入力回路２００ｂとが備えられている。このように、信号配線Ｌ１／Ｌ１Ｂ，Ｌ２／Ｌ２Ｂ，Ｌ３／Ｌ３Ｂは、半導体チップＣＨＩＰ−Ｃａ，ＣＨＩＰ−Ｃｂ間における双方向の信号配線として用いられる。

出力回路１００ａ，１００ｂは、図１に示した信号伝送回路と同じ回路構成を有している。また、入力回路２００ａ，２００ｂは、図２に示した入力回路２００と同じ回路構成を有している。尚、図６に示すように、半導体チップＣＨＩＰ−Ｃａに属する構成要素には、符号の末尾に「ａ」を付し、半導体チップＣＨＩＰ−Ｃｂに属する構成要素には、符号の末尾に「ｂ」を付してある。

図６に示すように、差動出力回路１０ａ，２０ａの接続点と差動出力回路１０ｂ，２０ｂの接続点は、配線ＬＴ２を介して短絡されている。同様に、差動出力回路２０ａ，３０ａの接続点と差動出力回路２０ｂ，３０ｂの接続点は、配線ＬＴ３を介して短絡されている。配線ＬＴ２，ＬＴ３には、電位を安定化させるためのキャパシタＣ２，Ｃ３がそれぞれ接続されている。これらキャパシタＣ２，Ｃ３は省略可能である。

このような構成を有する信号伝送システムにおいては、受信側となる半導体チップの出力回路に含まれる入力トランジスタは全てオフ状態に固定される。例えば、半導体チップＣＨＩＰ−Ｃａから半導体チップＣＨＩＰ−Ｃｂへ信号を伝送する場合には、入力トランジスタＴ１１ｂ，Ｔ１２ｂ，Ｔ２１ｂ，Ｔ２２ｂ，Ｔ３１ｂ，Ｔ３２ｂが全てオフ状態に固定され、逆に、半導体チップＣＨＩＰ−Ｃｂから半導体チップＣＨＩＰ−Ｃａへ信号を伝送する場合には、入力トランジスタＴ１１ａ，Ｔ１２ａ，Ｔ２１ａ，Ｔ２２ａ，Ｔ３１ａ，Ｔ３２ａが全てオフ状態に固定される。その結果、受信側となる半導体チップの出力回路に含まれる出力抵抗は、図５に示した終端抵抗（ＲＴ１１，ＲＴ１２，ＲＴ２１，ＲＴ２２，ＲＴ３１，ＲＴ３２）と全く同じ機能を果たすことになる。

このように図６に示す信号伝送システムによれば、消費電力の低い双方向伝送を実現できるばかりでなく、受信側となる半導体チップの出力回路に含まれる出力抵抗が終端抵抗として機能することから、少ない素子数で高品質な信号伝送を行うことが可能となる。

尚、図６においては、２つの半導体チップ間において双方向伝送を行う例を示したが、３以上の半導体チップ間における双方向伝送を行うことも可能である。

次に、本発明の第２の実施形態について説明する。

図７（ａ）は本発明の好ましい第２の実施形態による信号伝送回路の回路図であり、図７（ｂ）はその出力波形図である。

図７（ａ）に示すように、本実施形態による信号伝送回路は、電源電位Ｖｔｅｒｍが供給される電源配線とグランド電位ＧＮＤが供給される電源配線との間に直列接続された差動出力回路４０，５０，６０及び定電流源４によって構成される。これら差動出力回路４０，５０，６０は、互いに同じ回路構成を有しており、いずれも出力ノードａ，ｂと、Ｖｔｅｒｍ側に接続された電源ノードｃと、ＧＮＤ側に接続された電源ノードｄとを有している。出力ノードａは相補の出力信号の一方（Ｏｕｔ４、Ｏｕｔ５，Ｏｕｔ６）を出力するノードであり、出力ノードｂは相補の出力信号の他方（Ｏｕｔ４Ｂ、Ｏｕｔ５Ｂ，Ｏｕｔ６Ｂ）を出力するノードである。

また、差動出力回路４０，５０，６０は、出力ノードａ，ｂ間にそれぞれ接続された出力抵抗Ｒ４０，Ｒ５０，Ｒ６０と、出力ノードａと電源ノードｃとの間にそれぞれ接続された入力トランジスタＴ４１，Ｔ５１，Ｔ６１と、出力ノードｂと電源ノードｄとの間にそれぞれ接続された入力トランジスタＴ４２，Ｔ５２，Ｔ６２と、出力ノードｂと電源ノードｃとの間にそれぞれ接続された入力トランジスタＴ４３，Ｔ５３，Ｔ６３と、出力ノードａと電源ノードｄとの間にそれぞれ接続された入力トランジスタＴ４４，Ｔ５４，Ｔ６４とを備えている。これら入力トランジスタは全てＮチャンネル型ＭＯＳトランジスタである。

差動出力回路４０においては、入力トランジスタＴ４１，Ｔ４２のゲート電極に相補の入力信号の一方（Ｄ４）が供給され、入力トランジスタＴ４３，Ｔ４４のゲート電極に相補の入力信号の他方（Ｄ４Ｂ）が供給される。また、差動出力回路５０においては、入力トランジスタＴ５１，Ｔ５２のゲート電極に相補の入力信号の一方（Ｄ５）が供給され、入力トランジスタＴ５３，Ｔ５４のゲート電極に相補の入力信号の他方（Ｄ５Ｂ）が供給される。さらに、差動出力回路６０においては、入力トランジスタＴ６１，Ｔ６２のゲート電極に相補の入力信号の一方（Ｄ６）が供給され、入力トランジスタＴ６３，Ｔ６４のゲート電極に相補の入力信号の他方（Ｄ６Ｂ）が供給される。

これにより、差動出力回路４０においては、入力トランジスタＴ４１，Ｔ４２がオンした場合、出力ノードａから出力ノードｂに向かって電流Ｉが流れることから、出力信号はＯｕｔ４がハイレベル、Ｏｕｔ４Ｂがローレベルとなる。逆に、入力トランジスタＴ４３，Ｔ４４がオンした場合、出力ノードｂから出力ノードａに向かって電流Ｉが流れることから、出力信号はＯｕｔ４がローレベル、Ｏｕｔ４Ｂがハイレベルとなる。他の差動出力回路５０，６０の動作も同様である。

本実施形態においても、一つの定電流源４が３つの差動出力回路４０，５０，６０に対して共用されている。つまり、差動出力回路４０の動作に用いられた電流Ｉは差動出力回路５０の動作に再利用され、さらに、差動出力回路５０の動作に用いられた電流Ｉは差動出力回路６０の動作に再利用される。

その結果、図７（ｂ）に示すように、差動出力回路４０，５０，６０の出力であるＯｕｔ４／Ｏｕｔ４Ｂ，Ｏｕｔ５／Ｏｕｔ５Ｂ，Ｏｕｔ６／Ｏｕｔ６Ｂは、それぞれ図１（ｂ）に示した出力信号Ｏｕｔ１／Ｏｕｔ１Ｂ，Ｏｕｔ２／Ｏｕｔ２Ｂ，Ｏｕｔ３／Ｏｕｔ３Ｂと同じ波形となる。

このように、本実施形態による信号伝送回路においても、第１の実施形態による信号伝送回路と同じ効果を得ることが可能となる。さらに、本実施形態によれば、それぞれの差動出力回路４０，５０，６０に含まれる出力抵抗が１個であることから、抵抗素子の数を削減することが可能となる。しかも、出力信号の論理レベルにかかわらず、電流Ｉは同一の出力抵抗を流れることから、ハイレベル出力時の波形と、ローレベル出力時の波形との対称性を高く保つことが可能となる。

図８は、本実施形態による信号伝送回路を用いた信号伝送システムの一例を示す回路図である。

図８に示す信号伝送システムは、３対の信号配線Ｌ４／Ｌ４Ｂ，Ｌ５／Ｌ５Ｂ，Ｌ６／Ｌ６Ｂと、これら信号配線にそれぞれ差動信号を供給する出力回路３００と、これら信号配線を介して差動信号を受ける入力回路２００によって構成されている。このうち、出力回路３００は半導体チップＣＨＩＰ−Ｄに設けられており、入力回路２００は別の半導体チップＣＨＩＰ−Ｂに設けられている。したがって、信号配線Ｌ４／Ｌ４Ｂ，Ｌ５／Ｌ５Ｂ，Ｌ６／Ｌ６Ｂは、半導体チップＣＨＩＰ−Ｄと半導体チップＣＨＩＰ−Ｂとを接続する外部配線である。半導体チップＣＨＩＰ−Ｄに設けられた出力回路３００は、図７に示した信号伝送回路と同じ回路構成を有している。また、半導体チップＣＨＩＰ−Ｂに設けられた入力回路２００は、図２に示した入力回路２００と同じ回路構成を有している。

かかる構成により、図２に示した信号伝送システムと同じ効果を得ることが可能となる。

図９は、本実施形態による信号伝送回路を用いた信号伝送システムの他の例を示す回路図である。

図９に示す信号伝送システムは、出力抵抗Ｒ４０，Ｒ５０，Ｒ６０を出力回路３００から入力回路２００に移動させた点において、図８に示した信号伝送システムと相違している。その他の点については図８に示した信号伝送システムと同一であることから、同一の要素には同一の符号を付し、重複する説明は省略する。

このような構成によれば、出力抵抗Ｒ４０，Ｒ５０，Ｒ６０が終端抵抗としても機能する。このため、素子数を増やすことなく、信号品質を高めることが可能となる。尚、本例ではこれら出力抵抗Ｒ４０，Ｒ５０，Ｒ６０を半導体チップＣＨＩＰ−Ｂの内部に設けているが、これらを半導体チップＣＨＩＰ−Ｂの外部に設けても構わない。

尚、図示しないが、本実施形態による信号伝送回路においても、図６に示したような双方向型の信号伝送システムを構成することも可能である。

次に、本発明の第３の実施形態について説明する。

図１０は本発明の好ましい第３の実施形態による信号伝送回路の回路図である。

本実施形態は、出力信号のビット数が多い場合に好適な実施形態である。図１０に示すように、本実施形態による信号伝送回路は直列回路４０１〜４０ｎを備えており、異なる直列回路に含まれる差動出力回路の接続点が短絡されている。本例では、直列回路４０１〜４０ｎのそれぞれが図１（ａ）に示した信号伝送回路と同じ回路構成を有している。したがって、図１０に示す差動出力回路Ｓ１１〜Ｓ１３は、図１（ａ）に示す差動出力回路１０，２０，３０に対応している。これにより、３×ｎビットの信号を出力することができる。

既に説明したとおり、本発明のように複数の差動出力回路を直列に接続すると、出力信号のセンターレベルが変動することから、出力信号のビット数が多い場合、一つの直列回路に全ビット分の差動出力回路をまとめることは困難である。このような場合には、本実施形態のように、所定ビット（図１０に示す例では３ビット）分の差動出力回路によって一つの直列回路を構成し、これを複数個並列に用いればよい。

また、図１０に示すように、本実施形態による信号伝送回路は、差動出力回路Ｓ１１〜Ｓｎ３の接続点Ｐ１１〜Ｐｎ２の電位を安定化させる安定化回路５００をさらに備えている。安定化回路５００は、直列回路４０１〜４０ｎの導通パスと実質的に同じ回路構成を有するレプリカ回路５１０と、レプリカ回路５１０の出力をバッファリングするバッファ回路５２１，５２２と、バッファ回路５２１，５２２の出力を安定化させるキャパシタ５３１，５３２によって構成されている。

レプリカ回路５１０は、ダミー抵抗Ｒ５１１〜Ｒ５１３と、ダミートランジスタＴ５１１〜Ｔ５１４によって構成されている。ダミー抵抗Ｒ５１１及びダミートランジスタＴ５１１は、差動出力回路Ｓ１１，Ｓ２１・・・Ｓｎ１に含まれる出力抵抗及び入力トランジスタに対応している。同様に、ダミー抵抗Ｒ５１２及びダミートランジスタＴ５１２は、差動出力回路Ｓ１２，Ｓ２２・・・Ｓｎ２に含まれる出力抵抗及び入力トランジスタに対応し、ダミー抵抗Ｒ５１３及びダミートランジスタＴ５１３は、差動出力回路Ｓ１３，Ｓ２３・・・Ｓｎ３に含まれる出力抵抗及び入力トランジスタに対応している。ダミートランジスタＴ５１１〜Ｔ５１３のゲート電極にはいずれも電源電位Ｖｔｅｒｍが供給されており、これによりオンしている入力トランジスタと等価となる。

また、ダミートランジスタＴ５１４は、直列回路４０１〜４０ｎにそれぞれ含まれる定電流源４に対応している。ダミートランジスタＴ５１４のゲート電極にはバイアス電圧Ｂｉａｓが供給されており、これにより定電流源４と等価となる。

このような回路構成により、レプリカ回路５１０の出力ノードＰ１のレベルは、差動出力回路Ｓ１１，Ｓ２１・・・Ｓｎ１と差動出力回路Ｓ１２，Ｓ２２・・・Ｓｎ２の接続点Ｐ１１，Ｐ２１・・・Ｐｎ１のレベルと一致する。また、レプリカ回路５１０の出力ノードＰ２のレベルは、差動出力回路Ｓ１２，Ｓ２２・・・Ｓｎ２と差動出力回路Ｓ１３，Ｓ２３・・・Ｓｎ３の接続点Ｐ１２，Ｐ２２・・・Ｐｎ２のレベルと一致する。

但し、出力ノードＰ１（Ｐ２）と接続点Ｐ１１，Ｐ２１・・・Ｐｎ１（Ｐ１２，Ｐ２２・・・Ｐｎ２）をそのまま接続しても、レプリカ回路５１０の駆動能力ではこれら接続点のレベルを十分に安定化させることができない場合がある。このため、本実施形態では、レプリカ回路５１０の出力をバッファリングするバッファ回路５２１，５２２と、バッファ回路５２１，５２２の出力を安定化させるキャパシタ５３１，５３２を用い、バッファ回路５２１の出力を接続点Ｐ１１，Ｐ２１・・・Ｐｎ１に供給し、バッファ回路５２２の出力を接続点Ｐ１２，Ｐ２２・・・Ｐｎ２に供給している。

バッファ回路５２１，５２２は、ボルテージフォロア形式に接続されたオペアンプからなる。また、キャパシタ５３１，５３２は、電位を安定化させるのに十分なキャパシタンスを有している。これにより、レプリカ回路５１０によって生成された電位は、大きな駆動能力を持って接続点Ｐ１１，Ｐ２１・・・Ｐｎ１及び接続点Ｐ１２，Ｐ２２・・・Ｐｎ２に供給されることになり、これら接続点のレベルを十分に安定化させることが可能となる。

このように、本実施形態による信号伝送回路は、出力信号のビット数が多いケースにおいて好適であるともに、差動出力回路間の接続点の電位が安定化されていることから、ばらつきの少ない高品質な相補信号を生成することが可能となる。

図１１は、本実施形態による信号伝送回路の変形例を示す回路図である。

図１１に示す例では、半導体チップＣＨＩＰ−Ｅの外部にキャパシタ５４１，５４２が追加されている。その他の点は、図１０に示した信号伝送回路と同一である。キャパシタ５４１，５４２は、半導体チップＣＨＩＰ−Ｅの外部に設けられていることから、より大きなキャパシタンスを得ることができる。このため、接続点Ｐ１１，Ｐ２１・・・Ｐｎ１のレベル、並びに、接続点Ｐ１２，Ｐ２２・・・Ｐｎ２のレベルをよりいっそう安定化させることが可能となる。

尚、図１０及び図１１では、直列回路４０１〜４０ｎのそれぞれが図１（ａ）に示した信号伝送回路と同じ回路構成を有している場合を例に示したが、直列回路４０１〜４０ｎのそれぞれが図７（ａ）に示した信号伝送回路と同じ回路構成を有していても構わない。また、本実施形態では、複数の直列回路４０１〜４０ｎを並列に用いているが、この点は必須でなく、したがって、１つの直列回路に対して１つの安定化回路５００を割り当てても構わない。

さらに、本発明において安定化回路５００を用いることは必須でなく、これを省略しても構わない。この場合であっても、対応する接続点Ｐ１１，Ｐ２１・・・Ｐｎ１などが短絡されていることから、直列回路４０１〜４０ｎ内の信号レベルを相互に安定化させることが可能となる。

次に、本発明の第４の実施形態について説明する。

本実施形態は、本発明を差動入力回路に適用した実施形態である。差動入力回路及び差動出力回路とも、相補形式の入力信号を受けて相補形式の出力信号を出力する点においては同じであるため、両者の差は便宜上のものであるとも言える。しかしながら、通常、差動出力回路は大振幅の内部信号を小振幅の外部信号に変換するタイプの差動回路を指すのに対し、差動入力回路は小振幅の外部信号を大振幅の内部信号に変換するタイプの差動回路を指す。これまで説明した第１〜第３の実施形態は、いずれも大振幅の相補信号を小振幅の相補信号に変換するタイプの差動回路であり、このため「差動出力回路」と称してきた。これに対し、本実施形態による信号伝送回路は、小振幅の相補信号を大振幅の相補信号に変換するタイプの差動回路であり、このため、以下の説明においては、信号伝送回路に含まれる差動回路を「差動入力回路」と称する。

図１２（ａ）は本発明の好ましい第４の実施形態による信号伝送回路の回路図であり、図１２（ｂ）は入力信号の波形図、図１２（ｃ）は出力信号の波形図である。

図１２（ａ）に示すように、本実施形態による信号伝送回路は、電源電位Ｖｔｅｒｍが供給される電源配線とグランド電位ＧＮＤが供給される電源配線との間に直列接続された差動入力回路７０，８０と、これら差動入力回路７０，８０間に接続されたセンタートランジスタＴ９０によって構成される。差動入力回路７０と差動入力回路８０は、互いに異なる回路構成を有している。また、センタートランジスタＴ９０はＮチャンネル型ＭＯＳトランジスタであり、そのゲート電極には電源電位Ｖｔｅｒｍが供給されている。

具体的に説明すると、差動入力回路７０は、電源電位ＶｔｅｒｍとセンタートランジスタＴ９０との間に直列接続された出力抵抗Ｒ７１及び入力トランジスタＴ７１と、出力抵抗Ｒ７２及び入力トランジスタＴ７２によって構成されている。入力トランジスタＴ７１のゲート電極には相補の入力信号の一方（Ｄ７）が供給され、入力トランジスタＴ７２のゲート電極には相補の入力信号の他方（Ｄ７Ｂ）が供給される。相補の出力信号の一方（Ｏｕｔ７）は入力トランジスタＴ７１と出力抵抗Ｒ７１の接続点から出力され、他方（Ｏｕｔ７Ｂ）は入力トランジスタＴ７２と出力抵抗Ｒ７２の接続点から出力される。差動入力回路７０に含まれる入力トランジスタＴ７１，Ｔ７２は、いずれもＮチャンネル型ＭＯＳトランジスタである。

一方、差動入力回路８０は、センタートランジスタＴ９０とグランド電位ＧＮＤとの間に直列接続された入力トランジスタＴ８１及び出力抵抗Ｒ８１と、入力トランジスタＴ８２及び出力抵抗Ｒ８２によって構成されている。入力トランジスタＴ８１のゲート電極には相補の入力信号の一方（Ｄ８）が供給され、入力トランジスタＴ８２のゲート電極には相補の入力信号の他方（Ｄ８Ｂ）が供給される。相補の出力信号の一方（Ｏｕｔ８）は入力トランジスタＴ８１と出力抵抗Ｒ８１の接続点から出力され、他方（Ｏｕｔ８Ｂ）は入力トランジスタＴ８２と出力抵抗Ｒ８２の接続点から出力される。差動入力回路８０に含まれる入力トランジスタＴ８１，Ｔ８２は、いずれもＰチャンネル型ＭＯＳトランジスタである。

図１２（ｂ）に示すように、相補の入力信号Ｄ７／Ｄ７Ｂは電源電位Ｖｔｅｒｍ近傍でスイングする小振幅の信号である。一方、相補の入力信号Ｄ８／Ｄ８Ｂはグランド電位ＧＮＤ近傍でスイングする小振幅の信号である。これら入力信号Ｄ７／Ｄ７Ｂ，Ｄ８／Ｄ８Ｂとしては、半導体チップの外部より供給される外部信号であることが好ましい。

このような入力信号が供給されると、図１２（ｃ）に示すように、相補の出力信号Ｏｕｔ７／Ｏｕｔ７Ｂは電源電位Ｖｔｅｒｍ近傍でスイングする大振幅の信号となり、相補の出力信号Ｏｕｔ８／Ｏｕｔ８Ｂはグランド電位ＧＮＤ近傍でスイングする大振幅の信号となる。これら出力信号Ｏｕｔ７／Ｏｕｔ７Ｂ，Ｏｕｔ８／Ｏｕｔ８Ｂとしては、半導体チップの内部へ供給される内部信号であることが好ましい。

このように、本実施形態による信号伝送回路は、Ｎチャンネル型ＭＯＳトランジスタを用いた差動入力回路７０と、Ｐチャンネル型ＭＯＳトランジスタを用いた差動入力回路８０を直列接続していることから、小振幅の入力信号を大振幅の出力信号に変換することが可能となる。このため、差動伝送方式の入力レシーバとして用いることが好適である。また、差動入力回路７０と差動入力回路８０との間にセンタートランジスタＴ９０が接続されていることから、差動入力回路７０，８０間におけるノイズの影響を低減することも可能となる。

図１３は、本実施形態による信号伝送回路の変形例を示す回路図である。

図１３に示す回路は、図１２に示した信号伝送回路からセンタートランジスタＴ９０を削除した構成を有している。センタートランジスタＴ９０を削除したとしても、出力信号のレベルは出力抵抗の抵抗値と、出力抵抗に流れる電流量によって決まることから、図１２に示した回路とほぼ同じ出力特性を得ることが可能となる。このような回路構成によれば、素子数を削減することができるとともに、センターレベルに対する入力信号Ｄ７／Ｄ７Ｂ，Ｄ８／Ｄ８Ｂの電位差が大きくなることから、入力トランジスタＴ７１，Ｔ７２，Ｔ８１，Ｔ８２の駆動能力を高めることが可能となる。

図１４は、本実施形態による信号伝送回路の他の変形例を示す回路図である。

図１４に示す回路は、センタートランジスタＴ９０を定電流源として用いている。つまり、バイアス生成回路９０が追加されており、その出力であるバイアス電圧Ｂｉａｓ２がセンタートランジスタＴ９０のゲート電極に供給されている。

バイアス生成回路９０は、バイアス電圧Ｂｉａｓ１が供給されるトランジスタＴ９１と、カレントミラー回路を構成するトランジスタＴ９２，Ｔ９３と、センタートランジスタＴ９０とともにカレントミラー回路を構成するトランジスタＴ９４と、調整用トランジスタＴ９５と、抵抗Ｒ９０によって構成されている。図１４に示すように、トランジスタＴ９１，Ｔ９２は、グランド電位ＧＮＤと電源電位Ｖｔｅｒｍとの間にこの順に直列接続されており、トランジスタＴ９３〜Ｔ９５及び抵抗Ｒ９０は、電源電位Ｖｔｅｒｍとグランド電位ＧＮＤとの間にこの順に直列接続されている。トランジスタＴ９１，Ｔ９４はＮチャンネル型ＭＯＳトランジスタであり、トランジスタＴ９２，Ｔ９３，Ｔ９５はＰチャンネル型ＭＯＳトランジスタである。

調整用トランジスタＴ９５のゲート電極には、調整信号Ｌｏｗが供給される。調整信号Ｌｏｗは、入力信号Ｄ８／Ｄ８Ｂのローレベル側の電位と等しく、図示しない内部回路によって調整可能である。かかる構成により、センタートランジスタＴ９０に流れる電流は定電流となり、出力信号Ｏｕｔ７／Ｏｕｔ７Ｂの電位差や、出力信号Ｏｕｔ８／Ｏｕｔ８Ｂの電位差がほぼ一定となる。このため、より高い信号品質を得ることが可能となる。

以上、本発明の好ましい実施形態について説明したが、本発明は、上記の実施形態に限定されることなく、本発明の主旨を逸脱しない範囲で種々の変更が可能であり、それらも本発明の範囲内に包含されるものであることはいうまでもない。

例えば、第１〜第３の実施形態では３つの差動回路（差動出力回路）を直列接続し、第４の実施形態では２つの差動回路（差動入力回路）を直列接続しているが、直列に接続可能な差動回路の数がこれらに限定されるものではない。したがって、４つ以上の差動回路を直列に接続しても構わない。

また、差動回路に含まれる抵抗は、トランジスタなどの他の素子又は回路を用いて構成しても構わない。一例として、一端が電源電位Ｖｔｅｒｍに接続される抵抗については、図１５（ａ）に示すように、ゲート電極が接地されたＰチャンネル型ＭＯＳトランジスタを用いても構わない。或いは、図１５（ｂ）に示すように、ダイオード接続されたＰチャンネル型ＭＯＳトランジスタと、ゲート電極にバイアス電圧Ｂｉａｓ３が供給されるＰチャンネル型ＭＯＳトランジスタとの並列回路を用いても構わない。

同様に、一端がグランド電位ＧＮＤに接続される抵抗については、図１５（ｃ）に示すように、ゲート電極が電源電位Ｖｔｅｒｍに接続されたＮチャンネル型ＭＯＳトランジスタを用いても構わない。或いは、図１５（ｄ）に示すように、ダイオード接続されたＮチャンネル型ＭＯＳトランジスタと、ゲート電極にバイアス電圧Ｂｉａｓ４が供給されるＮチャンネル型ＭＯＳトランジスタとの並列回路を用いても構わない。

さらに、差動回路に含まれるトランジスタについても、上記実施形態のようにＭＯＳトランジスタに限られるものではなく、スイッチング可能な他の素子又は回路を用いても構わない。

（ａ）は本発明の好ましい第１の実施形態による信号伝送回路の回路図であり、（ｂ）はその出力波形図である。 第１の実施形態による信号伝送回路を用いた信号伝送システムの一例を示す回路図である。 （ａ）は差動入力回路２１０の回路図であり、（ｂ）はその動作波形図である。 第１の実施形態による信号伝送回路を用いた信号伝送システムの他の例を示す回路図である。 第１の実施形態による信号伝送回路を用いた信号伝送システムのさらに他の例を示す回路図である。 第１の実施形態による信号伝送回路を用いた信号伝送システムのさらに他の例を示す回路図である。 （ａ）は本発明の好ましい第２の実施形態による信号伝送回路の回路図であり、（ｂ）はその出力波形図である。 第２の実施形態による信号伝送回路を用いた信号伝送システムの一例を示す回路図である。 第２の実施形態による信号伝送回路を用いた信号伝送システムの他の例を示す回路図である。 本発明の好ましい第３の実施形態による信号伝送回路の回路図である。 第３の実施形態による信号伝送回路の変形例を示す回路図である。 （ａ）は本発明の好ましい第４の実施形態による信号伝送回路の回路図であり、（ｂ）は入力信号の波形図、（ｃ）は出力信号の波形図である。 第４の実施形態による信号伝送回路の変形例を示す回路図である。 第４の実施形態による信号伝送回路の他の変形例を示す回路図である。 差動回路に含まれる抵抗の変形例であり、（ａ），（ｂ）は一端が電源電位Ｖｔｅｒｍに接続される抵抗の変形例であり、（ｃ），（ｄ）は一端がグランド電位ＧＮＤに接続される抵抗の変形例である。 （ａ）は差動出力回路を用いた一般的な信号伝送回路の回路図であり、（ｂ）はその出力波形図である。

符号の説明

４ 定電流源
１０，２０，３０，４０，５０，６０ 差動出力回路
７０，８０ 差動入力回路
９０ バイアス生成回路
１００ 出力回路
２００，３００ 入力回路
２１０，２２０，２３０ 差動入力回路
２１１ 差動センスアンプ
２１２ ラッチ回路
４０１〜４０ｎ 直列回路
５００ 安定化回路
５１０ レプリカ回路
５２１，５２２ バッファ回路
５３１，５３２，５４１，５４２，Ｃ２，Ｃ３ キャパシタ
ＣＨＩＰ−Ａ〜ＣＨＩＰ−Ｅ 半導体チップ
Ｒ１１〜Ｒ８２ 出力抵抗
Ｒ５１１〜Ｒ５１３ ダミー抵抗
ＲＴ１〜ＲＴ３２ 終端抵抗
Ｓ１１〜Ｓｎ３ 差動出力回路
Ｔ１１〜Ｔ８２ 入力トランジスタ
Ｔ５１１〜Ｔ５１４ ダミートランジスタ
Ｔ９０ センタートランジスタ
Ｔ９１〜Ｔ９５ トランジスタ

Claims (20)

1. 第１及び第２の電源配線と、前記第１及び第２の電源配線間に直列接続された複数の差動回路と、前記複数の差動回路の接続点の電位を安定化させる安定化回路を備え、
   前記安定化回路は、前記複数の差動回路の導通パスと実質的に同じ回路構成を有するレプリカ回路を含み、前記レプリカ回路によって生成された電位が前記接続点に供給されることを特徴とする信号伝送回路。
2. 前記安定化回路は、前記レプリカ回路の出力をバッファリングするバッファ回路と、前記バッファ回路の出力を安定化させるキャパシタとをさらに含み、前記バッファ回路の出力が前記接続点に供給されることを特徴とする請求項１に記載の信号伝送回路。
3. 第１及び第２の電源配線と、前記第１及び第２の電源配線間に直列接続された複数の差動回路とを備える信号伝送回路であって、
   前記複数の差動回路からなる直列回路を複数備え、異なる直列回路に含まれる前記複数の差動回路の接続点が短絡されていることを特徴とする信号伝送回路。
4. 前記複数の差動回路は互いに同じ回路構成を有しており、前記複数の差動回路からなる直列回路と前記第１の電源配線との間に接続された定電流源をさらに備えることを特徴とする請求項１又は２に記載の信号伝送回路。
5. 前記複数の差動回路は互いに回路構成の異なる第１及び第２の差動回路を含んでいることを特徴とする請求項１又は２に記載の信号伝送回路。
6. 前記第１の差動回路はＮチャンネル型ＭＯＳトランジスタによって構成され、前記第２の差動回路はＰチャンネル型ＭＯＳトランジスタによって構成されていることを特徴とする請求項５に記載の信号伝送回路。
7. 前記第１の差動回路と前記第２の差動回路との間に接続された定電流源をさらに備えることを特徴とする請求項５又は６に記載の信号伝送回路。
8. 複数対の信号配線と、前記複数対の信号配線にそれぞれ差動信号を供給する出力回路と、前記複数対の信号配線を介して前記差動信号を受ける入力回路とを備える信号伝送システムであって、
   前記出力回路は、第１及び第２の電源配線と、前記第１及び第２の電源配線間に直列接続された複数の差動出力回路とを含み、
   前記入力回路は、前記複数の差動出力回路にそれぞれ対応する複数の差動入力回路を含み、
   前記出力回路は第１の半導体チップに設けられており、前記入力回路は前記第１の半導体チップとは異なる第２の半導体チップに設けられており、
   前記差動出力回路は、前記信号配線対を構成する第１及び第２の信号配線にそれぞれ接続された第１及び第２の出力ノードと、前記第１の電源配線側に接続された第１の電源ノードと、前記第２の電源配線側に接続された第２の電源ノードと、前記第１の出力ノードと前記第１の電源ノードとの間に接続された第１のスイッチと、前記第２の出力ノードと前記第２の電源ノードとの間に接続された第２のスイッチと、前記第２の出力ノードと前記第１の電源ノードとの間に接続された第３のスイッチと、前記第１の出力ノードと前記第２の電源ノードとの間に接続された第４のスイッチとを有しており、
   前記第１の出力ノードと前記第２の出力ノードとの間には、出力抵抗が接続されていることを特徴とする信号伝送システム。
9. 前記出力抵抗は、前記第２の半導体チップに設けられていることを特徴とする請求項８に記載の信号伝送システム。
10. 複数対の信号配線と、前記複数対の信号配線にそれぞれ差動信号を供給する出力回路と、前記複数対の信号配線を介して前記差動信号を受ける入力回路とを備える信号伝送システムであって、
    前記出力回路は、第１及び第２の電源配線と、前記第１及び第２の電源配線間に直列接続された複数の差動出力回路とを含み、
    前記入力回路は、前記複数の差動出力回路にそれぞれ対応する複数の差動入力回路を含んでおり、
    前記出力回路は、第１の半導体チップに設けられ、前記複数対の信号配線にそれぞれ差動信号を供給する第１の出力回路と、前記第１の半導体チップとは異なる第２の半導体チップに設けられ、前記複数対の信号配線にそれぞれ差動信号を供給する第２の出力回路とを含み、
    前記入力回路は、前記第１の半導体チップに設けられ、前記複数対の信号配線を介して前記第２の出力回路より供給される前記差動信号を受ける第１の入力回路と、前記第２の半導体チップに設けられ、前記複数対の信号配線を介して前記第１の出力回路より供給される前記差動信号を受ける第２の入力回路とを含んでいることを特徴とする信号伝送システム。
11. 前記第１の出力回路に含まれる前記複数の差動出力回路の接続点と、前記第２の出力回路に含まれる前記複数の差動出力回路の接続点とを短絡させる短絡配線をさらに備えることを特徴とする請求項１０に記載の信号伝送システム。
12. 前記短絡配線に接続されたキャパシタをさらに備えることを特徴とする請求項１１に記載の信号伝送システム。
13. 前記複数の差動回路は互いに同じ回路構成を有しており、前記複数の差動回路からなる直列回路と前記第１の電源配線との間に接続された定電流源をさらに備えることを特徴とする請求項３に記載の信号伝送回路。
14. 前記複数の差動回路は互いに回路構成の異なる第１及び第２の差動回路を含んでいることを特徴とする請求項３に記載の信号伝送回路。
15. 前記第１の差動回路はＮチャンネル型ＭＯＳトランジスタによって構成され、前記第２の差動回路はＰチャンネル型ＭＯＳトランジスタによって構成されていることを特徴とする請求項１４に記載の信号伝送回路。
16. 前記第１の差動回路と前記第２の差動回路との間に接続された定電流源をさらに備えることを特徴とする請求項１４又は１５に記載の信号伝送回路。
17. 前記複数の差動回路は互いに同じ回路構成を有しており、前記複数の差動回路からなる直列回路と前記第１の電源配線との間に接続された定電流源をさらに備えることを特徴とする請求項８に記載の信号伝送回路。
18. 前記複数の差動回路は互いに回路構成の異なる第１及び第２の差動回路を含んでいることを特徴とする請求項８に記載の信号伝送回路。
19. 前記第１の差動回路はＮチャンネル型ＭＯＳトランジスタによって構成され、前記第２の差動回路はＰチャンネル型ＭＯＳトランジスタによって構成されていることを特徴とする請求項１８に記載の信号伝送回路。
20. 前記第１の差動回路と前記第２の差動回路との間に接続された定電流源をさらに備えることを特徴とする請求項１８又は１９に記載の信号伝送回路。

Images