JPH088457B2 - 差動増幅回路 - Google Patents

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、ＣＭＯＳ集積回路上ま
たはバイポーラ集積回路上に構成される差動増幅回路に
係り、特にトランスコンダクタンスの直線性を改善した
差動増幅回路に関する。

【０００２】

【従来の技術】トランスコンダクタンスを改善したＣＭ
ＯＳ差動増幅回路としては、従来、例えば図１４に示す
ものが知られている。この差動増幅回路は、定電流源Ｉ
₀ で駆動される差動対（Ｍ１、Ｍ２）と定電流源ａＩ₀
で駆動される差動対（Ｍ３、Ｍ４）とで構成され、両差
動対はそれぞれゲートＷとゲート長の比（Ｗ／Ｌ）が等
しいＭＯＳトランジスタで構成されるが、差動対（Ｍ
１、Ｍ２）のトランスコンダクタンスパラメータをβと
したとき差動対（Ｍ３、Ｍ４）ではｂβとなっている。

【０００３】なお、トランスコンダクタンスパラメータ
βは、モビリティμ、単位面積当たりのゲート酸化膜容
量Ｃ_OX、ゲート幅Ｗ、ゲート長Ｌを用いて数式１のよう
に表されるものである。

【０００４】

【数１】β＝μ（Ｃ_OX／２）（Ｗ／Ｌ）

【０００５】図１４において、Ｍ１とＭ４のゲート同士
及びＭ２とＭ３のゲート同士はそれぞれ共通接続されて
差動入力端を構成し、入力電圧Ｖ_inが印加される。ま
た、Ｍ１とＭ３のドレイン同士及びＭ２とＭ４のドレイ
ン同士はそれぞれ共通接続されて差動出力端を構成して
いる。

【０００６】各トランジスタが飽和領域で動作している
とすると、Ｍ１とＭ２のドレイン電流Ｉ_d1、同Ｉ_d2は、
トランスコンダクタンスパラメータβ、スレッショルド
電圧Ｖ_T 、ゲート・ソース間電圧Ｖ_GSi を用いて数式２
と表せる。また、両ドレイン電流の和は、Ｉ_d1＋Ｉ_d2＝
Ｉ₀ である。従って、両ドレイン電流の差は数式３と求
まる。なお、数式３において、Ｖ_inは、Ｖ_in＝Ｖ_GS1 −
Ｖ_GS2 である。

【０００７】

【数２】 Ｉ_d1＝β（Ｖ_GS1 −Ｖ_T)² Ｉ_d2＝β（Ｖ_GS2 −Ｖ_T)²

【０００８】

【数３】

【０００９】Ｍ３とＭ４のドレイン電流Ｉ_d3、同Ｉ_d4も
数式２と同様に表わすことができ、Ｉ_d3＋Ｉ_d4＝ａＩ₀
であるので、ａ＜ａ／ｂ＜１として、両ドレイン電流の
差は数式４と求まる。

【００１０】

【数４】

【００１１】従って、差動出力電流ΔＩは数式５とな
る。

【００１２】

【数５】

【００１３】数式５において、トランスコンダクタンス
をほぼ一定とするためには、数式５を入力電圧Ｖ_inで微
分し、Ｖ_in＝０、│Ｖ_in│＝√｛ａＩ ₀／（ｂβ）｝を
代入して値が等しいとすれば良い。従って、一定にする
条件は数式６で与えられる。

【００１４】

【数６】１＝ｂ√ｂ／√ａ

【００１５】図１５は、図１４に示す従来の差動増幅回
路のトランスコンダクタンス特性をａ、ｂをパラメータ
として示したものである。│Ｖ_in│≦0.7 √（Ｉ₀ ／
β）の入力電圧範囲においてトランスコンダクタンスは
凡そ３％以内の値に入ることが示されている。

【００１６】また、トランスコンダクタンスの直線性は
入力電圧範囲を規定する重要なものであることに鑑み、
A.Nedungadi とT.R.Viswanathan は、ＣＭＯＳ差動増幅
回路において、この直線性の改善方法について種々検討
し優れた方法を提案している（“Design of Linear CMO
S Transconductance Elements,”IEEE TRANSACTIONSON
CIRCUITS and Systems,VOL.CAS-31,NO.10,pp.891-894,O
CTOBER 1984）。

【００１７】上記論文によれば、トランスコンダクタン
スは差動対を構成する２つのＭＯＳトランジスタのゲー
ト長を等しくした場合にゲート幅を拡げていけば直線に
近づくと考え、ゲート幅を１０倍に拡げた場合と２０倍
に拡げた場合とでＳＰＩＣＥシミュレーションをし、そ
の結果ゲート幅は１０倍以上にする必要があるとの知見
を得たが、これではチップ面積が大きくなるので実用的
でないと論じてこの考えを捨て、新たに図１６に示す差
動増幅回路を提案している。この差動増幅回路は、Ｍ１
〜Ｍ４の“The Cross-Coupled Quad Cell ”を２乗回路
として用いて比（Ｗ／Ｌ）の等しい２つのトランジスタ
からなる整合差動対（Ｍ６、Ｍ７）の直線性を改善しよ
うとするものである。

【００１８】図１６において、Ｍ１とＭ４及びＭ２とＭ
３は、それぞれ値の等しい定電流源（ｎ＋１）Ｉで駆動
される差動対であるが、Ｍ１（Ｍ２）のトランスコンダ
クタンスパラメータをｋとすると、Ｍ３（Ｍ４）のそれ
はｎｋとなっている。要するに、Ｍ３（Ｍ４）はＭ１
（Ｍ２）をｎ個並設したものである。Ｍ６とＭ７は定電
流源ａＩで駆動される差動対でり、トランスコンダクタ
ンスパラメータはそれぞれｋである。Ｍ６とＭ１とＭ３
のゲートは共通接続されて一方の電圧Ｖ₁ が印加され、
Ｍ７とＭ２とＭ４のゲートは共通接続されて他方の電圧
Ｖ₂ が印加される。また、Ｍ３とＭ４のドレインは共通
に電源Ｖ⁺ に接続されるが、Ｍ１とＭ２のドレイン同士
は共通接続され、この共通接続ドレインと電源Ｖ⁺ との
間に定電流源ａＩが、Ｍ６とＭ７の共通接続ソースとの
間にダイオード接続のトランシスタＭ５がそれぞれ設定
される。Ｍ５は点Ａの電流レベルを点Ｂの電流レベルに
シフトする機能を有する。

【００１９】以上の構成において、Ｖ₁ −Ｖ₂ ＝ｖとお
いてｘ＝ｖ／√（Ｉ／ｋ）と定義したｘが、│ｘ│≦√
（ｎ＋１）の範囲では、Ｍ１〜Ｍ４のドレイン電流Ｉ_Di
は、数式７となる。なお、数式７において、α、β、γ
は数式８であり、またドレイン電流Ｉ_Diと定電流源（ｎ
＋１）Ｉとの関係は数式９である。

【００２０】

【数７】 Ｉ_D1＝Ｉ［１＋γｘ² ＋（α／２）ｘ√（１−βｘ² ）］ Ｉ_D2＝Ｉ［１＋γｘ² −（α／２）ｘ√（１−βｘ² ）］ Ｉ_D3＝Ｉ［ｎ−γｘ² ＋（α／２）ｘ√（１−βｘ² ）］ Ｉ_D4＝Ｉ［ｎ−γｘ² −（α／２）ｘ√（１−βｘ² ）］

【００２１】

【数８】 α＝４ｎ／（ｎ＋１） β＝ｎ／（ｎ＋１）² γ＝ｎ（ｎ−１）／（ｎ＋１）²

【００２２】

【数９】Ｉ_D1＋Ｉ_D4＝Ｉ_D2＋Ｉ_D3＝（ｎ＋１）Ｉ

【００２３】従って、Ｉ_D1＋Ｉ_D2は数式１０、Ｉ_D5は数
式１１となる。

【００２４】

【数１０】 Ｉ_D1＋Ｉ_D2＝２Ｉ［１＋γｘ² ］ ＝２Ｉ＋｛２ｎ（ｎ−１）／（ｎ＋１）² ｝Ｉｘ²

【００２５】

【数１１】Ｉ_D5＝ａＩ−（Ｉ_D1＋Ｉ_D2）

【００２６】そして、整合差動対（Ｍ６、Ｍ７）のカレ
ントソースをＩ₀ とおくと、出力電流ｉは数式１２とな
るが、Ｉ₀ は数式１３となるので、数式１３を数式１２
に代入すると、出力電流ｉは数式１４となり、ｋ′とｋ
の関係を数式１５のように選定すれば、出力電流ｉは数
式１６と求まり、トランスコンダクタンスが直線となる
ことが分かる。

【００２７】

【数１２】 ｉ＝Ｉ_D6−Ｉ_D7＝ｋ′ｖ√｛（２Ｉ₀ ／ｋ′）−ｖ² ｝ （但し、│ｖ│≦√（Ｉ₀ ／ｋ′））

【００２８】

【数１３】 Ｉ₀ ＝ａＩ−Ｉ_D5＝Ｉ_D1＋Ｉ_D2 ＝２Ｉ＋｛２ｋｎ（ｎ−１）／（ｎ＋１）² ｝ｖ²

【００２９】

【数１４】

【００３０】

【数１５】ｋ′＝｛２ｎ（ｎ−１）／（ｎ＋１）² ｝ｋ

【００３１】

【数１６】

【００３２】上記文献に示された方法（図１６）は、非
常に優れたトランスコンダクタンスの直線性の改善方法
となっているのである。

【００３３】次にバイポーラ集積回路上に形成されるト
ランスコンダクタンスの直線性を改善した差動増幅回路
としては、従来、例えば図１７に示すものが知られてい
る。この差動増幅回路は、文献「M.Koyama,H.Tanimoto
and S.Mizoguchi “10.7MHzContinuous-Time Bandpass
Filter Bipolar IC, ”Proc.CICC,May,1987,pp.25.2.1-
25.2.4 」に記載のものである。

【００３４】図１７において、この差動増幅回路は、定
電流源Ｉ₀ でそれぞれ駆動される２つの差動対｛（Ｑ
１、Ｑ２）（Ｑ３、Ｑ４）｝を備え、Ｑ１とＱ３のコレ
クタ同士及びＱ２とＱ４のコレクタ同士がそれぞれ共通
接続されて差動出力端を構成している。そして、Ｑ１と
Ｑ４のベース同士が差動入力端を構成し入力電圧Ｖ_inが
印加されるが、Ｑ１とＱ３のベース間に、またＱ４とＱ
２のベース間に、それぞれＱ１（Ｑ４）側を負極とする
直流電圧Ｖ_K が印加されている。

【００３５】以上の構成において、バイポーラトランジ
スタを構成する接合ダイオードの電流は、Ｉ_E をエミッ
タ電流、Ｉ_S を飽和電流、ｋをボルツマン定数、Ｔを絶
対温度、ｑを単位電子電荷、Ｖ_BEをベース・エミッタ間
電圧とすると、数式１７で示される。

【００３６】

【数１７】 Ｉ_E ＝Ｉ_S ［ exp｛ｑＶ_BE／（ｋＴ）｝−１］

【００３７】今、熱電圧Ｖ_T をＶ_T ＝ｋＴ／ｑとおく
と、Ｖ_BE》Ｖ_T であるので、数式１７は、ｅｘｐ（Ｖ_BE
／Ｖ_T ）》１として、次の数式１８で近似できる。

【００３８】

【数１８】

【００３９】従って、差動対（Ｑ１、Ｑ２）の各トラン
ジスタのコレクタ電流Ｉ_Ciは次のようにして求まる。即
ち、各トランジスタのベース・エミッタ間電圧Ｖ_BEi は
数式１９で示されるが、両電圧の差（Ｖ_BE1 −Ｖ_BE2 ）
をＶ₁ と置く。またα_F を電流増幅率とすると、各トラ
ンジスタのコレクタ電流の和はＩ_C1＋Ｉ_C2＝α_F Ｉ_Eで
ある。従って、差動対（Ｑ１、Ｑ２）の各トランジスタ
のコレクタ電流Ｉ_Ciは数式２０となり、各トランジスタ
のコレクタ電流の差電流ΔＩ₁ は数式２１と求まる。

【００４０】

【数１９】 Ｖ_BE1 ＝Ｖ_T ln (Ｉ_C1／Ｉｓ） Ｖ_BE2 ＝Ｖ_T ln (Ｉ_C2／Ｉｓ）

【００４１】

【数２０】 Ｉ_C1＝α_F Ｉ₀ ／｛１＋ exp（−Ｖ₁ ／Ｖ_T)｝ Ｉ_C2＝α_F Ｉ₀ ／｛１＋ exp（Ｖ₁ ／Ｖ_T)｝

【００４２】

【数２１】 ΔＩ₁ ＝Ｉ_C1−Ｉ_C2 ＝α_F Ｉ₀ tanh（Ｖ₁ ／２Ｖ_T)

【００４３】そして、トランスコンダクタンスＧ_m1は、
差電流ΔＩ₁ を入力電圧Ｖ₁ で微分して数式２２とな
る。

【００４４】

【数２２】 Ｇ_m1＝ｄ（ΔＩ₁)／ｄＶ₁ ＝（α_F Ｉ₀ ／２Ｖ_T ）［１／｛cosh² （Ｖ₁ ／２Ｖ_T)｝］

【００４５】数式２２において、Ｖ₁ ＝Ｖ_in−Ｖ_K とお
くことができる。Ｖ_K は前記直流電圧であり、オフセッ
トバイアス電圧である。

【００４６】差動対（Ｑ３、Ｑ４）についても同様に求
めることができ、両コレクタ電流の差電流ΔＩ₂ は数式
２３となり、数式２３においてＶ₂ ＝Ｖ_in−Ｖ_K とおけ
るので、両差電流の和は数式２４、両差動対のトランス
コンダクタンスの和Ｇ_m は数式２５となる。

【００４７】

【数２３】 ΔＩ₂ ＝Ｉ_C3−Ｉ_C4 ＝α_F Ｉ₀ tanh（Ｖ₂ ／２Ｖ_T)

【００４８】

【数２４】 ΔＩ＝ΔＩ₁ ＋ΔＩ₂ ＝α_F Ｉ₀ ［tanh｛（Ｖ_in−Ｖ_K)／２Ｖ_T ｝ ＋tanh｛（Ｖ_in＋Ｖ_K)／２Ｖ_T ｝］

【００４９】

【数２５】 Ｇ_m ＝Ｇ_m1＋Ｇ_m2 ＝ｄ（ΔＩ₁)／ｄＶ_in＋ｄ（ΔＩ₂)／ｄＶ_in ＝（α_F Ｉ₀ ／２Ｖ_T ）［１／ cosh²｛（Ｖ_in−Ｖ_K)／２Ｖ_T ｝ ＋１／ cosh²｛（Ｖ_in＋Ｖ_K)／２Ｖ_T ｝］

【００５０】数式２２のＧ_m1は、Ｖ_K ＝１．３１３７Ｖ
_T とおいた場合に最大平坦(maximally flat)特性を示
す。また図１８にトランスコンダクタンス特性を示す
が、入力電圧範囲が±Ｖ_T までは−１％以内のトランス
コンダクタンスとなっていることが示されている。

【００５１】

【発明が解決しようとする課題】上述した従来の差動増
幅回路では、次のような問題がある。まず図１４に示す
差動増幅回路では、トランスコンダクタンスが３％程度
変動するので、それ以上の直線性を要求される用途には
使用できず、適用範囲が狭いという問題と、差動出力電
流が２つの差動対の各差電流の差として表されるので、
駆動電流に対する電流効率が悪くなるという問題とがあ
る。

【００５２】図１６に示す差動増幅回路では、２乗回路
を構成する差動対をトランスコンダクタンスパラメータ
がｋのトランジスタの１個とｎ個並設したものとで構成
しているので、トランジスタの占有面積が大きくなると
いう問題と素子数が増え消費電流が増加するという問題
とがある。

【００５３】また図１７に示す差動増幅回路では、入力
電圧範囲が狭いという問題がある。

【００５４】本発明の目的は、回路規模を増大させない
簡単な構成でトランスコンダクタンスの一層の改善と電
流効率の向上が図れる差動増幅回路を提供することにあ
る。

【００５５】

【課題を解決するための手段】前記目的を達成するため
に、本発明の差動増幅回路は次の如き構成を有する。即
ち、第１発明の差動増幅回路は、等しい値の定電流源で
それぞれ駆動される２個の差動対でそれぞれ構成される
第１及び第２の複合差動対； を備え、第１の複合差動
対は、各差動対がそれぞれゲート幅Ｗとゲート長Ｌの比
（Ｗ／Ｌ）の比が１：Ｋ（Ｋ≠１）の２個のトランジス
タで構成され； ２個の差動対の相互間では比（Ｗ／
Ｌ）が異なるトランジスタのゲート同士及び比（Ｗ／
Ｌ）が等しいトランジスタのドレイン同士がそれぞれ共
通接続され； 第２の複合差動対は、各差動対がそれぞ
れ各トランジスタそれぞれの比（Ｗ／Ｌ）または各差動
対における前記比（Ｗ／Ｌ）の比若しくは定電流源の値
の少なくとも１つが前記第１の複合差動対とは異なり；
２個の差動対の相互間では比（Ｗ／Ｌ）が異なるトラ
ンジスタのゲート同士及び比（Ｗ／Ｌ）が等しいトラン
ジスタのドレイン同士がそれぞれ共通接続され； 両複
合差動対の相互間では、一方の共通接続ゲート同士及び
他方の共通接続ゲート同士がそれぞれ共通接続されて差
動入力端を構成するとともに、一方の差動対における比
（Ｗ／Ｌ）が大きい方のトランジスタの共通接続ドレイ
ン同士と他方の差動対における比（Ｗ／Ｌ）が小さい方
のトランジスタの共通接続ドレイン同士とが及び一方の
差動対における比（Ｗ／Ｌ）が小さい方のトランジスタ
の共通接続ドレイン同士と他方の差動対における比（Ｗ
／Ｌ）が大きい方のトランジスタの共通接続ドレイン同
士とがそれぞれ共通接続されて差動出力端を構成してい
る； ことを特徴とするものである。

【００５６】第２発明の差動増幅回路は、等しい値の定
電流源でそれぞれ駆動されゲート幅Ｗとゲート長Ｌの比
（Ｗ／Ｌ）が等しい２個のトランジスタで構成される第
１及び第２の差動対と、前記定電流源とは値が異なる定
電流源で駆動され前記第１及び第２の差動対とは異なる
値の比（Ｗ／Ｌ）が等しい２個のトランジスタで構成さ
れる第３の差動対と； を備え、第１の差動対の一方の
トランジスタと第３の差動対の一方のトランジスタとの
ゲート同士及び第２の差動対の一方のトランジスタと第
３の差動対の他方のトランジスタとのゲート同士がそれ
ぞれ共通接続されて差動入力端を構成し； 第１の差動
対の一方のトランジスタと第２の差動対の他方のトラン
ジスタと第３の差動対の他方のトランジスタとのドレイ
ン同士及び第１の差動対の他方のトランジスタと第２の
差動対の一方のトランジスタと第３の差動対の一方のト
ランジスタとのドレイン同士がそれぞれ共通接続されて
差動出力端を構成し； 第１の差動対の一方のトランジ
スタと第２の差動対の他方のトランジスタとのゲート間
に、また第２の差動対の一方のトランジスタと第１の差
動対の他方のトランジスタとのゲート間に、それぞれ、
一方のトランジスタのゲートに対する極性を同一にする
直流電圧が印加される； ことを特徴とするものであ
る。

【００５７】第３発明の差動増幅回路は、値の等しい定
電流源でそれぞれ駆動される２個の差動対を備え、各差
動対がそれぞれゲート幅Ｗとゲート長Ｌの比（Ｗ／Ｌ）
の比が１：Ｋ（Ｋ≠１）の２個のトランジスタで構成さ
れ； ２個の差動対の相互間では比（Ｗ／Ｌ）が等しく
ないトランジスタのゲート同士をそれぞれ共通接続して
差動入力端を構成し、かつ、比（Ｗ／Ｌ）が等しいトラ
ンジスタのドレイン同士をそれぞれ共通接続して差動出
力端を構成した差動増幅回路において； 各差動対にお
ける２つのトランジスタの比（Ｗ／Ｌ）の比は、１：
９．５である；ことを特徴とするものである。

【００５８】第４発明の差動増幅回路は、値の等しい定
電流源でそれぞれ駆動される第１及び第２の差動対と、
前記定電流源とは値が異なる定電流源で駆動される第３
の差動対と； を備え、第１の差動対の一方のトランジ
スタと第３の差動対の一方のトランジスタとのベース同
士及び第２の差動対の一方のトランジスタと第３の差動
対の他方のトランジスタとのベース同士がそれぞれ共通
接続されて差動入力端を構成し； 第１の差動対の一方
のトランジスタと第２の差動対の他方のトランジスタと
のベース間に、また第２の差動対の一方のトランジスタ
と第１の差動対の他方のトランジスタとのベース間に、
それぞれ一方のトランジスタのベースに対する極性を同
一にする直流電圧が印加され； 第１の差動対の一方の
トランジスタと第２の差動対の他方のトランジスタと第
３の差動対の一方のトランジスタとのコレクタ同士及び
第１の差動対の他方のトランジスタと第２の差動対の一
方のトランジスタと第３の差動対の他方のトランジスタ
とのコレクタ同士がそれぞれ共通接続されて差動出力端
を構成している； ことを特徴とするものである。

【００５９】第５発明の差動増幅回路は、第４発明の差
動増幅回路において； 前記直流電圧は２．６３４Ｖ_T
（Ｖ_T は熱電圧であり、Ｖ_T ＝ｋＴ／ｑ）であり； 第
１及び第２の差動対をそれぞれ駆動する定電流源の電流
値は第３の差動対を駆動する定電流源の電流値の４／３
倍である； ことを特徴とするものである。

【００６０】第６発明の差動増幅回路は、第４発明の差
動増幅回路において； 前記直流電圧は２．０６３４４
Ｖ_T であり； 第１及び第２の差動対をそれぞれ駆動す
る定電流源の電流値は第３の差動対を駆動する定電流源
の電流値の１．５６２５倍である； ことを特徴とする
ものである。

【００６１】第７発明の差動増幅回路は、値の等しい定
電流源でそれぞれ駆動される第１及び第２の差動対と、
前記定電流源とは値が異なる定電流源でそれぞれ駆動さ
れる第３及び第４の差動対と； を備え、第１の差動対
の一方のトランジスタと第３の差動対の一方のトランジ
スタとのベース同士及び第２の差動対の一方のトランジ
スタと第４の差動対の一方のトランジスタとのベース同
士がそれぞれ共通接続されて差動入力端を構成し； 第
１の差動対の一方のトランジスタと第２の差動対の他方
のトランジスタとのベース間に、また第２の差動対の一
方のトランジスタと第１の差動対の他方のトランジスタ
とのベース間に、それぞれ一方のトランジスタのベース
に対する極性を同一にする第１の直流電圧が印加され；
第３の差動対の一方のトランジスタと第４の差動対の
他方のトランジスタとのベース間に、また第４の差動対
の一方のトランジスタと第３の差動対の他方のトランジ
スタとのベース間に、それぞれ一方のトランジスタのベ
ースに対する極性を同一にする第２の直流電圧が印加さ
れ； 第１の差動対の一方のトランジスタと第２の差動
対の他方のトランジスタと第３の差動対の一方のトラン
ジスタと第４の差動対の他方のトランジスタとのコレク
タ同士及び第１の差動対の他方のトランジスタと第２の
差動対の一方のトランジスタと第３の差動対の他方のト
ランジスタと第４の差動対の一方のトランジスタとのコ
レクタ同士がそれぞれ共通接続されて差動出力端を構成
している； ことを特徴とするものである。

【００６２】第８発明の差動増幅回路は、第７発明の差
動増幅回路において； 前記第１の直流電圧は１．２Ｖ
_T 、前記第２の直流電圧は３．８３４Ｖ_T であり； 第
３及び第４の差動対をそれぞれ駆動する定電流源の電流
値は第１及び第２の差動対をそれぞれ駆動する定電流源
の電流値の１．３倍である； ことを特徴とするもので
ある。

【００６３】第９発明の差動増幅回路は、第７発明の差
動増幅回路において； 前記第１の直流電圧は０．７０
８１４Ｖ_T 、前記第２の直流電圧は２．５９５４６Ｖ_T
であり； 第３及び第４の差動対をそれぞれ駆動する定
電流源の電流値は第１及び第２の差動対をそれぞれ駆動
する定電流源の電流値の１．８２５３２倍である；こと
を特徴とするものである。

【００６４】

【作用】次に、前記の如く構成される本発明の差動増幅
回路の作用を説明する。第１発明では、比（Ｗ／Ｌ）が
異なるトランジスタで構成される差動対（以下、「不平
衡差動対」）の２個で構成した第１及び第２の複合差動
対の差動出力端を逆接続して差動増幅回路を構成したの
で、トランスコンダクタンスの直線性を一層改善するこ
とができ、電流効率も向上させることができる。

【００６５】第２発明では、値の等しい定電流源でそれ
ぞれ駆動される第１及び第２の差動対と前記定電流源と
は異なる値の定電流源で駆動される第３の差動対との出
力端をいわゆるたすきがけして接続し、第３の差動対の
差動入力端には直接入力信号を印加し、第１及び第２の
差動対では出力端が共通接続されるトランジスタのゲー
ト間に値の等しい直流電圧をバイアスオフセットとして
与えて差動増幅回路を構成したので、トランスコンダク
タンスの直線性の改善度は従来とほぼ同様であるが、電
流効率は第１発明よりも向上させることができる。

【００６６】第３発明では、２個の不平衡差動対の比
（Ｗ／Ｌ）が異なるトランジスタのドレイン同士をそれ
ぞれ共通接続して差動出力端を構成し、また比（Ｗ／
Ｌ）が異なるトランジスタのゲート同士を共通接続して
差動入力端を構成するようにした差動増幅回路におい
て、各差動対における２つのトランジスタの比（Ｗ／
Ｌ）の比を１：９．５に設定してあるので、トランジス
タの面積を数倍程度の増加に抑えることができる。従っ
て、広い入力電圧範囲に亙って比較的直線性の良いトラ
ンスコンダクタンスを持つ差動増幅回路を小さな回路規
模で実現できる。

【００６７】また、第４発明と第７発明では、３個また
は４個の差動対のそれぞれに入力信号が直接または直流
電圧（オフセット電圧）に重畳されて印加されるように
したので、トランスコンダクタンスの直線性を改善で
き、従って入力電圧範囲を従来よりも広くすることがで
きる。しかも、各差動対は最小構成単位のトランジスタ
で構成できるので、高周波特性も改善できる。

【００６８】

【実施例】以下、本発明の実施例を図面を参照して説明
する。図１は、本発明の第１実施例に係る差動増幅回路
を示す。図１において、定電流源Ｉ₀ でそれぞれ駆動さ
れる差動対（Ｍ１、Ｍ２）と同（Ｍ３、Ｍ４）とは第１
の複合差動対を構成し、定電流源ａＩ₀ でそれぞれ駆動
される差動対（Ｍ５、Ｍ６）と同（Ｍ７、Ｍ８）とは第
２の複合差動対を構成している。

【００６９】第１の複合差動対では、各差動対を構成す
る２個のＭ０Ｓトランジスタはゲート幅Ｗとゲート長Ｌ
の比（Ｗ／Ｌ）の比が、Ｍ１：Ｍ２＝Ｍ４：Ｍ３＝１：
Ｋ（Ｋ≠１）のものである。そして、２個の差動対の相
互間では比（Ｗ／Ｌ）が異なるＭＯＳトランジスタ
｛（Ｍ１とＭ３）（Ｍ２とＭ３）｝のゲート同士及び比
（Ｗ／Ｌ）が等しいＭＯＳトランジスタ｛（Ｍ１とＭ
４）（Ｍ２とＭ３）｝のドレイン同士がそれぞれ共通接
続されている。なお、図中のβは前述したトランスコン
ダクタンスパラメータであり、以下本発明ではこれを用
いる。

【００７０】第２の複合差動対では、各差動対の各ＭＯ
Ｓトランジスタのトランスコンダクタンスパラメータは
ｂβであり、比（Ｗ／Ｌ）の比は、Ｍ５：Ｍ６＝Ｍ８：
Ｍ７＝１：Ｋ′（Ｋ′≠１）である。そして、２個の差
動対の相互間では比（Ｗ／Ｌ）が異なるＭＯＳトランジ
スタ｛（Ｍ５とＭ７）（Ｍ６とＭ８）｝のゲート同士及
び比（Ｗ／Ｌ）が等しいＭＯＳトランジスタ｛（Ｍ５と
Ｍ８）（Ｍ６とＭ７）｝のドレイン同士がそれぞれ共通
接続されている。

【００７１】そして、２つの複合差動対の相互間では、
各差動対の一方のＭＯＳトランジスタ（Ｍ１、Ｍ３、Ｍ
５、Ｍ７）のゲート同士及び他方のＭＯＳトランジスタ
（Ｍ２、Ｍ４、Ｍ６、Ｍ８）のゲート同士がそれぞれ共
通接続されて差動入力端を構成し、入力電圧Ｖ_inが印加
される。

【００７２】また、第１の複合差動対における比（Ｗ／
Ｌ）が大きい方のＭＯＳトランジスタ（Ｍ２、Ｍ３）の
共通接続ドレイン同士と第２の複合差動対における比
（Ｗ／Ｌ）が小さい方のＭＯＳトランジスタ（Ｍ５、Ｍ
８）の共通接続ドレイン同士とが及び第１の複合差動対
における比（Ｗ／Ｌ）が小さい方のＭＯＳトランジスタ
（Ｍ１、Ｍ４）の共通接続ドレイン同士と第２の複合差
動対における比（Ｗ／Ｌ）が大きい方のＭＯＳトランジ
スタ（Ｍ６、Ｍ７）の共通接続ドレイン同士とがそれぞ
れ共通接続されて差動出力端を構成している。要する
に、第１の複合差動対の差動出力端と第２の複合差動対
の差動出力端とは逆接続されて当該差動増幅回路の差動
出力端を構成しているのである。

【００７３】以上の構成において、第１の複合差動対で
は、各ＭＯＳトランジスタのドレイン電流Ｉ_diは、数式
２６と表せる。また、ドレイン電流Ｉ_diと定電流源Ｉ₀
との関係は数式２７、ゲート・ソース間電圧Ｖ_GSi と入
力電圧Ｖ_inとの関係は数式２８である。

【００７４】

【数２６】 Ｉ_d1＝β（Ｖ_GS1 −Ｖ_T)² Ｉ_d2＝Ｋβ（Ｖ_GS2 −Ｖ_T)² Ｉ_d3＝Ｋβ（Ｖ_GS3 −Ｖ_T)² Ｉ_d4＝β（Ｖ_GS4 −Ｖ_T)²

【００７５】

【数２７】Ｉ_d1＋Ｉ_d2＝Ｉ_d3＋Ｉ_d4＝Ｉ₀

【００７６】

【数２８】 Ｖ_GS1 −Ｖ_GS2 ＝Ｖ _GS3 −Ｖ _GS4 ＝Ｖ_in

【００７７】従って、差動対（Ｍ１、Ｍ２）でのドレイ
ン電流の差電流は数式２９、差動対（Ｍ３、Ｍ４）での
ドレイン電流の差電流は数式３０となるので、当該第１
の複合差動対の差動出力電流ΔＩ₁ は数式３１と求まる
のであり、この数式３１を入力電圧Ｖ_inで微分するとト
ランスコンダクタンスが求まる（数式３２）。

【００７８】

【数２９】

【００７９】

【数３０】

【００８０】

【数３１】

【００８１】

【数３２】

【００８２】第２の複合差動対についても同様に差動出
力電流ΔＩ₂ とトランスコンダクタンスを求めることが
できる（数式３３、同３４）。

【００８３】

【数３３】

【００８４】

【数３４】

【００８５】従って、図１に示す差動増幅回路の差動出
力電流であるΔＩは、ΔＩ＝ΔＩ₁−ΔＩ₂ と求まり、
またトランスコンダクタンス｛ｄ（ΔＩ）／ｄＶ_in｝は
数式３５と求まる。

【００８６】

【数３５】 ｄ（ΔＩ）／ｄＶ_in＝ｄ（ΔＩ₁)／ｄＶ_in−ｄ（ΔＩ₂)／ｄＶ_in

【００８７】図２は、Ｋ，Ｋ′，ａ，ｂをパラメータと
して算出したトランスコンダクタンス特性を示す。図２
から明らかなように、トランスコンダクタンスは、Ｋ＝
１．５， Ｋ′＝＝２．０，ａ＝０．３８７，ｂ＝０．
４７８の場合に、０．７√（Ｉ₀ ／β）≧│Ｖ_in│の入
力範囲で等リップルとなり、Ｋ＝２．０，Ｋ′＝２．
０，ａ＝０．４７３，ｂ＝０．７３９の場合に、０．５
７√（Ｉ₀ ／β）≧│Ｖ_in│の入力範囲で約１．６％の
等リップルとなっており、直線性が従来よりも大幅に改
善されることが分かる。また、電流効率も従来例よりも
向上していることが示されている。

【００８８】なお、第２の複合差動対については、本実
施例では各差動対を比（Ｗ／Ｌ）の比が１：Ｋ′のもの
で構成し、かつ、トランスコンダクタンスパラメータも
ｂ倍とし、定電流源もａ倍としたが、Ｋ′とａとｂのそ
れぞれを適宜に操作して所望の特性が得られるので、例
えばＫ′＝Ｋとする等、目的とする特性に応じて適宜に
設定できる。

【００８９】次に、図３は本発明の第２実施例に係る差
動増幅回路を示す。この差動増幅回路は、定電流源Ｉ₀
で駆動される第１の差動対（Ｍ１、Ｍ２）と、定電流源
Ｉ₀で駆動される第２の差動対（Ｍ３、Ｍ４）と、定電
流源ａＩ₀ で駆動される第３の差動対（Ｍ５、Ｍ６）と
を備える。なお、各差動対の構成ＭＯＳトランジスタは
比（Ｗ／Ｌ）の等しいものからなり、トランスコンダク
タンスパラメータは、第１及び第２の差動対がβとする
と、第３の差動対ではｂ倍となっている。

【００９０】第１の差動対（Ｍ１、Ｍ２）の一方のＭＯ
ＳトランジスタＭ１と第３の差動対（Ｍ５、Ｍ６）の一
方のＭＯＳトランジスタＭ５のゲート同士及び第２の差
動対（Ｍ３、Ｍ４）の一方のトランジスタＭ４と第３の
差動対（Ｍ５、Ｍ６）の他方のＭＯＳトランジスタＭ６
のゲート同士がそれぞれ共通接続されて差動入力端を構
成し、入力電圧Ｖ_inが印加される。

【００９１】また、第１の差動対の一方のＭＯＳトラン
ジスタＭ１と第２の差動対の他方のＭＯＳトランジスタ
Ｍ３と第３の差動対の他方のＭＯＳトランジスタＭ６の
ドレイン同士及び第１の差動対の他方のＭＯＳトランジ
スタＭ２と第２の差動対の一方のＭＯＳトランジスタＭ
４と第３の差動対の一方のＭＯＳトランジスタＭ５のド
レイン同士がそれぞれ共通接続されて差動出力端を構成
する。

【００９２】そして、第１の差動対の一方のＭＯＳトラ
ンジスタＭ１と第２の差動対の他方のＭＯＳトランジス
タＭ３とのゲート間に、また第２の差動対の一方のＭ０
ＳトランジスタＭ４と第１の差動対の他方のＭＯＳトラ
ンジスタＭ２とのゲート間に、それぞれ、他方のＭＯＳ
トランジスタ（Ｍ２、Ｍ３）のゲートを高電位とする直
流電圧Ｖ_K が印加されている。要するに、第１及び第２
の差動対では出力端が共通接続されるＭＯＳトランジタ
のゲート間に値の等しい直流電圧Ｖ_K をバイアスオフセ
ットとして与えてあるのである。

【００９３】以上の構成において、第１の差動対の差動
出力電流ΔＩ₁ は数式３６、第２の差動対の差動出力電
流ΔＩ₂ は数式３７、第３の差動対の差動出力電流ΔＩ
₃ は数式３８となるので、図３に示す差動増幅回路の差
動出力電流ΔＩは数式３９、これを入力電圧Ｖ_inで微分
したトランスコンダクタンスは数式４０と求められる。

【００９４】

【数３６】

【００９５】

【数３７】

【００９６】

【数３８】

【００９７】

【数３９】ΔＩ＝ΔＩ₁ ＋ΔＩ₂ −ΔＩ₃

【００９８】

【数４０】 ｄ（ΔＩ）／ｄＶ_in＝ｄ（ΔＩ₁)／ｄＶ_in＋ｄ（ΔＩ₂)／ｄＶ_in −ｄ（ΔＩ₃)／ｄＶ_in

【００９９】図４は、Ｖ_K ＝√（Ｉ₀ ／β）／２、ａｂ
＝０．３６４３３３と置いて算出したトランスコンダク
タンス特性を示す。図４から、トランスコンダクタンス
は、入力電圧範囲が、０．７√（Ｉ₀ ／β）≦│Ｖ_in│
において従来と同様に３％以内の値に入ることが分か
る。

【０１００】一方、駆動電流の総和は（２＋ａ）Ｉ₀ で
あり、従来例（図１４）で示した（１＋ａ）Ｉ₀ よりも
大きくなるが、差動出力電流は（２−ａ）Ｉ₀ となる。
従来例では（１−ａ）Ｉ₀ である。つまり、電流効率
は、（２−ａ）／（２＋ａ）となり、従来例回路の電流
効率（１−ａ）／（１＋ａ）よりも大きくなるのであ
る。例えば、ａ＝０．３６４，ｂ＝１として電流効率を
計算してみると、本発明では０．６９２となるのに対
し、従来例回路（図１４）では０．３４２３となり、ほ
ぼ２倍程度向上している。

【０１０１】次に、図５は、本発明の第３実施例に係る
差動増幅回路を示す。この差動増幅回路は、定電流源Ｉ
₀ でそれぞれ駆動される２つの差動対（Ｍ１、Ｍ２）
（Ｍ３、Ｍ４）を備え、各差動対を構成する２つのＭＯ
Ｓトランジスタは、ゲート幅Ｗとゲート長Ｌの比（Ｗ／
Ｌ）の比が、Ｍ１：Ｍ２＝Ｍ３：Ｍ４＝１：Ｋ（Ｋ≠
１）のものからなる。なお、トランスコンダクタンスパ
ラメータは共にβである。

【０１０２】２つの差動対の相互間では、比（Ｗ／Ｌ）
が等しくないＭＯＳトランジスタ｛（Ｍ１とＭ４）（Ｍ
２とＭ３）｝のゲート同士をそれぞれ共通接続して差動
入力端を構成し、入力電圧Ｖ_inが印加される。また比
（Ｗ／Ｌ）の等しいＭＯＳトランジスタ｛（Ｍ１とＭ
３）（Ｍ２とＭ４）｝のドレイン同士をそれぞれ共通接
続して差動出力端を構成している。

【０１０３】かかる構成の差動増幅回路において、各差
動対における２つのＭＯＳトランジスタの比（Ｗ／Ｌ）
の比は、１：９．５に設定される。以下、その根拠を説
明する。

【０１０４】各差動対を構成する２つのＭＯＳトランジ
スタの比（Ｗ／Ｌ）の比は上述したように、Ｍ１：Ｍ２
＝Ｍ３：Ｍ４＝１：Ｋ（Ｋ≠１）であるとし、各ＭＯＳ
トランジスタが飽和領域で動作しているとすると、各Ｍ
ＯＳトランジスタのドレイン電流Ｉ_diは数式４１で示さ
れる。

【０１０５】

【数４１】 Ｉ_d1＝β（Ｖ_GS1 −Ｖ_T)² Ｉ_d2＝Ｋβ（Ｖ_GS2 −Ｖ_T)² Ｉ_d3＝Ｋβ（Ｖ_GS3 −Ｖ_T)² Ｉ_d4＝β（Ｖ_GS4 −Ｖ_T)²

【０１０６】またＩ_d1＋Ｉ_d2＝Ｉ_d3＋Ｉ_d4＝Ｉ₀ 、Ｖ
_GS1 −Ｖ_GS2 ＝Ｖ_GS4 −Ｖ_GS3 ＝Ｖ_inであるので、Ｉ_d1
−Ｉ_d2は数式４２、Ｉ_d3−Ｉ_d4は数式４３となる。

【０１０７】

【数４２】

【０１０８】

【数４３】

【０１０９】従って、差動出力電流ΔＩ₁ は数式４４と
求まり、これを入力電圧Ｖ_inで微分したトランスコンダ
クタンスは数式４５となる。

【０１１０】

【数４４】

【０１１１】

【数４５】

【０１１２】数式４５において、Ｋ＝９．５と設定すれ
ば、トランスコンダクタンスは等リップル特性となり、
直線性が最も改善される。これが、Ｋ＝９．５と設定す
る根拠である。従来例（図１６）の文献では、Ｋ＝１０
以上必要であると記載されているが、この見解は正しく
なくＫ＝１０以上ではむしろ直線性は悪くなることが判
明し、Ｋ＝９．５が最適値であることが研究の結果判明
したのである。図６に出力特性を、図７にトランスコン
ダクタンス特性をそれぞれ示してある。

【０１１３】入力電圧Ｖ_inが、│Ｖ_in│≦０．８５Ｖ_u
の範囲では、トランスコンダクタンスが−１５％以内に
納まり、比較的直線性の良い範囲が十分広く取れる。比
（Ｗ／Ｌ）の等しい２個のトランジスタで構成される通
常の整合差動対においては、│Ｖ_in│≦Ｖ_u の入力範囲
においてトランスコンダクタンスが−３０％まで低下し
ているので、入力範囲を１５％狭めることで直線性を２
倍改善できる。なお、Ｖ_u は、Ｖ_u ＝√（Ｉ₀ ／β）で
ある。

【０１１４】次いで小さいゲートサイズで、つまり、ト
ランジスタサイズを大きくせずにＫ＝９．５を実現する
方法を説明する。従来例（図１６）で説明したように、
不平衡差動対を構成する２つのＭＯＳトランジスタのゲ
ート長を同じくして一方のトランジスタのゲート幅をＫ
倍すると、各ゲート面積の和は数式４６となる。

【０１１５】

【数４６】Ｓ_G ＝Ｓ_G1＋Ｓ_G2＝Ｌ₁ Ｗ₁(１＋Ｋ）

【０１１６】本発明では、比（Ｗ／Ｌ）の比が１：Ｋで
ある点に着目し、この比（Ｗ／Ｌ）を数式４７とおい
て、各ゲート面積の和を数式４８とし、最小値を求め
る。

【０１１７】

【数４７】 Ｗ₁ ／Ｌ₁ ＝１／√Ｋ Ｗ₂ ／Ｌ₂ ＝√Ｋ

【０１１８】

【数４８】Ｓ_G ＝Ｓ_G1＋Ｓ_G2＝Ｌ₁ Ｗ₁ ＋Ｌ₂ Ｗ₂

【０１１９】例えば、Ｌ₁ ，Ｗ₁ の最小寸法を３μｍに
できるとすると、従来方式の数式４６ではＳ_G ＝９４．
５μｍ² となるのに対し、本発明方式の数式４８では、
Ｗ₁＝Ｌ₂ ＝３μｍとおいてＳ_G ＝５５．５μｍ² とな
り、ゲート面積は５８．７％減少させ得ることが分か
る。これは、単にゲート長Ｌを等しくしてゲート幅Ｗを
Ｋ倍する従来の方法ではＫ＝５．２に相当し、従来の方
法でＫ＝９．５を得るのに比してトランジスタサイズを
小さくできるのである。

【０１２０】一般にトランジスタのゲート長Ｌの製造偏
差は大きいので、Ｋ＝９．５程度まで不平衡度を大きく
すると、Ｋの値は多少ばらつくが、対でパターンを設定
するので、デバイスの整合性が確保されれば特性上の変
化は少ないことが知られている。即ち、図７に示すよう
に、Ｋ＝９．５（実線）に設定したとしても、Ｋ＝９
（破線）やＫ＝１０（一点鎖線）のようにばらつくが、
その変化は少ないのである。

【０１２１】次に、図８は、本発明の第４実施例に係る
差動増幅回路を示す。この差動増幅回路は、図１７に示
す従来の回路に、定電流源ａＩ₀ で駆動される第３の差
動対（Ｑ５、Ｑ６）を追加したものである。

【０１２２】即ち、この差動増幅回路は、定電流源Ｉ₀
でそれぞれ駆動される第１の差動対（Ｑ１、Ｑ２）及び
第２の差動対（Ｑ３、Ｑ４）と、前記定電流源Ｉ₀ とは
値が異なる定電流源ａＩ₀ で駆動される第３の差動対
（Ｑ５、Ｑ６）とを備える。

【０１２３】第１の差動対の一方のトランジスタＱ１と
第３の差動対の一方のトランジスタＱ５とのベース同士
及び第２の差動対の一方のトランジスタＱ４と第３の差
動対の他方のトランジスタＱ６とのベース同士がそれぞ
れ共通接続されて差動入力端を構成しそこに入力電圧Ｖ
_inが印加されるが、第１の差動対の一方のトランジスタ
Ｑ１と第２の差動対の他方のトランジスタＱ３とのベー
ス間に、また第２の差動対の一方のトランジスタＱ４と
第１の差動対の他方のトランジスタＱ２とのベース間
に、それぞれ一方のトランジスタＱ１（Ｑ４）のベース
に対する極性を同一にする直流電圧Ｖ_K が印加されてい
る。

【０１２４】また、第１の差動対の一方のトランジスタ
Ｑ１と第２の差動対の他方のトランジスタＱ３と第３の
差動対の一方のトランジスタＱ５とのコレクタ同士及び
第１の差動対の他方のトランジスタＱ２と第２の差動対
の一方のトランジスタＱ４と第３の差動対の他方のトラ
ンジスタＱ６とのコレクタ同士がそれぞれ共通接続され
て差動出力端を構成している。

【０１２５】以上の構成において、第１の差動対（Ｑ
１、Ｑ２）と第２の差動対（Ｑ３、Ｑ４）の動作につい
ては前述したが（数式１７〜同２５）、第３の差動対
（Ｑ５、Ｑ６）については、両コレクタ電流の差電流Δ
Ｉ₃ は数式４９、トランスコンダクタンスＧ_m3は数式５
０となる。

【０１２６】

【数４９】 ΔＩ₃ ＝Ｉ_C5−Ｉ_C6 ＝α_F ａＩ₀ tanh（Ｖ_in／２Ｖ_T)

【０１２７】

【数５０】 Ｇ_m3＝ｄ（ΔＩ₃)／ｄＶ_in ＝（α_F ａＩ₀ ／２Ｖ_T)・［１／｛ cosh²（Ｖ_in／２Ｖ_T)｝］

【０１２８】従って、図８に示す差動増幅回路の差動出
力電流ΔＩは数式５１、トランスコンダクタンスＧ_m は
数式５２と求まる。

【０１２９】

【数５１】 ΔＩ＝ΔＩ₁ ＋ΔＩ₂ ＋ΔＩ₃ ＝α_F Ｉ₀ ［tanh｛（Ｖ_in−Ｖ_K)／２Ｖ_T ｝ ＋tanh｛（Ｖ_in＋Ｖ_K)／２Ｖ_T ｝＋ａtanh（Ｖ_in／２Ｖ_T)］

【０１３０】

【数５２】

【０１３１】ここで、数式５２において、Ｖ_K ＝２．６
３４Ｖ_T 、１／ａ＝４／３とした場合のトランスコンダ
クタンス特性は図９に示すようになる。即ち、±１％以
内の等リップル特性を持つトランスコンダクタンス特性
が得られ、入力電圧範囲が±２．４Ｖ_T まで−１％以内
であるトランスコンダクタンスとなっていることが示さ
れている。

【０１３２】また、数式５２において、Ｖ_K ＝２．０６
３４４Ｖ_T 、１／ａ＝１．５６２５とした場合のトラン
スコンダクタンス特性は図１０に示すようになる。即
ち、最大平坦特性を持つトランスコンダクタンス特性が
得られ、入力電圧範囲が±１．３Ｖ_T まで−１％以内で
あるトランスコンダクタンスとなっていることが示され
ている。

【０１３３】次いで第１１図は、本発明の第５実施例に
係る差動増幅回路を示す。この差動増幅回路は、図１７
に示す回路の２個を横一列に配置したものに相当する。
即ち、この差動増幅回路は、定電流源Ｉ₀ でそれぞれ駆
動される第１の差動対（Ｑ１、Ｑ２）及び第２の差動対
（Ｑ３、Ｑ４）と、前記定電流源とは値が異なる定電流
源ａＩ₀ でそれぞれ駆動される第３の差動対（Ｑ５、Ｑ
６）及び第４の差動対（Ｑ７、Ｑ８）とを備える。

【０１３４】第１の差動対の一方のトランジスタＱ１と
第３の差動対の一方のトランジスタとＱ５のベース同士
及び第２の差動対の一方のトランジスタＱ４と第４の差
動対の一方のトランジスタＱ８とのベース同士がそれぞ
れ共通接続されて差動入力端を構成し、入力電圧Ｖ_inが
印加される。

【０１３５】そして、第１の差動対の一方のトランジス
タＱ１と第２の差動対の他方のトランジスタＱ３とのベ
ース間に、また第２の差動対の一方のトランジスタＱ４
と第１の差動対の他方のトランジスタＱ２とのベース間
に、それぞれ一方のトランジスタＱ１（Ｑ４）のベース
に対する極性を同一にする第１の直流電圧Ｖ_K1が印加さ
れる。第３の差動対の一方のトランジスタＱ５と第４の
差動対の他方のトランジスタＱ７とのベース間に、また
第４の差動対の一方のトランジスタＱ８と第３の差動対
の他方のトランジスタＱ６とのベース間に、それぞれ一
方のトランジスタＱ５（Ｑ８）のベースに対する極性を
同一にする第２の直流電圧Ｖ_K2が印加される。

【０１３６】また、第１の差動対の一方のトランジスタ
Ｑ１と第２の差動対の他方のトランジスタＱ３と第３の
差動対の一方のトランジスタＱ５と第４の差動対の他方
のトランジスタＱ７とのコレクタ同士及び第１の差動対
の他方のトランジスタＱ２と第２の差動対の一方のトラ
ンジスタＱ４と第３の差動対の他方のトランジスタＱ６
と第４の差動対の一方のトランジスタＱ８とのコレクタ
同士がそれぞれ共通接続されて差動出力端を構成してい
る。

【０１３７】以上の構成において、各差動対の差電流Δ
Ｉ_i は数式５３となるので、図１１に示す差動増幅回路
の差動出力電流ΔＩは数式５４となり、トランスコンダ
クタンスＧ_m は数式５５となる。

【０１３８】

【数５３】 ΔＩ₁ ＝Ｉ_C1−Ｉ_C2 ＝α_F Ｉ₀ tanh｛（Ｖ_in−Ｖ_K1）／２Ｖ_T ｝ ΔＩ₂ ＝Ｉ_C3−Ｉ_C4 ＝α_F Ｉ₀ tanh｛（Ｖ_in＋Ｖ_K1）／２Ｖ_T ｝ ΔＩ₃ ＝Ｉ_C5−Ｉ_C6 ＝ａα_F Ｉ₀ tanh｛（Ｖ_in−Ｖ_K2）／２Ｖ_T ｝ ΔＩ₄ ＝Ｉ_C7−Ｉ_C8 ＝ａα_F Ｉ₀ tanh｛（Ｖ_in＋Ｖ_K2）／２Ｖ_T ｝

【０１３９】

【数５４】

【０１４０】

【数５５】

【０１４１】ここで、数式５４において、Ｖ_K1＝１．２
Ｖ_T ，Ｖ_K2＝３．８３４Ｖ_T ，ａ＝１．３とした場合の
トランスコンダクタンス特性は図１２に示すようにな
る。即ち、入力電圧範囲が±３．５Ｖ_T まで−１％以内
であるトランスコンダクタンスとなっていることが示さ
れている。

【０１４２】また、数式５４において、Ｖ_K1＝０．７０
８１４Ｖ_T 、Ｖ_K2＝２．５９５４６Ｖ_T 、ａ＝１．８２
５３２とした場合のトランスコンダクタンス特性を図１
３に示す。即ち、最大平坦(maximally flat)特性を持つ
トランスコンダクタンス特性が得られ、入力電圧範囲が
±１．９Ｖ_T まで−１％以内であるトランスコンダクタ
ンスとなっていることが示されている。

【０１４３】

【発明の効果】以上説明したように、本発明の差動増幅
回路によれば、第１発明では、２個の不平衡差動対をい
わゆるたすきがけして接続した第１及び第２の複合差動
対の差動出力端を逆接続して差動増幅回路を構成したの
で、トランスコンダクタンスの直線性を一層改善するこ
とができ、電流効率も向上させ得る効果がある。

【０１４４】第２発明では、値の等しい定電流源でそれ
ぞれ駆動される第１及び第２の差動対と前記定電流源と
は異なる値の定電流源で駆動される第３の差動対との出
力端をいわゆるたすきがけして接続し、第３の差動対の
差動入力端には直接入力信号を印加し、第１及び第２の
差動対では出力端が共通接続されるトランジスタのゲー
ト間に値の等しい直流電圧をバイアスオフセットとして
与えて差動増幅回路を構成したので、トランスコンダク
タンスの直線性の改善度は従来とほぼ同様であるが、電
流効率は第１発明よりも向上させ得る効果がある。

【０１４５】第３発明では、２個の不平衡差動対の比
（Ｗ／Ｌ）が異なるトランジスタのドレイン同士をそれ
ぞれ共通接続して差動出力端を構成し、また比（Ｗ／
Ｌ）が異なるトランジスタのゲート同士を共通接続して
差動入力端を構成するようにした差動増幅回路におい
て、各差動対における２つのトランジスタの比（Ｗ／
Ｌ）の比を１：９．５に設定してあるので、トランジス
タの面積を数倍程度の増加に抑えることができる。従っ
て、広い入力電圧範囲に亙って比較的直線性の良いトラ
ンスコンダクタンスを持つ差動増幅回路を小さな回路規
模で実現できる効果がある。

【０１４６】また、第４発明と第７発明では、３個また
は４個の差動対のそれぞれに入力信号が直接または直流
電圧（オフセット電圧）に重畳されて印加されるように
したので、トランスコンダクタンスの直線性を改善で
き、従って入力電圧範囲を従来よりも広くすることがで
きる効果がある。しかも、各差動対は最小構成単位のト
ランジスタで構成できるので、高周波特性も改善できる
効果もある。

【図面の簡単な説明】

【図１】本発明の第１実施例に係る差動増幅回路の回路
図である。

【図２】第１実施例の差動増幅回路のトランスコンダク
タンス特性図である。

【図３】本発明の第２実施例に係る差動増幅回路の回路
図である。

【図４】第２実施例の差動増幅回路のトランスコンダク
タンス特性図である。

【図５】本発明の第３実施例に係る差動増幅回路の回路
図である。

【図６】第３実施例の差動増幅回路の出力特性図であ
る。

【図７】第３実施例の差動増幅回路のトランスコンダク
タンス特性図である。

【図８】本発明の第４実施例に係る差動増幅回路の回路
図である。

【図９】第４実施例の差動増幅回路においてＶ_K ＝２．
６３４Ｖ_T 、１／ａ＝４／３とした場合のトランスコン
ダクタンス特性図である。

【図１０】第４実施例の差動増幅回路においてＶ_K ＝
２．０６３４４Ｖ_T 、１／ａ＝１．５６２５とした場合
のトランスコンダクタンス特性図である。

【図１１】本発明の第５実施例に係る差動増幅回路の回
路図である。

【図１２】第５実施例の差動増幅回路においてＶ_K1＝
１．２Ｖ_T 、Ｖ_K2＝３．８３４Ｖ_T、ａ＝１．３とした
場合のトランスコンダクタンス特性図である。

【図１３】第５実施例の差動増幅回路においてＶ_K1＝
０．７０８１４Ｖ_T 、Ｖ_K2＝２．５９５４６Ｖ_T 、１／
ａ＝１．８２５３２とした場合のトランスコンダクタン
ス特性図である。

【図１４】従来の差動増幅回路の回路図である。

【図１５】従来の差動増幅回路（図１４）のトランスコ
ンダクタンス特性図である。

【図１６】従来の差動増幅回路の回路図である。

【図１７】従来の差動増幅回路の回路図である。

【図１８】従来の差動増幅回路（図１７）のトランスコ
ンダクタンス特性図である。

【符号の説明】

Ｍ１〜Ｍ８ ＭＯＳトランジスタ Ｑ１〜Ｑ８ バイポーラトランジスタ Ｖ_in 入力電圧 Ｖ_K ，Ｖ_K1，Ｖ_K2 直流電圧

Claims (1)

【特許請求の範囲】
1. 【請求項１】 等しい値の定電流源でそれぞれ駆動され
   る２個の差動対でそれぞれ構成される第１及び第２の複
   合差動対； を備え、第１の複合差動対は、各差動対が
   それぞれゲート幅Ｗとゲート長Ｌの比（Ｗ／Ｌ）の比が
   １：Ｋ（Ｋ≠１）の２個のトランジスタで構成され；
   ２個の差動対の相互間では比（Ｗ／Ｌ）が異なるトラン
   ジスタのゲート同士及び比（Ｗ／Ｌ）が等しいトランジ
   スタのドレイン同士がそれぞれ共通接続され； 第２の
   複合差動対は、各差動対がそれぞれ各トランジスタそれ
   ぞれの比（Ｗ／Ｌ）または各差動対における前記比（Ｗ
   ／Ｌ）の比若しくは定電流源の値の少なくとも１つが前
   記第１の複合差動対とは異なり； ２個の差動対の相互
   間では比（Ｗ／Ｌ）が異なるトランジスタのゲート同士
   及び比（Ｗ／Ｌ）が等しいトランジスタのドレイン同士
   がそれぞれ共通接続され； 両複合差動対の相互間で
   は、一方の共通接続ゲート同士及び他方の共通接続ゲー
   ト同士がそれぞれ共通接続されて差動入力端を構成する
   とともに、一方の差動対における比（Ｗ／Ｌ）が大きい
   方のトランジスタの共通接続ドレイン同士と他方の差動
   対における比（Ｗ／Ｌ）が小さい方のトランジスタの共
   通接続ドレイン同士とが及び一方の差動対における比
   （Ｗ／Ｌ）が小さい方のトランジスタの共通接続ドレイ
   ン同士と他方の差動対における比（Ｗ／Ｌ）が大きい方
   のトランジスタの共通接続ドレイン同士とがそれぞれ共
   通接続されて差動出力端を構成している； ことを特徴
   とする差動増幅回路。