JP2551386B2 - マルチプライヤ - Google Patents
マルチプライヤInfo
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- JP2551386B2 JP2551386B2 JP19284594A JP19284594A JP2551386B2 JP 2551386 B2 JP2551386 B2 JP 2551386B2 JP 19284594 A JP19284594 A JP 19284594A JP 19284594 A JP19284594 A JP 19284594A JP 2551386 B2 JP2551386 B2 JP 2551386B2
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Description
【０００１】
【産業上の利用分野】本発明は、２つのアナログ信号を
乗算するマルチプライヤに係り、特に半導体集積回路上
に形成されるＭＯＳトランジスタで構成される２象限及
び４象限のマルチプライヤに関する。
乗算するマルチプライヤに係り、特に半導体集積回路上
に形成されるＭＯＳトランジスタで構成される２象限及
び４象限のマルチプライヤに関する。
【０００２】
【従来の技術】２象限のアナログマルチプライヤとして
は、従来、例えばメイバ（J.Mavor)が提案した図５に示
すものが知られている。これは、文献“IEE Electronic
s letter,13(1977) ”の第３７３頁から第３７４頁に掲
載されている。
は、従来、例えばメイバ（J.Mavor)が提案した図５に示
すものが知られている。これは、文献“IEE Electronic
s letter,13(1977) ”の第３７３頁から第３７４頁に掲
載されている。
【０００３】また４象限のアナログマルチプライヤとし
ては、従来、例えば図６に示すものが知られている。こ
れは、メイバの２象限アナログマルチプライヤの２個を
入出力を交差接続して４象限化したもので、セージ（Sa
ge）とキャポン（Cappon）が提案したものである（日本
応用物理学会1979年第11回予稿集VOl.19,Supplement19-
1,pp.265-268(1980))。
ては、従来、例えば図６に示すものが知られている。こ
れは、メイバの２象限アナログマルチプライヤの２個を
入出力を交差接続して４象限化したもので、セージ（Sa
ge）とキャポン（Cappon）が提案したものである（日本
応用物理学会1979年第11回予稿集VOl.19,Supplement19-
1,pp.265-268(1980))。
【０００４】
【発明が解決しようとする課題】ところで、アナログ信
号処理においては、マルチプライヤは欠くことのできな
いファンクション・ブロックであるが、近時集積回路の
超微細化が進み、それに伴い集積回路の電源電圧も５Ｖ
から３．３Ｖあるいは３Ｖへと低電圧化してきており、
低電圧回路技術の必要性が一層高まってきている。
号処理においては、マルチプライヤは欠くことのできな
いファンクション・ブロックであるが、近時集積回路の
超微細化が進み、それに伴い集積回路の電源電圧も５Ｖ
から３．３Ｖあるいは３Ｖへと低電圧化してきており、
低電圧回路技術の必要性が一層高まってきている。
【０００５】また、ＣＭＯＳプロセスは、ＬＳＩ化に最
適のプロセスとして広く認められるようになってきてい
るので、ＣＭＯＳプロセスでマルチプライヤを実現する
ための回路技術が求められている。
適のプロセスとして広く認められるようになってきてい
るので、ＣＭＯＳプロセスでマルチプライヤを実現する
ための回路技術が求められている。
【０００６】しかし、従来のマルチプライヤは、原理的
に低電圧動作が可能でなく、回路的な限界がある。また
ＭＯＳでは、上述したように、Mavor の２象限アナログ
マルチプライヤをSageとCapponが４象限化しているが、
平均的な印加方法によらない第２の入力電圧（図５で言
えば、Ｖy ＋ｖy)は低インピーダンスの電圧源で印加し
なければならず、低電圧化、低消費電流化、高周波化が
困難であるという問題がある。
に低電圧動作が可能でなく、回路的な限界がある。また
ＭＯＳでは、上述したように、Mavor の２象限アナログ
マルチプライヤをSageとCapponが４象限化しているが、
平均的な印加方法によらない第２の入力電圧（図５で言
えば、Ｖy ＋ｖy)は低インピーダンスの電圧源で印加し
なければならず、低電圧化、低消費電流化、高周波化が
困難であるという問題がある。
【０００７】本発明の目的は、低電圧化、低消費電流
化、高周波化が可能で、かつ、直線性の良い入力電圧範
囲を広くできる２象限及び４象限のマルチプライヤを提
供することにある。
化、高周波化が可能で、かつ、直線性の良い入力電圧範
囲を広くできる２象限及び４象限のマルチプライヤを提
供することにある。
【０００８】
【課題を解決するための手段】前記目的を達成するため
に本発明のマルチプライヤは次の如き構成を有する。即
ち、第１発明のマルチプライヤは、３個のＭＯＳトラン
ジスタが共通の定電流源で駆動されるトリプルテールセ
ルにおいて； 第１及び第２のＭＯＳトランジスタでは
第１の信号が差動入力し、出力端が出力対を構成し；
第３のＭＯＳトランジスタでは第２の信号が入力し、出
力端と電源間に定電流源を介在させてある； ことを特
徴とするものである。
に本発明のマルチプライヤは次の如き構成を有する。即
ち、第１発明のマルチプライヤは、３個のＭＯＳトラン
ジスタが共通の定電流源で駆動されるトリプルテールセ
ルにおいて； 第１及び第２のＭＯＳトランジスタでは
第１の信号が差動入力し、出力端が出力対を構成し；
第３のＭＯＳトランジスタでは第２の信号が入力し、出
力端と電源間に定電流源を介在させてある； ことを特
徴とするものである。
【０００９】また、第２発明のマルチプライヤは、第１
発明のマルチプライヤの２個で構成され； 出力対は極
性の異なるもの同士を共通接続して差動出力対を構成
し、第１の信号は２個のマルチプライヤの前記第１及び
第２のＭＯＳトランジスタに共通に差動入力し、第２の
信号は２個のマルチプライヤの前記第３のＭＯＳトラン
ジスタに差動入力する； ことを特徴とするものであ
る。
発明のマルチプライヤの２個で構成され； 出力対は極
性の異なるもの同士を共通接続して差動出力対を構成
し、第１の信号は２個のマルチプライヤの前記第１及び
第２のＭＯＳトランジスタに共通に差動入力し、第２の
信号は２個のマルチプライヤの前記第３のＭＯＳトラン
ジスタに差動入力する； ことを特徴とするものであ
る。
【００１０】なお、第２発明のマルチプライヤでは、２
個の第３のＭＯＳトランジスタは、その出力端が共通接
続され電源間に共通の定電流源を介在させる場合があ
る。
個の第３のＭＯＳトランジスタは、その出力端が共通接
続され電源間に共通の定電流源を介在させる場合があ
る。
【００１１】
【作用】次に、前記の如く構成される本発明のマルチプ
ライヤの作用を説明する。本発明では、３個のＭＯＳト
ランジスタが共通の定電流源で駆動されるトリプルテー
ルセルにより２象限のマルチプライヤを構成し（第１発
明）、この２象限のマルチプライヤの２個を用いて４象
限のマルチプライヤを構成する（第２発明）。その際
に、入力電圧はゲートに印加する平均的な手法を採用す
るので、駆動源は高インピーダンスの定電流源を用いる
ことができる。
ライヤの作用を説明する。本発明では、３個のＭＯＳト
ランジスタが共通の定電流源で駆動されるトリプルテー
ルセルにより２象限のマルチプライヤを構成し（第１発
明）、この２象限のマルチプライヤの２個を用いて４象
限のマルチプライヤを構成する（第２発明）。その際
に、入力電圧はゲートに印加する平均的な手法を採用す
るので、駆動源は高インピーダンスの定電流源を用いる
ことができる。
【００１２】従って、本発明によれば、低電圧化、低消
費電流化、高周波化が可能である。また、ＣＭＯＳ構成
であるから直線性の良い入力電圧範囲を広くできる。
費電流化、高周波化が可能である。また、ＣＭＯＳ構成
であるから直線性の良い入力電圧範囲を広くできる。
【００１３】
【実施例】以下、本発明の実施例を図面を参照して説明
する。図１は、本発明の第１実施例に係るマルチプライ
ヤを示す。図１において、このマルチプライヤは、Ｍ１
とＭ２とＭ３の３個のＭＯＳトランジスタが共通の定電
流源Ｉ0 で駆動されるトリプルテールセルにおいて、第
１及び第２のＭＯＳトランジスタ（Ｍ１、Ｍ２）ではゲ
ートに第１の信号（ＶGS±（Ｖ1 ／２））が差動入力
し、出力端（ドレイン）が出力対を構成し、第３のＭＯ
ＳトランジスタＭ３ではゲートに第２の信号（ＶGS＋Ｖ
2 ）が入力し、出力端（コレクタ）と電源ＶＤＤ間に定
電流源ＩA を介在させてある。
する。図１は、本発明の第１実施例に係るマルチプライ
ヤを示す。図１において、このマルチプライヤは、Ｍ１
とＭ２とＭ３の３個のＭＯＳトランジスタが共通の定電
流源Ｉ0 で駆動されるトリプルテールセルにおいて、第
１及び第２のＭＯＳトランジスタ（Ｍ１、Ｍ２）ではゲ
ートに第１の信号（ＶGS±（Ｖ1 ／２））が差動入力
し、出力端（ドレイン）が出力対を構成し、第３のＭＯ
ＳトランジスタＭ３ではゲートに第２の信号（ＶGS＋Ｖ
2 ）が入力し、出力端（コレクタ）と電源ＶＤＤ間に定
電流源ＩA を介在させてある。
【００１４】同一チップ上では素子間の整合性は良いと
仮定し、チャネル長変調と基板効果を無視すると、飽和
領域で動作するＭＯＳトランジスタのドレイン電流とゲ
ート・ソース間電圧との関係が２乗則に従うものとすれ
ば、テール電流Ｉ0 で駆動されるＣＭＯＳトリプルテー
ルセルの各ドレイン電流（ＩD1、ＩD2、ＩD3）は、数式
１，同２，同３で示される。但し、数式１〜数式３にお
いて、βはトランスコンダクタンス・パラメータであ
り、キャリアの実効モビリティμ、単位面積当たりのゲ
ート酸化膜容量ＣOX、ゲート幅Ｗ、ゲート長Ｌを用い
て、β＝μ（ＣOX／２）（Ｗ／Ｌ）である。また、ＶTH
はスレッショルド電圧、Ｋは単位トランジスタに対する
能力（Ｗ／Ｌ）の比率、ＶGSは無信号時のゲート・ソー
ス間電圧である。
仮定し、チャネル長変調と基板効果を無視すると、飽和
領域で動作するＭＯＳトランジスタのドレイン電流とゲ
ート・ソース間電圧との関係が２乗則に従うものとすれ
ば、テール電流Ｉ0 で駆動されるＣＭＯＳトリプルテー
ルセルの各ドレイン電流（ＩD1、ＩD2、ＩD3）は、数式
１，同２，同３で示される。但し、数式１〜数式３にお
いて、βはトランスコンダクタンス・パラメータであ
り、キャリアの実効モビリティμ、単位面積当たりのゲ
ート酸化膜容量ＣOX、ゲート幅Ｗ、ゲート長Ｌを用い
て、β＝μ（ＣOX／２）（Ｗ／Ｌ）である。また、ＶTH
はスレッショルド電圧、Ｋは単位トランジスタに対する
能力（Ｗ／Ｌ）の比率、ＶGSは無信号時のゲート・ソー
ス間電圧である。
【００１５】
【数１】
【００１６】
【数２】
【００１７】
【数３】
【００１８】また、テール電流Ｉ0 は、数式４である。
【００１９】
【数４】ＩD1＋ＩD2＋ＩD3＝Ｉ0
【００２０】従って、ＣＭＯＳトリプルテールセルの差
動出力電流ΔＩD は、トランジスタが何れもカットオフ
しない場合は、数式５で示される。
動出力電流ΔＩD は、トランジスタが何れもカットオフ
しない場合は、数式５で示される。
【００２１】
【数５】
【００２２】但し、ここではトランジスタＭ３を駆動し
ている定電流源ＩA の値は、ＩA ＝｛Ｋ／（Ｋ＋２）｝
Ｉ0 として２つの入力電圧の間の電圧差をなくしてい
る。
ている定電流源ＩA の値は、ＩA ＝｛Ｋ／（Ｋ＋２）｝
Ｉ0 として２つの入力電圧の間の電圧差をなくしてい
る。
【００２３】数式５から、図１に示すＣＭＯＳトリプル
テールセルは、Ｖ2 に対してはオフセットを持つが、２
象限マルチプライヤとなっていることが解る。
テールセルは、Ｖ2 に対してはオフセットを持つが、２
象限マルチプライヤとなっていることが解る。
【００２４】次に、図２は、本発明の第２実施例に係る
マルチプライヤの原理図である。この第２実施例に係る
マルチプライヤは、第１実施例の２象限マルチプライヤ
１と同２の２個で構成される４象限マルチプライヤであ
る。前述したように、２象限マルチプライヤは、第１及
び第２のＭＯＳトランジスタのゲートからなる差動対入
力端と第３のＭＯＳトランジスタのゲートからなる１つ
の入力端と第１及び第２のＭＯＳトランジスタのドレイ
ンからなる出力対とを有する。
マルチプライヤの原理図である。この第２実施例に係る
マルチプライヤは、第１実施例の２象限マルチプライヤ
１と同２の２個で構成される４象限マルチプライヤであ
る。前述したように、２象限マルチプライヤは、第１及
び第２のＭＯＳトランジスタのゲートからなる差動対入
力端と第３のＭＯＳトランジスタのゲートからなる１つ
の入力端と第１及び第２のＭＯＳトランジスタのドレイ
ンからなる出力対とを有する。
【００２５】そこで、１と２の２象限マルチプライヤの
出力対は、極性の異なるもの同士を共通接続して差動出
力対を構成し、第１の信号Ｖx は２個のマルチプライヤ
の差動対入力端に共通に入力し、第２の信号Ｖy は２個
のマルチプライヤの１つの入力端間に差動入力してい
る。具体的には、図３に示すように構成される。
出力対は、極性の異なるもの同士を共通接続して差動出
力対を構成し、第１の信号Ｖx は２個のマルチプライヤ
の差動対入力端に共通に入力し、第２の信号Ｖy は２個
のマルチプライヤの１つの入力端間に差動入力してい
る。具体的には、図３に示すように構成される。
【００２６】ＣＭＯＳトリプルテールセルを２つ組合わ
せて実現されるＣＭＯＳ４象限マルチプライヤの差動出
力電流ΔＩM ｛＝（ＩD1＋ＩD5）−（ＩD2＋ＩD4）｝
は、トランジスタが何れもカットオフしない場合には数
式６で示される。
せて実現されるＣＭＯＳ４象限マルチプライヤの差動出
力電流ΔＩM ｛＝（ＩD1＋ＩD5）−（ＩD2＋ＩD4）｝
は、トランジスタが何れもカットオフしない場合には数
式６で示される。
【００２７】
【数６】
【００２８】ＣＭＯＳ４象限マルチプライヤの入出力特
性は、ＭＯＳトランジスタの２乗則を仮定すれば、理想
的な乗算特性となる。
性は、ＭＯＳトランジスタの２乗則を仮定すれば、理想
的な乗算特性となる。
【００２９】なお、図３では、Ｍ３とＭ６はそれぞれ定
電流源ＩA で駆動しているが、この２つの定電流源ＩA
を図４に示すように共通化すれば、Ｍ３とＭ６の何れか
一方がカットオフした場合にも、定電流源（２ＩA ）か
ら出力される電流をカットオフしていない他方のトラン
ジスタに流すことで定電流回路の飽和を妨げることがで
きる。
電流源ＩA で駆動しているが、この２つの定電流源ＩA
を図４に示すように共通化すれば、Ｍ３とＭ６の何れか
一方がカットオフした場合にも、定電流源（２ＩA ）か
ら出力される電流をカットオフしていない他方のトラン
ジスタに流すことで定電流回路の飽和を妨げることがで
きる。
【００３０】
【発明の効果】以上説明したように、本発明のマルチプ
ライヤは、３個のＭＯＳトランジスタが共通の定電流源
で駆動されるトリプルテールセルにより２象限のマルチ
プライヤを構成し（第１発明）、この２象限のマルチプ
ライヤの２個を用いて４象限のマルチプライヤを構成す
る（第２発明）。その際に、入力電圧はゲートに印加す
る平均的な手法を採用するので、駆動源は高インピーダ
ンスの定電流源を用いることができる。従って、本発明
によれば、低電圧化、低消費電流化、高周波化が可能で
ある。また、ＣＭＯＳ構成であるから直線性の良い入力
電圧範囲を広くできる効果がある。
ライヤは、３個のＭＯＳトランジスタが共通の定電流源
で駆動されるトリプルテールセルにより２象限のマルチ
プライヤを構成し（第１発明）、この２象限のマルチプ
ライヤの２個を用いて４象限のマルチプライヤを構成す
る（第２発明）。その際に、入力電圧はゲートに印加す
る平均的な手法を採用するので、駆動源は高インピーダ
ンスの定電流源を用いることができる。従って、本発明
によれば、低電圧化、低消費電流化、高周波化が可能で
ある。また、ＣＭＯＳ構成であるから直線性の良い入力
電圧範囲を広くできる効果がある。
【図１】本発明の第１実施例に係るマルチプライヤの回
路図である。
路図である。
【図２】本発明の第２実施例に係るマルチプライヤの原
理的構成ブロック図である。
理的構成ブロック図である。
【図３】本発明の第２実施例に係るマルチプライヤの具
体的構成の回路図である。
体的構成の回路図である。
【図４】本発明の第２実施例に係るマルチプライヤの具
体的構成の回路図である。
体的構成の回路図である。
【図５】従来の２象限マルチプライヤの回路図である。
【図６】従来の４象限マルチプライヤの回路図である。
１，２ ２象限マルチプライヤ Ｍ１〜Ｍ６ ＭＯＳトランジスタ
Claims (3)
- 【請求項１】 ３個のＭＯＳトランジスタが共通の定電
流源で駆動されるトリプルテールセルにおいて； 第１
及び第２のＭＯＳトランジスタでは第１の信号が差動入
力し、出力端が出力対を構成し； 第３のＭＯＳトラン
ジスタでは第２の信号が入力し、出力端と電源間に定電
流源を介在させてある； ことを特徴とするマルチプラ
イヤ。 - 【請求項２】 請求項１に記載のマルチプライヤの２個
で構成され； 出力対は極性の異なるもの同士を共通接
続して差動出力対を構成し、第１の信号は２個のマルチ
プライヤの前記第１及び第２のＭＯＳトランジスタに共
通に差動入力し、第２の信号は２個のマルチプライヤの
前記第３のＭＯＳトランジスタに差動入力する； こと
を特徴とするマルチプライヤ。 - 【請求項３】 ２個の第３のＭＯＳトランジスタは、そ
の出力端が共通接続され電源間に共通の定電流源を介在
させてある； ことを特徴とする請求項２に記載のマル
チプライヤ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP19284594A JP2551386B2 (ja) | 1994-07-25 | 1994-07-25 | マルチプライヤ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP19284594A JP2551386B2 (ja) | 1994-07-25 | 1994-07-25 | マルチプライヤ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0836618A JPH0836618A (ja) | 1996-02-06 |
| JP2551386B2 true JP2551386B2 (ja) | 1996-11-06 |
Family
ID=16297936
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP19284594A Expired - Fee Related JP2551386B2 (ja) | 1994-07-25 | 1994-07-25 | マルチプライヤ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2551386B2 (ja) |
-
1994
- 1994-07-25 JP JP19284594A patent/JP2551386B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0836618A (ja) | 1996-02-06 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |