JP2551386B2 - マルチプライヤ - Google Patents
マルチプライヤInfo
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- JP2551386B2 JP2551386B2 JP19284594A JP19284594A JP2551386B2 JP 2551386 B2 JP2551386 B2 JP 2551386B2 JP 19284594 A JP19284594 A JP 19284594A JP 19284594 A JP19284594 A JP 19284594A JP 2551386 B2 JP2551386 B2 JP 2551386B2
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- multiplier
- mos transistors
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- constant current
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Description
【0001】
【産業上の利用分野】本発明は、2つのアナログ信号を
乗算するマルチプライヤに係り、特に半導体集積回路上
に形成されるMOSトランジスタで構成される2象限及
び4象限のマルチプライヤに関する。
乗算するマルチプライヤに係り、特に半導体集積回路上
に形成されるMOSトランジスタで構成される2象限及
び4象限のマルチプライヤに関する。
【0002】
【従来の技術】2象限のアナログマルチプライヤとして
は、従来、例えばメイバ(J.Mavor)が提案した図5に示
すものが知られている。これは、文献“IEE Electronic
s letter,13(1977) ”の第373頁から第374頁に掲
載されている。
は、従来、例えばメイバ(J.Mavor)が提案した図5に示
すものが知られている。これは、文献“IEE Electronic
s letter,13(1977) ”の第373頁から第374頁に掲
載されている。
【0003】また4象限のアナログマルチプライヤとし
ては、従来、例えば図6に示すものが知られている。こ
れは、メイバの2象限アナログマルチプライヤの2個を
入出力を交差接続して4象限化したもので、セージ(Sa
ge)とキャポン(Cappon)が提案したものである(日本
応用物理学会1979年第11回予稿集VOl.19,Supplement19-
1,pp.265-268(1980))。
ては、従来、例えば図6に示すものが知られている。こ
れは、メイバの2象限アナログマルチプライヤの2個を
入出力を交差接続して4象限化したもので、セージ(Sa
ge)とキャポン(Cappon)が提案したものである(日本
応用物理学会1979年第11回予稿集VOl.19,Supplement19-
1,pp.265-268(1980))。
【0004】
【発明が解決しようとする課題】ところで、アナログ信
号処理においては、マルチプライヤは欠くことのできな
いファンクション・ブロックであるが、近時集積回路の
超微細化が進み、それに伴い集積回路の電源電圧も5V
から3.3Vあるいは3Vへと低電圧化してきており、
低電圧回路技術の必要性が一層高まってきている。
号処理においては、マルチプライヤは欠くことのできな
いファンクション・ブロックであるが、近時集積回路の
超微細化が進み、それに伴い集積回路の電源電圧も5V
から3.3Vあるいは3Vへと低電圧化してきており、
低電圧回路技術の必要性が一層高まってきている。
【0005】また、CMOSプロセスは、LSI化に最
適のプロセスとして広く認められるようになってきてい
るので、CMOSプロセスでマルチプライヤを実現する
ための回路技術が求められている。
適のプロセスとして広く認められるようになってきてい
るので、CMOSプロセスでマルチプライヤを実現する
ための回路技術が求められている。
【0006】しかし、従来のマルチプライヤは、原理的
に低電圧動作が可能でなく、回路的な限界がある。また
MOSでは、上述したように、Mavor の2象限アナログ
マルチプライヤをSageとCapponが4象限化しているが、
平均的な印加方法によらない第2の入力電圧(図5で言
えば、Vy +vy)は低インピーダンスの電圧源で印加し
なければならず、低電圧化、低消費電流化、高周波化が
困難であるという問題がある。
に低電圧動作が可能でなく、回路的な限界がある。また
MOSでは、上述したように、Mavor の2象限アナログ
マルチプライヤをSageとCapponが4象限化しているが、
平均的な印加方法によらない第2の入力電圧(図5で言
えば、Vy +vy)は低インピーダンスの電圧源で印加し
なければならず、低電圧化、低消費電流化、高周波化が
困難であるという問題がある。
【0007】本発明の目的は、低電圧化、低消費電流
化、高周波化が可能で、かつ、直線性の良い入力電圧範
囲を広くできる2象限及び4象限のマルチプライヤを提
供することにある。
化、高周波化が可能で、かつ、直線性の良い入力電圧範
囲を広くできる2象限及び4象限のマルチプライヤを提
供することにある。
【0008】
【課題を解決するための手段】前記目的を達成するため
に本発明のマルチプライヤは次の如き構成を有する。即
ち、第1発明のマルチプライヤは、3個のMOSトラン
ジスタが共通の定電流源で駆動されるトリプルテールセ
ルにおいて; 第1及び第2のMOSトランジスタでは
第1の信号が差動入力し、出力端が出力対を構成し;
第3のMOSトランジスタでは第2の信号が入力し、出
力端と電源間に定電流源を介在させてある; ことを特
徴とするものである。
に本発明のマルチプライヤは次の如き構成を有する。即
ち、第1発明のマルチプライヤは、3個のMOSトラン
ジスタが共通の定電流源で駆動されるトリプルテールセ
ルにおいて; 第1及び第2のMOSトランジスタでは
第1の信号が差動入力し、出力端が出力対を構成し;
第3のMOSトランジスタでは第2の信号が入力し、出
力端と電源間に定電流源を介在させてある; ことを特
徴とするものである。
【0009】また、第2発明のマルチプライヤは、第1
発明のマルチプライヤの2個で構成され; 出力対は極
性の異なるもの同士を共通接続して差動出力対を構成
し、第1の信号は2個のマルチプライヤの前記第1及び
第2のMOSトランジスタに共通に差動入力し、第2の
信号は2個のマルチプライヤの前記第3のMOSトラン
ジスタに差動入力する; ことを特徴とするものであ
る。
発明のマルチプライヤの2個で構成され; 出力対は極
性の異なるもの同士を共通接続して差動出力対を構成
し、第1の信号は2個のマルチプライヤの前記第1及び
第2のMOSトランジスタに共通に差動入力し、第2の
信号は2個のマルチプライヤの前記第3のMOSトラン
ジスタに差動入力する; ことを特徴とするものであ
る。
【0010】なお、第2発明のマルチプライヤでは、2
個の第3のMOSトランジスタは、その出力端が共通接
続され電源間に共通の定電流源を介在させる場合があ
る。
個の第3のMOSトランジスタは、その出力端が共通接
続され電源間に共通の定電流源を介在させる場合があ
る。
【0011】
【作用】次に、前記の如く構成される本発明のマルチプ
ライヤの作用を説明する。本発明では、3個のMOSト
ランジスタが共通の定電流源で駆動されるトリプルテー
ルセルにより2象限のマルチプライヤを構成し(第1発
明)、この2象限のマルチプライヤの2個を用いて4象
限のマルチプライヤを構成する(第2発明)。その際
に、入力電圧はゲートに印加する平均的な手法を採用す
るので、駆動源は高インピーダンスの定電流源を用いる
ことができる。
ライヤの作用を説明する。本発明では、3個のMOSト
ランジスタが共通の定電流源で駆動されるトリプルテー
ルセルにより2象限のマルチプライヤを構成し(第1発
明)、この2象限のマルチプライヤの2個を用いて4象
限のマルチプライヤを構成する(第2発明)。その際
に、入力電圧はゲートに印加する平均的な手法を採用す
るので、駆動源は高インピーダンスの定電流源を用いる
ことができる。
【0012】従って、本発明によれば、低電圧化、低消
費電流化、高周波化が可能である。また、CMOS構成
であるから直線性の良い入力電圧範囲を広くできる。
費電流化、高周波化が可能である。また、CMOS構成
であるから直線性の良い入力電圧範囲を広くできる。
【0013】
【実施例】以下、本発明の実施例を図面を参照して説明
する。図1は、本発明の第1実施例に係るマルチプライ
ヤを示す。図1において、このマルチプライヤは、M1
とM2とM3の3個のMOSトランジスタが共通の定電
流源I0 で駆動されるトリプルテールセルにおいて、第
1及び第2のMOSトランジスタ(M1、M2)ではゲ
ートに第1の信号(VGS±(V1 /2))が差動入力
し、出力端(ドレイン)が出力対を構成し、第3のMO
SトランジスタM3ではゲートに第2の信号(VGS+V
2 )が入力し、出力端(コレクタ)と電源VDD間に定
電流源IA を介在させてある。
する。図1は、本発明の第1実施例に係るマルチプライ
ヤを示す。図1において、このマルチプライヤは、M1
とM2とM3の3個のMOSトランジスタが共通の定電
流源I0 で駆動されるトリプルテールセルにおいて、第
1及び第2のMOSトランジスタ(M1、M2)ではゲ
ートに第1の信号(VGS±(V1 /2))が差動入力
し、出力端(ドレイン)が出力対を構成し、第3のMO
SトランジスタM3ではゲートに第2の信号(VGS+V
2 )が入力し、出力端(コレクタ)と電源VDD間に定
電流源IA を介在させてある。
【0014】同一チップ上では素子間の整合性は良いと
仮定し、チャネル長変調と基板効果を無視すると、飽和
領域で動作するMOSトランジスタのドレイン電流とゲ
ート・ソース間電圧との関係が2乗則に従うものとすれ
ば、テール電流I0 で駆動されるCMOSトリプルテー
ルセルの各ドレイン電流(ID1、ID2、ID3)は、数式
1,同2,同3で示される。但し、数式1〜数式3にお
いて、βはトランスコンダクタンス・パラメータであ
り、キャリアの実効モビリティμ、単位面積当たりのゲ
ート酸化膜容量COX、ゲート幅W、ゲート長Lを用い
て、β=μ(COX/2)(W/L)である。また、VTH
はスレッショルド電圧、Kは単位トランジスタに対する
能力(W/L)の比率、VGSは無信号時のゲート・ソー
ス間電圧である。
仮定し、チャネル長変調と基板効果を無視すると、飽和
領域で動作するMOSトランジスタのドレイン電流とゲ
ート・ソース間電圧との関係が2乗則に従うものとすれ
ば、テール電流I0 で駆動されるCMOSトリプルテー
ルセルの各ドレイン電流(ID1、ID2、ID3)は、数式
1,同2,同3で示される。但し、数式1〜数式3にお
いて、βはトランスコンダクタンス・パラメータであ
り、キャリアの実効モビリティμ、単位面積当たりのゲ
ート酸化膜容量COX、ゲート幅W、ゲート長Lを用い
て、β=μ(COX/2)(W/L)である。また、VTH
はスレッショルド電圧、Kは単位トランジスタに対する
能力(W/L)の比率、VGSは無信号時のゲート・ソー
ス間電圧である。
【0015】
【数1】
【0016】
【数2】
【0017】
【数3】
【0018】また、テール電流I0 は、数式4である。
【0019】
【数4】ID1+ID2+ID3=I0
【0020】従って、CMOSトリプルテールセルの差
動出力電流ΔID は、トランジスタが何れもカットオフ
しない場合は、数式5で示される。
動出力電流ΔID は、トランジスタが何れもカットオフ
しない場合は、数式5で示される。
【0021】
【数5】
【0022】但し、ここではトランジスタM3を駆動し
ている定電流源IA の値は、IA ={K/(K+2)}
I0 として2つの入力電圧の間の電圧差をなくしてい
る。
ている定電流源IA の値は、IA ={K/(K+2)}
I0 として2つの入力電圧の間の電圧差をなくしてい
る。
【0023】数式5から、図1に示すCMOSトリプル
テールセルは、V2 に対してはオフセットを持つが、2
象限マルチプライヤとなっていることが解る。
テールセルは、V2 に対してはオフセットを持つが、2
象限マルチプライヤとなっていることが解る。
【0024】次に、図2は、本発明の第2実施例に係る
マルチプライヤの原理図である。この第2実施例に係る
マルチプライヤは、第1実施例の2象限マルチプライヤ
1と同2の2個で構成される4象限マルチプライヤであ
る。前述したように、2象限マルチプライヤは、第1及
び第2のMOSトランジスタのゲートからなる差動対入
力端と第3のMOSトランジスタのゲートからなる1つ
の入力端と第1及び第2のMOSトランジスタのドレイ
ンからなる出力対とを有する。
マルチプライヤの原理図である。この第2実施例に係る
マルチプライヤは、第1実施例の2象限マルチプライヤ
1と同2の2個で構成される4象限マルチプライヤであ
る。前述したように、2象限マルチプライヤは、第1及
び第2のMOSトランジスタのゲートからなる差動対入
力端と第3のMOSトランジスタのゲートからなる1つ
の入力端と第1及び第2のMOSトランジスタのドレイ
ンからなる出力対とを有する。
【0025】そこで、1と2の2象限マルチプライヤの
出力対は、極性の異なるもの同士を共通接続して差動出
力対を構成し、第1の信号Vx は2個のマルチプライヤ
の差動対入力端に共通に入力し、第2の信号Vy は2個
のマルチプライヤの1つの入力端間に差動入力してい
る。具体的には、図3に示すように構成される。
出力対は、極性の異なるもの同士を共通接続して差動出
力対を構成し、第1の信号Vx は2個のマルチプライヤ
の差動対入力端に共通に入力し、第2の信号Vy は2個
のマルチプライヤの1つの入力端間に差動入力してい
る。具体的には、図3に示すように構成される。
【0026】CMOSトリプルテールセルを2つ組合わ
せて実現されるCMOS4象限マルチプライヤの差動出
力電流ΔIM {=(ID1+ID5)−(ID2+ID4)}
は、トランジスタが何れもカットオフしない場合には数
式6で示される。
せて実現されるCMOS4象限マルチプライヤの差動出
力電流ΔIM {=(ID1+ID5)−(ID2+ID4)}
は、トランジスタが何れもカットオフしない場合には数
式6で示される。
【0027】
【数6】
【0028】CMOS4象限マルチプライヤの入出力特
性は、MOSトランジスタの2乗則を仮定すれば、理想
的な乗算特性となる。
性は、MOSトランジスタの2乗則を仮定すれば、理想
的な乗算特性となる。
【0029】なお、図3では、M3とM6はそれぞれ定
電流源IA で駆動しているが、この2つの定電流源IA
を図4に示すように共通化すれば、M3とM6の何れか
一方がカットオフした場合にも、定電流源(2IA )か
ら出力される電流をカットオフしていない他方のトラン
ジスタに流すことで定電流回路の飽和を妨げることがで
きる。
電流源IA で駆動しているが、この2つの定電流源IA
を図4に示すように共通化すれば、M3とM6の何れか
一方がカットオフした場合にも、定電流源(2IA )か
ら出力される電流をカットオフしていない他方のトラン
ジスタに流すことで定電流回路の飽和を妨げることがで
きる。
【0030】
【発明の効果】以上説明したように、本発明のマルチプ
ライヤは、3個のMOSトランジスタが共通の定電流源
で駆動されるトリプルテールセルにより2象限のマルチ
プライヤを構成し(第1発明)、この2象限のマルチプ
ライヤの2個を用いて4象限のマルチプライヤを構成す
る(第2発明)。その際に、入力電圧はゲートに印加す
る平均的な手法を採用するので、駆動源は高インピーダ
ンスの定電流源を用いることができる。従って、本発明
によれば、低電圧化、低消費電流化、高周波化が可能で
ある。また、CMOS構成であるから直線性の良い入力
電圧範囲を広くできる効果がある。
ライヤは、3個のMOSトランジスタが共通の定電流源
で駆動されるトリプルテールセルにより2象限のマルチ
プライヤを構成し(第1発明)、この2象限のマルチプ
ライヤの2個を用いて4象限のマルチプライヤを構成す
る(第2発明)。その際に、入力電圧はゲートに印加す
る平均的な手法を採用するので、駆動源は高インピーダ
ンスの定電流源を用いることができる。従って、本発明
によれば、低電圧化、低消費電流化、高周波化が可能で
ある。また、CMOS構成であるから直線性の良い入力
電圧範囲を広くできる効果がある。
【図1】本発明の第1実施例に係るマルチプライヤの回
路図である。
路図である。
【図2】本発明の第2実施例に係るマルチプライヤの原
理的構成ブロック図である。
理的構成ブロック図である。
【図3】本発明の第2実施例に係るマルチプライヤの具
体的構成の回路図である。
体的構成の回路図である。
【図4】本発明の第2実施例に係るマルチプライヤの具
体的構成の回路図である。
体的構成の回路図である。
【図5】従来の2象限マルチプライヤの回路図である。
【図6】従来の4象限マルチプライヤの回路図である。
1,2 2象限マルチプライヤ M1〜M6 MOSトランジスタ
Claims (3)
- 【請求項1】 3個のMOSトランジスタが共通の定電
流源で駆動されるトリプルテールセルにおいて; 第1
及び第2のMOSトランジスタでは第1の信号が差動入
力し、出力端が出力対を構成し; 第3のMOSトラン
ジスタでは第2の信号が入力し、出力端と電源間に定電
流源を介在させてある; ことを特徴とするマルチプラ
イヤ。 - 【請求項2】 請求項1に記載のマルチプライヤの2個
で構成され; 出力対は極性の異なるもの同士を共通接
続して差動出力対を構成し、第1の信号は2個のマルチ
プライヤの前記第1及び第2のMOSトランジスタに共
通に差動入力し、第2の信号は2個のマルチプライヤの
前記第3のMOSトランジスタに差動入力する; こと
を特徴とするマルチプライヤ。 - 【請求項3】 2個の第3のMOSトランジスタは、そ
の出力端が共通接続され電源間に共通の定電流源を介在
させてある; ことを特徴とする請求項2に記載のマル
チプライヤ。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP19284594A JP2551386B2 (ja) | 1994-07-25 | 1994-07-25 | マルチプライヤ |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP19284594A JP2551386B2 (ja) | 1994-07-25 | 1994-07-25 | マルチプライヤ |
Publications (2)
Publication Number | Publication Date |
---|---|
JPH0836618A JPH0836618A (ja) | 1996-02-06 |
JP2551386B2 true JP2551386B2 (ja) | 1996-11-06 |
Family
ID=16297936
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP19284594A Expired - Fee Related JP2551386B2 (ja) | 1994-07-25 | 1994-07-25 | マルチプライヤ |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP2551386B2 (ja) |
-
1994
- 1994-07-25 JP JP19284594A patent/JP2551386B2/ja not_active Expired - Fee Related
Also Published As
Publication number | Publication date |
---|---|
JPH0836618A (ja) | 1996-02-06 |
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Legal Events
Date | Code | Title | Description |
---|---|---|---|
LAPS | Cancellation because of no payment of annual fees |