JP2526805B2 - マルチプライヤ - Google Patents
マルチプライヤInfo
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Description
【０００１】
【産業上の利用分野】本発明は、アナログ信号を乗算す
るマルチプライヤに係り、特に半導体集積回路上に形成
されるバイポーラトランジスタやＭＯＳトランジスタで
構成されるアナログマルチプライヤに関する。
るマルチプライヤに係り、特に半導体集積回路上に形成
されるバイポーラトランジスタやＭＯＳトランジスタで
構成されるアナログマルチプライヤに関する。
【０００２】
【従来の技術】本出願人は、図１３に示す如きマルチプ
ライヤを開発し先に出願した（特開平３−２１０６８３
号公報）。この図１３は同公報の第２図そのものである
が、動作解析の数式中に誤記があるので、ここで改めて
説明する。
ライヤを開発し先に出願した（特開平３−２１０６８３
号公報）。この図１３は同公報の第２図そのものである
が、動作解析の数式中に誤記があるので、ここで改めて
説明する。
【０００３】図１３において、このマルチプライヤはＭ
ＯＳトランジスタで構成されるが、加算器６は、ゲート
幅Ｗとゲート長Ｌの比（以下「能力」という）（Ｗ／
Ｌ）の等しい４つのＭＯＳトランジスタ（Ｍ５１、Ｍ５
２、Ｍ５３、Ｍ５４）と、対トランジスタ（Ｍ５１、Ｍ
５２）と同（Ｍ５３、Ｍ５４）の対応するものを駆動す
る２つの定電流源Ｉ0 とを備え、一方の対トランジスタ
（Ｍ５１、Ｍ５２）の両入力端（ゲート）には第１の入
力電圧Ｖ1 が印加され、他方の対トランジスタ（Ｍ５
３、Ｍ５４）の両入力端（ゲート）には第２の入力電圧
Ｖ2 が印加される。
ＯＳトランジスタで構成されるが、加算器６は、ゲート
幅Ｗとゲート長Ｌの比（以下「能力」という）（Ｗ／
Ｌ）の等しい４つのＭＯＳトランジスタ（Ｍ５１、Ｍ５
２、Ｍ５３、Ｍ５４）と、対トランジスタ（Ｍ５１、Ｍ
５２）と同（Ｍ５３、Ｍ５４）の対応するものを駆動す
る２つの定電流源Ｉ0 とを備え、一方の対トランジスタ
（Ｍ５１、Ｍ５２）の両入力端（ゲート）には第１の入
力電圧Ｖ1 が印加され、他方の対トランジスタ（Ｍ５
３、Ｍ５４）の両入力端（ゲート）には第２の入力電圧
Ｖ2 が印加される。
【０００４】第１の減算器７は、加算器６と同様構成で
あって、能力（Ｗ／Ｌ）の等しい４つのＭＯＳトランジ
スタ（Ｍ５９、Ｍ６０、Ｍ６１、Ｍ６２）と、対トラン
ジスタ（Ｍ５９、Ｍ６０）と同（Ｍ６１、Ｍ６２）の対
応するものを駆動する２つの定電流源Ｉ0 とを備える
が、入力の態様が加算器６とは若干異なる。即ち、一方
の対トランジスタ（Ｍ５９、Ｍ６０）の両入力端（ゲー
ト）には第１の入力電圧Ｖ1 が加算器６の（Ｍ５１、Ｍ
５２）と同相の関係で印加され、他方の対トランジスタ
（Ｍ６１、Ｍ６２）の両入力端（ゲート）には第２の入
力電圧Ｖ2 が加算器６の（Ｍ５３、Ｍ５４）とは逆相の
関係で印加される。
あって、能力（Ｗ／Ｌ）の等しい４つのＭＯＳトランジ
スタ（Ｍ５９、Ｍ６０、Ｍ６１、Ｍ６２）と、対トラン
ジスタ（Ｍ５９、Ｍ６０）と同（Ｍ６１、Ｍ６２）の対
応するものを駆動する２つの定電流源Ｉ0 とを備える
が、入力の態様が加算器６とは若干異なる。即ち、一方
の対トランジスタ（Ｍ５９、Ｍ６０）の両入力端（ゲー
ト）には第１の入力電圧Ｖ1 が加算器６の（Ｍ５１、Ｍ
５２）と同相の関係で印加され、他方の対トランジスタ
（Ｍ６１、Ｍ６２）の両入力端（ゲート）には第２の入
力電圧Ｖ2 が加算器６の（Ｍ５３、Ｍ５４）とは逆相の
関係で印加される。
【０００５】第１の２乗回路８は、４つのＭＯＳトラン
ジスタ（Ｍ５５、Ｍ５６、Ｍ５７、Ｍ５８）と、対トラ
ンジスタ（Ｍ５５、Ｍ５６）と同（Ｍ５７、Ｍ５８）の
対応するものを駆動する２つの定電流源Ｉ01とを備える
が、Ｍ５５とＭ５６、Ｍ５７とＭ５８はそれぞれ能力が
異なる。具体的には、Ｍ５５、Ｍ５６、Ｍ５７、Ｍ５８
の能力をＷ５／Ｌ５、Ｗ６／Ｌ６、Ｗ７／Ｌ７、Ｗ８／
Ｌ８とすると、（Ｗ６／Ｌ６）／（Ｗ５／Ｌ５）＝（Ｗ
８／Ｌ８）／（Ｗ７／Ｌ７）＝ｋ（＞１）となってい
る。
ジスタ（Ｍ５５、Ｍ５６、Ｍ５７、Ｍ５８）と、対トラ
ンジスタ（Ｍ５５、Ｍ５６）と同（Ｍ５７、Ｍ５８）の
対応するものを駆動する２つの定電流源Ｉ01とを備える
が、Ｍ５５とＭ５６、Ｍ５７とＭ５８はそれぞれ能力が
異なる。具体的には、Ｍ５５、Ｍ５６、Ｍ５７、Ｍ５８
の能力をＷ５／Ｌ５、Ｗ６／Ｌ６、Ｗ７／Ｌ７、Ｗ８／
Ｌ８とすると、（Ｗ６／Ｌ６）／（Ｗ５／Ｌ５）＝（Ｗ
８／Ｌ８）／（Ｗ７／Ｌ７）＝ｋ（＞１）となってい
る。
【０００６】この第１の２乗回路８では、Ｍ５５とＭ５
８のゲートが加算器６のＭ５２とＭ５４のドレインに接
続され、Ｍ５６とＭ５７のゲートが加算器６のＭ５１と
Ｍ５３のドレインに接続される。
８のゲートが加算器６のＭ５２とＭ５４のドレインに接
続され、Ｍ５６とＭ５７のゲートが加算器６のＭ５１と
Ｍ５３のドレインに接続される。
【０００７】第２の２乗回路９は、第１の２乗回路８と
同様構成であって、４つのＭＯＳトランジスタ（Ｍ６
３、Ｍ６４、Ｍ６５、Ｍ６６）と、対トランジスタ（Ｍ
６３、Ｍ６４）と同（Ｍ６５、Ｍ６６）の対応するもの
を駆動する２つの定電流源Ｉ01とを備え、Ｍ６３とＭ６
４、Ｍ６５とＭ６６はそれぞれ能力が異なり、具体的に
は第１の２乗回路８における関係と同様となっている。
同様構成であって、４つのＭＯＳトランジスタ（Ｍ６
３、Ｍ６４、Ｍ６５、Ｍ６６）と、対トランジスタ（Ｍ
６３、Ｍ６４）と同（Ｍ６５、Ｍ６６）の対応するもの
を駆動する２つの定電流源Ｉ01とを備え、Ｍ６３とＭ６
４、Ｍ６５とＭ６６はそれぞれ能力が異なり、具体的に
は第１の２乗回路８における関係と同様となっている。
【０００８】この第２の２乗回路９では、Ｍ６３とＭ６
６のゲートが第１の減算器７のＭ６０とＭ６２のドレイ
ンに接続され、Ｍ６４とＭ６５のゲートがＭ６３とＭ６
５のドレインに接続されると共に、第１の減算器７のＭ
５９とＭ６１のドレインに接続され、更に第１の２乗回
路８のＭ５６のドレインに接続される。
６のゲートが第１の減算器７のＭ６０とＭ６２のドレイ
ンに接続され、Ｍ６４とＭ６５のゲートがＭ６３とＭ６
５のドレインに接続されると共に、第１の減算器７のＭ
５９とＭ６１のドレインに接続され、更に第１の２乗回
路８のＭ５６のドレインに接続される。
【０００９】そして、第１の２乗回路８のＭ５５とＭ５
７のドレインが第２の２乗回路９のＭ６６とＭ６４のド
レインに接続され一方の出力端を構成し、第１の２乗回
路８のＭ５８のドレインが他方の出力端を構成し、それ
ぞれ第２の減算器１０の入力となっている。
７のドレインが第２の２乗回路９のＭ６６とＭ６４のド
レインに接続され一方の出力端を構成し、第１の２乗回
路８のＭ５８のドレインが他方の出力端を構成し、それ
ぞれ第２の減算器１０の入力となっている。
【００１０】以下、動作を説明する。加算器６では、４
つのＭＯＳトランジスタ（Ｍ５１、Ｍ５２、Ｍ５３、Ｍ
５４）の能力（Ｗ１／Ｌ１、Ｗ２／Ｌ２、Ｗ３／Ｌ３、
Ｗ４／Ｌ４）は等しいので、トランスコンダクタンスも
それぞれ等しい。そこで、Ｍ５１の能力（Ｗ１／Ｌ１）
を用いたトランスコンダクタンスパラメータα1 は、μ
n を移動度、ＣOXをゲート酸化膜容量とすれば、α1 ＝
（１／２）μn Ｃ0x（Ｗ１／Ｌ１）となるので、これを
用いてＭ５１、Ｍ５２、Ｍ５３、Ｍ５４のドレイン電流
Ｉd1、同Ｉd2、同Ｉd3、同Ｉd4を表せば数式１となる。
なお、数式１において、ＶGSi はゲート・ソース間電
圧、ＶTHはスレッショルド電圧である。
つのＭＯＳトランジスタ（Ｍ５１、Ｍ５２、Ｍ５３、Ｍ
５４）の能力（Ｗ１／Ｌ１、Ｗ２／Ｌ２、Ｗ３／Ｌ３、
Ｗ４／Ｌ４）は等しいので、トランスコンダクタンスも
それぞれ等しい。そこで、Ｍ５１の能力（Ｗ１／Ｌ１）
を用いたトランスコンダクタンスパラメータα1 は、μ
n を移動度、ＣOXをゲート酸化膜容量とすれば、α1 ＝
（１／２）μn Ｃ0x（Ｗ１／Ｌ１）となるので、これを
用いてＭ５１、Ｍ５２、Ｍ５３、Ｍ５４のドレイン電流
Ｉd1、同Ｉd2、同Ｉd3、同Ｉd4を表せば数式１となる。
なお、数式１において、ＶGSi はゲート・ソース間電
圧、ＶTHはスレッショルド電圧である。
【００１１】
【数１】Ｉd1＝α1 （ＶGS1 −ＶTH）2 Ｉd2＝α1 （ＶGS2 −ＶTH）2 Ｉd3＝α1 （ＶGS3 −ＶTH）2 Ｉd4＝α1 （ＶGS4 −ＶTH）2
【００１２】また、Ｉd1＋Ｉd2＝Ｉ0 、Ｉd3＋Ｉd4＝Ｉ
0 、ＶGS1 −ＶGS2 ＝Ｖ1 、ＶGS3−ＶGS4 ＝Ｖ2 であ
り、Ｉd1−Ｉd2は数式２で表され、Ｉd3−Ｉd4は数式３
で表されるので、差動出力電流（ＩA −ＩB ）は数式４
のように求まる。
0 、ＶGS1 −ＶGS2 ＝Ｖ1 、ＶGS3−ＶGS4 ＝Ｖ2 であ
り、Ｉd1−Ｉd2は数式２で表され、Ｉd3−Ｉd4は数式３
で表されるので、差動出力電流（ＩA −ＩB ）は数式４
のように求まる。
【００１３】
【数２】 Ｉd1−Ｉd2＝α1 Ｖ1 √｛（２Ｉ0 ／α1 ）−Ｖ1 2｝
【００１４】
【数３】 Ｉd3−Ｉd4＝α1 Ｖ2 √｛（２Ｉ0 ／α1 ）−Ｖ2 2｝
【００１５】
【数４】ＩA −ＩB ＝（Ｉd1＋Ｉd3）−（Ｉd2＋Ｉd4） ＝（Ｉd1−Ｉd2）＋（Ｉd3−Ｉd4） ＝α1 Ｖ1 √｛（２Ｉ0 ／α1 ）−Ｖ1 2｝ ＋α1 Ｖ2 √｛（２Ｉ0 ／α1 ）−Ｖ2 2｝
【００１６】つまり、数式２と同３は、ＭＯＳトランジ
スタ差動対のトランスファ特性を示し、小信号時には入
力電圧に比例した差動出力電流が得られるのである。従
って、当該加算器６の差動出力電流（ＩA −ＩB ）も、
数式４から理解できるように２つの入力電圧が小信号時
には直線性の良い加算特性を持つのである。そして、当
該加算器を減算器として用いる場合は第２の入力電圧Ｖ
2 の極性を逆にすれば良いのである。
スタ差動対のトランスファ特性を示し、小信号時には入
力電圧に比例した差動出力電流が得られるのである。従
って、当該加算器６の差動出力電流（ＩA −ＩB ）も、
数式４から理解できるように２つの入力電圧が小信号時
には直線性の良い加算特性を持つのである。そして、当
該加算器を減算器として用いる場合は第２の入力電圧Ｖ
2 の極性を逆にすれば良いのである。
【００１７】それ故、第１の減算器７では、Ｍ５９、Ｍ
６０、Ｍ６１、Ｍ６２のドレイン電流をＩd11 、Ｉ
d12 、Ｉd13 、Ｉd14 とすれば、数式２〜同４に対応し
て次の数式５〜同７が得られる。
６０、Ｍ６１、Ｍ６２のドレイン電流をＩd11 、Ｉ
d12 、Ｉd13 、Ｉd14 とすれば、数式２〜同４に対応し
て次の数式５〜同７が得られる。
【００１８】
【数５】Ｉd11 −Ｉd12 ＝α1 Ｖ1 √｛（２Ｉ0 ／α
1 ）−Ｖ1 2｝
1 ）−Ｖ1 2｝
【００１９】
【数６】Ｉd13 −Ｉd14 ＝−α1 Ｖ2 √｛（２Ｉ0 ／α
1 ）−Ｖ2 2｝
1 ）−Ｖ2 2｝
【００２０】
【数７】 ＩC −ＩD ＝（Ｉd11 −Ｉd13 ）−（Ｉd12 −Ｉd14 ） ＝（Ｉd11 −Ｉd12 ）−（Ｉd13 −Ｉd14 ） ＝α1 Ｖ1 √｛（２Ｉ0 ／α1 ）−Ｖ1 2｝ −α1 Ｖ2 √｛（２Ｉ0 ／α1 ）−Ｖ2 2｝
【００２１】従って、加算器６の差動出力電圧ＶA は数
式８となり、第１の減算器７の差動出力電圧ＶB は数式
９となる。なお、両数式において、ＲL は図１３に示す
通り各トランジスタと電源ＶDDとの間に介在させた抵抗
である。
式８となり、第１の減算器７の差動出力電圧ＶB は数式
９となる。なお、両数式において、ＲL は図１３に示す
通り各トランジスタと電源ＶDDとの間に介在させた抵抗
である。
【００２２】
【数８】ＶA ＝ＲL （ＩA −ＩB ） ＝ＲL ［α1 Ｖ1 √｛（２Ｉ0 ／α1 ）−Ｖ1 2｝ ＋α1 Ｖ2 √｛（２Ｉ0 ／α1 ）−Ｖ2 2｝］
【００２３】
【数９】ＶB ＝ＲL （ＩC −ＩD ） ＝ＲL ［α1 Ｖ1 √｛（２Ｉ0 ／α1 ）−Ｖ1 2｝ −α1 Ｖ2 √｛（２Ｉ0 ／α1 ）−Ｖ2 2｝］
【００２４】次に第１の２乗回路８では、対トランジス
タ（Ｍ５５、Ｍ５６）と同（Ｍ５７、Ｍ５８）は、前述
したようにそれぞれ能力がＭ５５：Ｍ５６＝Ｍ５７：Ｍ
５８＝１：ｋの割合であるので、Ｍ５５の能力（Ｗ５／
Ｌ５）を用いたトランスコンダクタンスパラメータα2
｛α2 ＝μn （ＣOX／２）（Ｗ５／Ｌ５）｝を用いてＭ
５５、Ｍ５６、Ｍ５７、Ｍ５８のドレイン電流Ｉd5、同
Ｉd6、同Ｉd7、同Ｉd8を表せば数式１０となる。
タ（Ｍ５５、Ｍ５６）と同（Ｍ５７、Ｍ５８）は、前述
したようにそれぞれ能力がＭ５５：Ｍ５６＝Ｍ５７：Ｍ
５８＝１：ｋの割合であるので、Ｍ５５の能力（Ｗ５／
Ｌ５）を用いたトランスコンダクタンスパラメータα2
｛α2 ＝μn （ＣOX／２）（Ｗ５／Ｌ５）｝を用いてＭ
５５、Ｍ５６、Ｍ５７、Ｍ５８のドレイン電流Ｉd5、同
Ｉd6、同Ｉd7、同Ｉd8を表せば数式１０となる。
【００２５】
【数１０】Ｉd5＝α2 （ＶGS5 −ＶTH）2 Ｉd6＝ｋα2 （ＶGS6 −ＶTH）2 Ｉd7＝α2 （ＶGS7 −ＶTH）2 Ｉd8＝ｋα2 （ＶGS8 −ＶTH）2
【００２６】又、Ｉd5＋Ｉd6＝Ｉ01、Ｉd7＋Ｉd8＝
Ｉ01、ＶGS5 −ＶGS6 ＝ＶGS8 −ＶGS7＝ＶA であり、
Ｉd5−Ｉd6は数式１１で表され、Ｉd7−Ｉd8は数式１２
で表されるので、差動出力電流（ＩE −ＩF ）は数式１
３のように求まり、入力電圧ＶAの２乗に比例すること
が分かる。
Ｉ01、ＶGS5 −ＶGS6 ＝ＶGS8 −ＶGS7＝ＶA であり、
Ｉd5−Ｉd6は数式１１で表され、Ｉd7−Ｉd8は数式１２
で表されるので、差動出力電流（ＩE −ＩF ）は数式１
３のように求まり、入力電圧ＶAの２乗に比例すること
が分かる。
【００２７】
【数１１】
【００２８】
【数１２】
【００２９】
【数１３】
【００３０】以上のことは第２の２乗回路９においても
同様であって、差動出力電流（ＩG−ＩH ）は数式１４
のようになり、入力電圧ＶB に比例する。
同様であって、差動出力電流（ＩG−ＩH ）は数式１４
のようになり、入力電圧ＶB に比例する。
【００３１】
【数１４】
【００３２】そして、第２の減算器１０では、２つの２
乗回路の差動出力電流Ｉ1(＝ＩE −ＩF)、同Ｉ2(＝ＩG
−ＩH)を逆相で加算するので、Ｉ1 −Ｉ2 は数式１５と
なり、これに数式８のＶA 、数式９のＶB を代入すると
数式１６となる。そして、数式１６においてＶ1 の２乗
とＶ2 の２乗の項を無視すれば、Ｉ1 −Ｉ2 は数式１７
となり、所望の乗算器特性が得られる。
乗回路の差動出力電流Ｉ1(＝ＩE −ＩF)、同Ｉ2(＝ＩG
−ＩH)を逆相で加算するので、Ｉ1 −Ｉ2 は数式１５と
なり、これに数式８のＶA 、数式９のＶB を代入すると
数式１６となる。そして、数式１６においてＶ1 の２乗
とＶ2 の２乗の項を無視すれば、Ｉ1 −Ｉ2 は数式１７
となり、所望の乗算器特性が得られる。
【００３３】
【数１５】
【００３４】
【数１６】
【００３５】
【数１７】
【００３６】図１４は、ＲL ＝５ｋΩ、Ｉ0 ＝１００μ
Ａ、Ｉ01＝１０μＡ、Ｗ１＝２０μ、Ｌ１＝５μ、Ｗ５
＝１０μ、Ｌ５＝５μ、ｋ＝５、ＣOX＝３２０オングス
トロームとした場合のシミュレーション結果であり、公
報の第３図と同一である。なお、図１４は、第２の入力
電圧Ｖ2 をパラメータとした第１の入力電圧Ｖ1と差動
出力電流との関係を示すが、Ｖ1 とＶ2 の関係を入れ替
えても全く同一のシミュレーション結果が得られる。
Ａ、Ｉ01＝１０μＡ、Ｗ１＝２０μ、Ｌ１＝５μ、Ｗ５
＝１０μ、Ｌ５＝５μ、ｋ＝５、ＣOX＝３２０オングス
トロームとした場合のシミュレーション結果であり、公
報の第３図と同一である。なお、図１４は、第２の入力
電圧Ｖ2 をパラメータとした第１の入力電圧Ｖ1と差動
出力電流との関係を示すが、Ｖ1 とＶ2 の関係を入れ替
えても全く同一のシミュレーション結果が得られる。
【００３７】また、図１３は、ＭＯＳトランジスタで構
成したが、バイポーラトランジスタで置き換えても同様
の動作をするアナログマルチプライヤが得られる。この
場合には、２乗回路はエミッタサイズの異なるトランジ
スタで差動対を構成することになる。
成したが、バイポーラトランジスタで置き換えても同様
の動作をするアナログマルチプライヤが得られる。この
場合には、２乗回路はエミッタサイズの異なるトランジ
スタで差動対を構成することになる。
【００３８】
【発明が解決しようとする課題】ところで、周知のよう
に、半導体集積回路上にトランジスタを構成する場合、
最小の単位が存在し、回路電流の点からその最小の単位
で構成するのが望ましいが、上述したように本出願人に
係るマルチプライヤでは、２乗回路は、２つの差動対の
それぞれが能力が異なる２つのトランジスタで構成され
るので、最小のトランジスタのみでは構成できず、回路
電流が増加するという問題がある。また、この２乗回路
では、各差動対毎に定電流源を備えるので、２つの２乗
回路で都合４つの定電流源が必要となり、回路の簡素化
が望まれる。
に、半導体集積回路上にトランジスタを構成する場合、
最小の単位が存在し、回路電流の点からその最小の単位
で構成するのが望ましいが、上述したように本出願人に
係るマルチプライヤでは、２乗回路は、２つの差動対の
それぞれが能力が異なる２つのトランジスタで構成され
るので、最小のトランジスタのみでは構成できず、回路
電流が増加するという問題がある。また、この２乗回路
では、各差動対毎に定電流源を備えるので、２つの２乗
回路で都合４つの定電流源が必要となり、回路の簡素化
が望まれる。
【００３９】本発明は、このような問題に鑑みなされた
もので、その目的は、回路の簡素化と消費電流の低減が
図れるマルチプライヤを提供することにある。
もので、その目的は、回路の簡素化と消費電流の低減が
図れるマルチプライヤを提供することにある。
【００４０】
【課題を解決するための手段】前記目的を達成するた
め、本発明のマルチプライヤは次の如き構成を有する。
即ち、第１発明のマルチプライヤは、出力端が共通接続
されるトランジスタ対の４個が１つの定電流源で駆動さ
れ； 第１のトランジスタ対の一方のトランジスタの入
力端に乗算する２信号の正相和電圧が、他方のトランジ
スタの入力端に乗算する２信号の逆相和電圧がそれぞれ
印加され； 第２のトランジスタ対の一方のトランジス
タの入力端に乗算する２信号の正相差電圧が、他方のト
ランジスタの入力端に乗算する２信号の逆相差電圧がそ
れぞれ印加され； 第３及び第４のトランジスタ対では
入力端が共通接続されて直流電圧が印加され； 第１及
び第３のトランジスタ対では共通接続出力端同士が共通
接続されて一方の出力端を構成し； 第２及び第４のト
ランジスタ対では共通接続出力端同士が共通接続されて
他方の出力端を構成し； てなることを特徴とするもの
である。
め、本発明のマルチプライヤは次の如き構成を有する。
即ち、第１発明のマルチプライヤは、出力端が共通接続
されるトランジスタ対の４個が１つの定電流源で駆動さ
れ； 第１のトランジスタ対の一方のトランジスタの入
力端に乗算する２信号の正相和電圧が、他方のトランジ
スタの入力端に乗算する２信号の逆相和電圧がそれぞれ
印加され； 第２のトランジスタ対の一方のトランジス
タの入力端に乗算する２信号の正相差電圧が、他方のト
ランジスタの入力端に乗算する２信号の逆相差電圧がそ
れぞれ印加され； 第３及び第４のトランジスタ対では
入力端が共通接続されて直流電圧が印加され； 第１及
び第３のトランジスタ対では共通接続出力端同士が共通
接続されて一方の出力端を構成し； 第２及び第４のト
ランジスタ対では共通接続出力端同士が共通接続されて
他方の出力端を構成し； てなることを特徴とするもの
である。
【００４１】第２発明のマルチプライヤは、第１発明の
マルチプライヤにおいて； 第３及び第４のトランジス
タ対のそれぞれの出力端子は、マルチプライヤの出力端
子から切り離されていること； を特徴とするものであ
る。
マルチプライヤにおいて； 第３及び第４のトランジス
タ対のそれぞれの出力端子は、マルチプライヤの出力端
子から切り離されていること； を特徴とするものであ
る。
【００４２】また、第３発明のマルチプライヤは、出力
端が共通接続されるトランジスタ対の２個が１つの定電
流源で駆動され； 第１のトランジスタ対の一方のトラ
ンジスタの入力端に乗算する２信号の正相和電圧が、他
方のトランジスタの入力端に乗算する２信号の逆相和電
圧がそれぞれ印加され； 第２のトランジスタ対の一方
のトランジスタの入力端に乗算する２信号の正相差電圧
が、他方のトランジスタの入力端に乗算する２信号の逆
相差電圧がそれぞれ印加され； 前記第１及び第２のト
ランジスタ対のそれぞれの共通出力端が差動出力対を構
成し； てなることを特徴とするものである。
端が共通接続されるトランジスタ対の２個が１つの定電
流源で駆動され； 第１のトランジスタ対の一方のトラ
ンジスタの入力端に乗算する２信号の正相和電圧が、他
方のトランジスタの入力端に乗算する２信号の逆相和電
圧がそれぞれ印加され； 第２のトランジスタ対の一方
のトランジスタの入力端に乗算する２信号の正相差電圧
が、他方のトランジスタの入力端に乗算する２信号の逆
相差電圧がそれぞれ印加され； 前記第１及び第２のト
ランジスタ対のそれぞれの共通出力端が差動出力対を構
成し； てなることを特徴とするものである。
【００４３】
【作用】次に、前記の如く構成される本発明のマルチプ
ライヤの作用を説明する。本発明では、マルチプライヤ
は４個または２個のトランジスタ対を中心に構成される
が、各トランジスタは同一能力特性のトランジスタを用
いるので、最小のトランジスタのみで構成でき、またこ
の４個のトランジスタ対は１つの定電流源で駆動される
ので、低電圧動作が可能であるとともに、回路の簡素化
と消費電流の低減が図れるマルチプライヤを提供するこ
とができる。なお、第２発明では、高周波特性を改善で
きる。
ライヤの作用を説明する。本発明では、マルチプライヤ
は４個または２個のトランジスタ対を中心に構成される
が、各トランジスタは同一能力特性のトランジスタを用
いるので、最小のトランジスタのみで構成でき、またこ
の４個のトランジスタ対は１つの定電流源で駆動される
ので、低電圧動作が可能であるとともに、回路の簡素化
と消費電流の低減が図れるマルチプライヤを提供するこ
とができる。なお、第２発明では、高周波特性を改善で
きる。
【００４４】
【実施例】以下、本発明の実施例を図面を参照して説明
する。前述したように、先に本出願人が提案したマルチ
プライヤでは、２つの２乗回路は、それぞれ、能力（Ｗ
／Ｌやエミッタサイズ）が異なるトランジスタの対によ
り構成し、また２個の定電流源を必要としていたので問
題があった。そこで、図１（図３）に示すように、能力
の等しい８個のトランジスタを１個の定電流源で駆動す
るマルチプライヤを開発した。
する。前述したように、先に本出願人が提案したマルチ
プライヤでは、２つの２乗回路は、それぞれ、能力（Ｗ
／Ｌやエミッタサイズ）が異なるトランジスタの対によ
り構成し、また２個の定電流源を必要としていたので問
題があった。そこで、図１（図３）に示すように、能力
の等しい８個のトランジスタを１個の定電流源で駆動す
るマルチプライヤを開発した。
【００４５】図１は、本発明の第１実施例に係るマルチ
プライヤを示す。このマルチプライヤは、バイポーラト
ランジスタで構成したものである。即ち、８個のバイポ
ーラトランジスタ（Ｑ１、Ｑ２、Ｑ３、Ｑ４、Ｑ５、Ｑ
６、Ｑ７、Ｑ８）は１個の定電流源Ｉ0 で駆動される
が、Ｑ１とＱ２、Ｑ３とＱ４、Ｑ５とＱ６、Ｑ７とＱ８
は、それぞれ出力端（コレクタ）同士が共通接続され、
第１のトランジスタ対（Ｑ１、Ｑ２）と第３のトランジ
スタ対（Ｑ７、Ｑ８）では共通接続出力端（コレクタ）
同士が共通接続されて一方の出力端を構成し、第２のト
ランジスタ対（Ｑ５、Ｑ６）と第４のトランジスタ対
（Ｑ３、Ｑ４）では共通接続出力端（コレクタ）同士が
共通接続されて他方の出力端を構成している。
プライヤを示す。このマルチプライヤは、バイポーラト
ランジスタで構成したものである。即ち、８個のバイポ
ーラトランジスタ（Ｑ１、Ｑ２、Ｑ３、Ｑ４、Ｑ５、Ｑ
６、Ｑ７、Ｑ８）は１個の定電流源Ｉ0 で駆動される
が、Ｑ１とＱ２、Ｑ３とＱ４、Ｑ５とＱ６、Ｑ７とＱ８
は、それぞれ出力端（コレクタ）同士が共通接続され、
第１のトランジスタ対（Ｑ１、Ｑ２）と第３のトランジ
スタ対（Ｑ７、Ｑ８）では共通接続出力端（コレクタ）
同士が共通接続されて一方の出力端を構成し、第２のト
ランジスタ対（Ｑ５、Ｑ６）と第４のトランジスタ対
（Ｑ３、Ｑ４）では共通接続出力端（コレクタ）同士が
共通接続されて他方の出力端を構成している。
【００４６】そして、第３のトランジスタ対（Ｑ７、Ｑ
８）と第４のトランジスタ対（Ｑ３、Ｑ４）では入力端
（ベース）が共通接続され、この共通接続ベースを基準
にして、第１のトランジスタ対（Ｑ１、Ｑ２）の一方の
トランジスタＱ１の入力端（ベース）には乗算する２信
号（Ｖ1 、Ｖ2 ）の正相和電圧｛（１／２）（Ｖ1 ＋Ｖ
2)｝が他方のトランジスタＱ２の入力端（ベース）には
逆相和電圧｛−（１／２)(Ｖ1 ＋Ｖ2)｝がそれぞれ印加
される。また、共通接続ベースを基準にして、第２のト
ランジスタ対（Ｑ５、Ｑ６）の一方のトランジスタＱ５
の入力端（ベース）には乗算する２信号の正相差電圧
｛（１／２)(Ｖ1 −Ｖ2)｝が他方のトランジスタＱ６の
入力端（ベース）には逆相差電圧｛−（１／２)(Ｖ1 −
Ｖ2)｝がそれぞれ印加される。要するに、トランジスタ
対（Ｑ３、Ｑ４）とトランジスタ対（Ｑ７、Ｑ８）との
共通接続ベースには直流バイアス電圧が印加されている
のである。この直流バイアス電圧は、Ｑ１とＱ２のベー
ス間の中点電圧であると同時に、Ｑ５とＱ６のベース間
の中点電圧である。
８）と第４のトランジスタ対（Ｑ３、Ｑ４）では入力端
（ベース）が共通接続され、この共通接続ベースを基準
にして、第１のトランジスタ対（Ｑ１、Ｑ２）の一方の
トランジスタＱ１の入力端（ベース）には乗算する２信
号（Ｖ1 、Ｖ2 ）の正相和電圧｛（１／２）（Ｖ1 ＋Ｖ
2)｝が他方のトランジスタＱ２の入力端（ベース）には
逆相和電圧｛−（１／２)(Ｖ1 ＋Ｖ2)｝がそれぞれ印加
される。また、共通接続ベースを基準にして、第２のト
ランジスタ対（Ｑ５、Ｑ６）の一方のトランジスタＱ５
の入力端（ベース）には乗算する２信号の正相差電圧
｛（１／２)(Ｖ1 −Ｖ2)｝が他方のトランジスタＱ６の
入力端（ベース）には逆相差電圧｛−（１／２)(Ｖ1 −
Ｖ2)｝がそれぞれ印加される。要するに、トランジスタ
対（Ｑ３、Ｑ４）とトランジスタ対（Ｑ７、Ｑ８）との
共通接続ベースには直流バイアス電圧が印加されている
のである。この直流バイアス電圧は、Ｑ１とＱ２のベー
ス間の中点電圧であると同時に、Ｑ５とＱ６のベース間
の中点電圧である。
【００４７】以上の構成において、各トランジスタのコ
レクタ電流 ICiは、数式１８で表せる。なお、数式１８
において、ＩS は飽和電流、ＶBEはベース・エミッタ間
電圧、ＶT は熱電圧である。ＶT は、ボルツマン定数
ｋ、絶対温度Ｔ、単位電子電荷ｑを用いて、ＶT ＝ｋＴ
／ｑと表される。
レクタ電流 ICiは、数式１８で表せる。なお、数式１８
において、ＩS は飽和電流、ＶBEはベース・エミッタ間
電圧、ＶT は熱電圧である。ＶT は、ボルツマン定数
ｋ、絶対温度Ｔ、単位電子電荷ｑを用いて、ＶT ＝ｋＴ
／ｑと表される。
【００４８】
【数１８】ＩC1＝ＩS exp ［｛ＶBE3 ＋（１／２)(Ｖ1
＋Ｖ2)｝／ＶT ］ ＩC2＝ＩS exp ［｛ＶBE3 −（１／２)(Ｖ1 ＋Ｖ2)｝／
ＶT ］ ＩC3＝ＩC4＝ＩC7＝ＩC8＝ＩS exp ( ＶBE3 ／ＶT ） ＩC5＝ＩS exp ［｛ＶBE3 ＋（１／２)(Ｖ1 −Ｖ2)｝／
ＶT ］ ＩC6＝ＩS exp ［｛ＶBE3 −（１／２)(Ｖ1 −Ｖ2)｝／
ＶT ］
＋Ｖ2)｝／ＶT ］ ＩC2＝ＩS exp ［｛ＶBE3 −（１／２)(Ｖ1 ＋Ｖ2)｝／
ＶT ］ ＩC3＝ＩC4＝ＩC7＝ＩC8＝ＩS exp ( ＶBE3 ／ＶT ） ＩC5＝ＩS exp ［｛ＶBE3 ＋（１／２)(Ｖ1 −Ｖ2)｝／
ＶT ］ ＩC6＝ＩS exp ［｛ＶBE3 −（１／２)(Ｖ1 −Ｖ2)｝／
ＶT ］
【００４９】またαF を直流増幅率とすると、ＩC1＋Ｉ
C2＋ＩC3＋ＩC4＋ＩC5＋ＩC6＋ＩC7＋ＩC8＝αF Ｉ0 と
なるので、αF Ｉ0 は数式１９と求まり、ＩC3は数式２
０のようになる。
C2＋ＩC3＋ＩC4＋ＩC5＋ＩC6＋ＩC7＋ＩC8＝αF Ｉ0 と
なるので、αF Ｉ0 は数式１９と求まり、ＩC3は数式２
０のようになる。
【００５０】
【数１９】
【００５１】
【数２０】
【００５２】従って、差動出力電流ΔＩは数式２１とな
るが、coshｘ≧１であるので、数式２１において、cosh
（Ｖ1 ／２ＶT) cosh （Ｖ2 ／２ＶT)≧１が成立する場
合は、分母の＋１は無視でき、差動出力電流ΔＩは数式
２２と近似できる。
るが、coshｘ≧１であるので、数式２１において、cosh
（Ｖ1 ／２ＶT) cosh （Ｖ2 ／２ＶT)≧１が成立する場
合は、分母の＋１は無視でき、差動出力電流ΔＩは数式
２２と近似できる。
【００５３】
【数２１】
【００５４】
【数２２】 ΔＩ≒αF Ｉ0 tanh（Ｖ1 ／２ＶT)tanh（Ｖ2 ／２ＶT) 但し｜Ｖ1 ｜、｜Ｖ2 ｜≧２ＶT
【００５５】数式２２の右辺は、ギルバート・マルチプ
ライヤの伝達特性を示す数式の１／αF である。従っ
て、数式２１から、図１に示す回路はマルチプライヤ特
性を有するのである。
ライヤの伝達特性を示す数式の１／αF である。従っ
て、数式２１から、図１に示す回路はマルチプライヤ特
性を有するのである。
【００５６】但し、数式２１では分母に「＋１」の項が
あるので、｜Ｖ1 ｜、｜Ｖ2 ｜《２ＶT の入力電圧範囲
ではギルバート・マルチプライヤの特性からのずれが大
きくなると考えられる。しかし、小信号入力での出力電
流が「＋１」の項により縮小されるので、マルチプライ
ヤ特性としてはむしろ非直線性が滑らかに増加すること
となり、ギルバート・マルチプライヤよりも特性が改善
されるのである。
あるので、｜Ｖ1 ｜、｜Ｖ2 ｜《２ＶT の入力電圧範囲
ではギルバート・マルチプライヤの特性からのずれが大
きくなると考えられる。しかし、小信号入力での出力電
流が「＋１」の項により縮小されるので、マルチプライ
ヤ特性としてはむしろ非直線性が滑らかに増加すること
となり、ギルバート・マルチプライヤよりも特性が改善
されるのである。
【００５７】図２は、数式２１から求めたトランスファ
・カーブを示すが、ギルバート・マルチプライヤよりも
直線性が改善されており、大信号入力時にはリミッティ
ング特性を有することが示されている。
・カーブを示すが、ギルバート・マルチプライヤよりも
直線性が改善されており、大信号入力時にはリミッティ
ング特性を有することが示されている。
【００５８】次に、図３は本発明の第２実施例に係るマ
ルチプライヤを示す。このマルチプライヤは、能力の等
しい８個のＭＯＳトランジスタ（Ｍ１、Ｍ２、Ｍ３、Ｍ
４、Ｍ５、Ｍ６、Ｍ７、Ｍ８）を１つの定電流源Ｉ0 で
駆動するもので、接続関係は図１の場合と同様である。
ルチプライヤを示す。このマルチプライヤは、能力の等
しい８個のＭＯＳトランジスタ（Ｍ１、Ｍ２、Ｍ３、Ｍ
４、Ｍ５、Ｍ６、Ｍ７、Ｍ８）を１つの定電流源Ｉ0 で
駆動するもので、接続関係は図１の場合と同様である。
【００５９】即ち、８個のＭＯＳトランジスタ（Ｍ１、
Ｍ２、Ｍ３、Ｍ４、Ｍ５、Ｍ６、Ｍ７、Ｍ８）は１個の
定電流源Ｉ0 で駆動されるが、Ｍ１とＭ２、Ｍ３とＭ
４、Ｍ５とＭ６、Ｍ７とＭ８は、それぞれ出力端（ドレ
イン）同士が共通接続され、第１のトランジスタ対（Ｍ
１、Ｍ２）と第３のトランジスタ対（Ｍ７、Ｍ８）では
共通接続出力端（ドレイン）同士が共通接続されて一方
の出力端を構成し、第２のトランジスタ対（Ｍ５、Ｑ
６）と第４のトランジスタ対（Ｑ３、Ｑ４）では共通接
続出力端（コレクタ）同士が共通接続されて他方の出力
端を構成している。
Ｍ２、Ｍ３、Ｍ４、Ｍ５、Ｍ６、Ｍ７、Ｍ８）は１個の
定電流源Ｉ0 で駆動されるが、Ｍ１とＭ２、Ｍ３とＭ
４、Ｍ５とＭ６、Ｍ７とＭ８は、それぞれ出力端（ドレ
イン）同士が共通接続され、第１のトランジスタ対（Ｍ
１、Ｍ２）と第３のトランジスタ対（Ｍ７、Ｍ８）では
共通接続出力端（ドレイン）同士が共通接続されて一方
の出力端を構成し、第２のトランジスタ対（Ｍ５、Ｑ
６）と第４のトランジスタ対（Ｑ３、Ｑ４）では共通接
続出力端（コレクタ）同士が共通接続されて他方の出力
端を構成している。
【００６０】そして、第３のトランジスタ対（Ｍ７、Ｍ
８）と第４のトランジスタ対（Ｍ３、Ｍ４）では入力端
（ベース）が共通接続され、この共通接続ベースを基準
にして、第１のトランジスタ対（Ｍ１、Ｍ２）の一方の
トランジスタＭ１の入力端（ゲート）には、乗算する２
信号（Ｖ1 、Ｖ2 ）の正相和電圧｛（１／２)(Ｖ1 ＋Ｖ
2 ）｝が他方のトランジスタＭ２の入力端（ゲート）に
は逆相和電圧｛−（１／２)(Ｖ1 ＋Ｖ2 ）｝がそれぞれ
印加される。また、共通接続ベースを基準にして、第２
のトランジスタ対（Ｍ５、Ｍ６）の一方のトランジスタ
Ｍ５の入力端（ゲート）には乗算する２信号の正相差電
圧｛（１／２)(Ｖ1 −Ｖ2 ）｝が他方のトランジスタＭ
６の入力端（ゲート）には逆相差電圧｛−（１／２)(Ｖ
1 −Ｖ2 ）｝がそれぞれ印加される。要するに、トラン
ジスタ対（Ｍ３、Ｍ４）とトランジスタ対（Ｍ７、Ｍ
８）との共通接続ベースには直流バイアス電圧が印加さ
れているのである。
８）と第４のトランジスタ対（Ｍ３、Ｍ４）では入力端
（ベース）が共通接続され、この共通接続ベースを基準
にして、第１のトランジスタ対（Ｍ１、Ｍ２）の一方の
トランジスタＭ１の入力端（ゲート）には、乗算する２
信号（Ｖ1 、Ｖ2 ）の正相和電圧｛（１／２)(Ｖ1 ＋Ｖ
2 ）｝が他方のトランジスタＭ２の入力端（ゲート）に
は逆相和電圧｛−（１／２)(Ｖ1 ＋Ｖ2 ）｝がそれぞれ
印加される。また、共通接続ベースを基準にして、第２
のトランジスタ対（Ｍ５、Ｍ６）の一方のトランジスタ
Ｍ５の入力端（ゲート）には乗算する２信号の正相差電
圧｛（１／２)(Ｖ1 −Ｖ2 ）｝が他方のトランジスタＭ
６の入力端（ゲート）には逆相差電圧｛−（１／２)(Ｖ
1 −Ｖ2 ）｝がそれぞれ印加される。要するに、トラン
ジスタ対（Ｍ３、Ｍ４）とトランジスタ対（Ｍ７、Ｍ
８）との共通接続ベースには直流バイアス電圧が印加さ
れているのである。
【００６１】図３において、各ＭＯＳトランジスタは同
一能力特性を有するものであるとし、全てのＭＯＳトラ
ンジスタが飽和領域で動作しているとし、２乗則が成り
立つものと仮定すると、各ＭＯＳトランジスタのドレイ
ン電流ＩDiは数式２３で表せる。なお、数式２３では、
トランスコンダクタンスパラメータをβとしてある。
一能力特性を有するものであるとし、全てのＭＯＳトラ
ンジスタが飽和領域で動作しているとし、２乗則が成り
立つものと仮定すると、各ＭＯＳトランジスタのドレイ
ン電流ＩDiは数式２３で表せる。なお、数式２３では、
トランスコンダクタンスパラメータをβとしてある。
【００６２】
【数２３】ＩDi＝β（ＶGSi −ＶTH）2
【００６３】従って、図３における各ＭＯＳトランジス
タのドレイン電流ＩDiは数式２４となる。
タのドレイン電流ＩDiは数式２４となる。
【００６４】
【数２４】 ＩD1＝β｛ＶGS3 ＋（１／２)(Ｖ1 ＋Ｖ2)−ＶTH｝2 ＩD2＝β｛ＶGS3 −（１／２)(Ｖ1 ＋Ｖ2)−ＶTH｝2 ＩD3＝ＩD4＝ＩD7＝ＩD8＝β（ＶGS3 −ＶTH）2 ＩD5＝β｛ＶGS3 ＋（１／２)(Ｖ1 −Ｖ2)−ＶTH｝2 ＩD6＝β｛ＶGS3 −（１／２)(Ｖ1 −Ｖ2)−ＶTH｝2
【００６５】また、ＩD1＋ＩD2＋ＩD3＋ＩD4＋ＩD5＋Ｉ
D6＋ＩD7＋ＩD8＝Ｉ0 である。従って、差動出力電流Δ
Ｉは数式２５となる。
D6＋ＩD7＋ＩD8＝Ｉ0 である。従って、差動出力電流Δ
Ｉは数式２５となる。
【００６６】
【数２５】
【００６７】図４は、数式２５で示されるトランスファ
ー特性をＶ2 をパラメータとして示したものである。図
４から、ＭＯＳトランジスタの２乗則が成り立てば理想
的なマルチプライヤが得られることが理解できる。ま
た、大信号入力に対してはリミッティング特性を持つこ
とも示されている。
ー特性をＶ2 をパラメータとして示したものである。図
４から、ＭＯＳトランジスタの２乗則が成り立てば理想
的なマルチプライヤが得られることが理解できる。ま
た、大信号入力に対してはリミッティング特性を持つこ
とも示されている。
【００６８】次に、図５は、本発明の第３実施例に係る
マルチプライヤを示す。このマルチプライヤは、第１実
施例（図１）における第３のトランジスタ対（Ｑ７、Ｑ
８）及び第４のトランジスタ対（Ｑ３、Ｑ４）の出力端
をマルチプライヤの出力端から切り離し、電源電圧ＶCC
を印加するようにしたものである。
マルチプライヤを示す。このマルチプライヤは、第１実
施例（図１）における第３のトランジスタ対（Ｑ７、Ｑ
８）及び第４のトランジスタ対（Ｑ３、Ｑ４）の出力端
をマルチプライヤの出力端から切り離し、電源電圧ＶCC
を印加するようにしたものである。
【００６９】Ｑ３、Ｑ４、Ｑ７、Ｑ８のトランジスタ
は、いずれもエミッタ及びベースが共通接続されている
ので、これら４つのトランジスタのコレクタ電流ＩC3，
同ＩC4、同ＩC7、同ＩC8はいずれも等しく、数式２１か
ら理解できるように、差動出力電流で見れば（ＩC3＋Ｉ
C4）と（ＩC7＋ＩC8）は相殺される。従って、これら４
つのトランジスタのコレクタ電流をマルチブライヤの差
動出力電流から切り離すことができる。
は、いずれもエミッタ及びベースが共通接続されている
ので、これら４つのトランジスタのコレクタ電流ＩC3，
同ＩC4、同ＩC7、同ＩC8はいずれも等しく、数式２１か
ら理解できるように、差動出力電流で見れば（ＩC3＋Ｉ
C4）と（ＩC7＋ＩC8）は相殺される。従って、これら４
つのトランジスタのコレクタ電流をマルチブライヤの差
動出力電流から切り離すことができる。
【００７０】この場合には、マルチプライヤの差動出力
端子を構成するそれぞれの端子に接続されるトランジス
タの数が半分になるためコレクタ容量が半減し、周波数
特性が約２倍程度まで改善される。
端子を構成するそれぞれの端子に接続されるトランジス
タの数が半分になるためコレクタ容量が半減し、周波数
特性が約２倍程度まで改善される。
【００７１】同様のことは第２実施例（図３）のマルチ
プライヤについても適用でき、図６に示すように、第３
のトランジスタ（Ｍ７、Ｍ８）及び第４のトランジスタ
（Ｍ３，Ｍ４）のドレインをマルチプライヤの出力端子
から切り離し、電源電圧ＶDDに接続する構成とすること
ができる。
プライヤについても適用でき、図６に示すように、第３
のトランジスタ（Ｍ７、Ｍ８）及び第４のトランジスタ
（Ｍ３，Ｍ４）のドレインをマルチプライヤの出力端子
から切り離し、電源電圧ＶDDに接続する構成とすること
ができる。
【００７２】次に、図７は、本発明の第５実施例に係る
マルチプライヤを示す。このマルチプライヤは、能力の
等しい４個のバイポーラ・トランジスタ（Ｑ１、Ｑ２、
Ｑ３、Ｑ４）を１つの定電流源Ｉ0 で駆動するもので、
図１における２個のトランジスタ対（Ｑ３，Ｑ４及びＱ
７，Ｑ８）を除いたものであり、接続関係は図１の場合
と同様である。もともと、図１における２個のトランジ
スタ対（Ｑ３，Ｑ４及びＱ７，Ｑ８）はいずれもバイア
ス条件が等しく、差動出力電流を求める際にはそれぞれ
のコレクタ電流が減算されて相殺されているから、２個
のトランジスタ対（Ｑ３，Ｑ４及びＱ７，Ｑ８）を除い
ても基本動作は変わらない。
マルチプライヤを示す。このマルチプライヤは、能力の
等しい４個のバイポーラ・トランジスタ（Ｑ１、Ｑ２、
Ｑ３、Ｑ４）を１つの定電流源Ｉ0 で駆動するもので、
図１における２個のトランジスタ対（Ｑ３，Ｑ４及びＱ
７，Ｑ８）を除いたものであり、接続関係は図１の場合
と同様である。もともと、図１における２個のトランジ
スタ対（Ｑ３，Ｑ４及びＱ７，Ｑ８）はいずれもバイア
ス条件が等しく、差動出力電流を求める際にはそれぞれ
のコレクタ電流が減算されて相殺されているから、２個
のトランジスタ対（Ｑ３，Ｑ４及びＱ７，Ｑ８）を除い
ても基本動作は変わらない。
【００７３】素子間の整合性は良いと仮定し、ベース幅
変調を無視すると、各トランジスタのコレクタ電流は数
式２６で表される。
変調を無視すると、各トランジスタのコレクタ電流は数
式２６で表される。
【００７４】
【数２６】
【００７５】また、αF を直流電流増幅率とすると、Ｉ
C1＋ＩC2＋ＩC3＋ＩC4＝αF Ｉ0 となるので、αF Ｉ0
は数式２７と求まる。
C1＋ＩC2＋ＩC3＋ＩC4＝αF Ｉ0 となるので、αF Ｉ0
は数式２７と求まる。
【００７６】
【数２７】
【００７７】従って、差動出力電流ΔＩは数式２８とな
る。
る。
【００７８】
【数２８】
【００７９】数式２８の右辺は、ギルバート・マルチプ
ライヤの伝達特性を示す数式の１／αF である。従っ
て、図７に示す回路はマルチプライヤ特性を有するので
ある。但し、数式２８においてはαF は１次でしか掛か
っていないために、ＰＮ接合が１段しかないことがわか
る。即ち、トランジスタを縦積みしていないので、ギル
バート・マルチプライヤよりもＰＮ接合１段分は電源電
圧を低くできる。実際には、２つの入力信号電圧のそれ
ぞれの分について入力電圧振幅を考慮する必要がないた
めに、およそ１Ｖ程度電源電圧が下げられる。図８に、
数式２８から求めたトランスファ・カーブを示す。αF
を１とすれば、ギルバート・マルチプライヤと等しくな
っている。
ライヤの伝達特性を示す数式の１／αF である。従っ
て、図７に示す回路はマルチプライヤ特性を有するので
ある。但し、数式２８においてはαF は１次でしか掛か
っていないために、ＰＮ接合が１段しかないことがわか
る。即ち、トランジスタを縦積みしていないので、ギル
バート・マルチプライヤよりもＰＮ接合１段分は電源電
圧を低くできる。実際には、２つの入力信号電圧のそれ
ぞれの分について入力電圧振幅を考慮する必要がないた
めに、およそ１Ｖ程度電源電圧が下げられる。図８に、
数式２８から求めたトランスファ・カーブを示す。αF
を１とすれば、ギルバート・マルチプライヤと等しくな
っている。
【００８０】次に、図９は、本発明の第６実施例に係る
マルチプライヤを示す。このマルチプライヤは、能力の
等しい４個のＭＯＳトランジスタ（Ｍ１、Ｍ２、Ｍ３、
Ｍ４）を１つの定電流源Ｉ0 で駆動するもので、図３に
おける２個のトランジスタ対（Ｍ３，Ｍ４及びＭ７，Ｍ
８）を除いたものであり、接続関係は図３の場合と同様
である。もともと、図３における２個のトランジスタ対
（Ｍ３，Ｍ４及びＭ７，Ｍ８）はいずれもバイアス条件
が等しく、差動出力電流を求める際にはそれぞれのドレ
イン電流が減算されて相殺されているから、２個のトラ
ンジスタ対（Ｍ３，Ｍ４及びＭ７，Ｍ８）を除いても基
本動作は変わらない。
マルチプライヤを示す。このマルチプライヤは、能力の
等しい４個のＭＯＳトランジスタ（Ｍ１、Ｍ２、Ｍ３、
Ｍ４）を１つの定電流源Ｉ0 で駆動するもので、図３に
おける２個のトランジスタ対（Ｍ３，Ｍ４及びＭ７，Ｍ
８）を除いたものであり、接続関係は図３の場合と同様
である。もともと、図３における２個のトランジスタ対
（Ｍ３，Ｍ４及びＭ７，Ｍ８）はいずれもバイアス条件
が等しく、差動出力電流を求める際にはそれぞれのドレ
イン電流が減算されて相殺されているから、２個のトラ
ンジスタ対（Ｍ３，Ｍ４及びＭ７，Ｍ８）を除いても基
本動作は変わらない。
【００８１】素子間の整合性は良いと仮定し、ゲート幅
変調と基板効果を無視し、飽和領域で動作しているＭＯ
Ｓトランジスタのドレイン電流とゲート・ソース間電圧
の関係は２乗則に従うものとすると、図９における各Ｍ
ＯＳトランジスタのドレイン電流ＩDiは数式２９とな
る。
変調と基板効果を無視し、飽和領域で動作しているＭＯ
Ｓトランジスタのドレイン電流とゲート・ソース間電圧
の関係は２乗則に従うものとすると、図９における各Ｍ
ＯＳトランジスタのドレイン電流ＩDiは数式２９とな
る。
【００８２】
【数２９】
【００８３】また、ＩD1＋ＩD2＋ＩD3＋ＩD4＝Ｉ0 であ
る。従って、差動出力電流ΔＩは数式３０となる。
る。従って、差動出力電流ΔＩは数式３０となる。
【００８４】
【数３０】
【００８５】図１０は、数式３０で示されるトランスフ
ァー特性をＶ2 をパラメータとして示したものである。
図１０から、同様に、ＭＯＳトランジスタの２乗則が成
り立てば理想的なマルチプライヤが得られることが理解
できる。また、大信号に対してはリミッティング特性を
持つことも示されている。
ァー特性をＶ2 をパラメータとして示したものである。
図１０から、同様に、ＭＯＳトランジスタの２乗則が成
り立てば理想的なマルチプライヤが得られることが理解
できる。また、大信号に対してはリミッティング特性を
持つことも示されている。
【００８６】また、図１、図５および図７に示したバイ
ポーラ・マルチプライヤの場合には、入力電圧範囲を拡
大する目的で、エミッタ抵抗を挿入するやり方も考えら
れる。エミッタ抵抗の挿入方法としては、それぞれのト
ランジスタに１本ずつ挿入するやり方の他に、コレクタ
が共通接続されたトランジスタ対でエミッタ抵抗を共通
化するやり方等が考えられる。差動対にエミッタ抵抗を
挿入すると伝達特性はＭＯＳ差動対の伝達特性に比較的
似て来るが、エミッタ・デジェネレーション値を最適す
ることでバイポーラ・マルチプライヤの入力電圧範囲を
拡大できることはいうまでもない。
ポーラ・マルチプライヤの場合には、入力電圧範囲を拡
大する目的で、エミッタ抵抗を挿入するやり方も考えら
れる。エミッタ抵抗の挿入方法としては、それぞれのト
ランジスタに１本ずつ挿入するやり方の他に、コレクタ
が共通接続されたトランジスタ対でエミッタ抵抗を共通
化するやり方等が考えられる。差動対にエミッタ抵抗を
挿入すると伝達特性はＭＯＳ差動対の伝達特性に比較的
似て来るが、エミッタ・デジェネレーション値を最適す
ることでバイポーラ・マルチプライヤの入力電圧範囲を
拡大できることはいうまでもない。
【００８７】なお、図１と図３と図７と図９において、
２信号の和電圧と差電圧は次のようにして得ることがで
きる。即ち、２信号の差電圧（Ｖ1 −Ｖ2)は、差動増幅
器の差動入力対の一方にＶ1を他方にＶ2 をそれぞれ印
加することで得られる。また、和電圧（Ｖ1 ＋Ｖ2)は、
Ｖ2 の逆相電圧−Ｖ2 を反転増幅器の出力または差動増
幅器の逆相出力に得、Ｖ1 とこの逆相電圧−Ｖ2 とを差
動入力対の各端子に印加することで得られる。
２信号の和電圧と差電圧は次のようにして得ることがで
きる。即ち、２信号の差電圧（Ｖ1 −Ｖ2)は、差動増幅
器の差動入力対の一方にＶ1を他方にＶ2 をそれぞれ印
加することで得られる。また、和電圧（Ｖ1 ＋Ｖ2)は、
Ｖ2 の逆相電圧−Ｖ2 を反転増幅器の出力または差動増
幅器の逆相出力に得、Ｖ1 とこの逆相電圧−Ｖ2 とを差
動入力対の各端子に印加することで得られる。
【００８８】そして、上述のように２信号の和電圧と差
電圧を差動増幅器の差動出力として得る場合、その差動
出力端子間に等値の２本の抵抗を直列接続して挿入すれ
ば、２本の抵抗の接続点に２信号の中点電圧が得られる
ので、これを共通接続入力端の直流バイアス電圧として
利用しても良い。
電圧を差動増幅器の差動出力として得る場合、その差動
出力端子間に等値の２本の抵抗を直列接続して挿入すれ
ば、２本の抵抗の接続点に２信号の中点電圧が得られる
ので、これを共通接続入力端の直流バイアス電圧として
利用しても良い。
【００８９】さらに、その他の２信号の加減算器の構成
方法としては、図１３に示した従来回路や、IEEE Journ
al of Solid-State Circuits,VOL,SC-22,NO.6,pp.1064-
1073,Dec.1987.のFig.2 およびFig.4(あるいは、ＵＳパ
テント4,546,275)で開示されている図１１及び図１２に
示す回路を用いることができる。
方法としては、図１３に示した従来回路や、IEEE Journ
al of Solid-State Circuits,VOL,SC-22,NO.6,pp.1064-
1073,Dec.1987.のFig.2 およびFig.4(あるいは、ＵＳパ
テント4,546,275)で開示されている図１１及び図１２に
示す回路を用いることができる。
【００９０】
【発明の効果】以上説明したように、本発明のマルチプ
ライヤによれば、同一能力特性のトランジスタを用いた
トランジスタ対の４個または２個を１つの定電流源で駆
動する構成としたので、最小単位のトランジスタのみで
構成でき、低電圧動作が可能であるとともに回路の簡素
化と消費電流の低減が図れ、また高周波特性の改善が図
れるマルチプライヤを提供できる効果がある。
ライヤによれば、同一能力特性のトランジスタを用いた
トランジスタ対の４個または２個を１つの定電流源で駆
動する構成としたので、最小単位のトランジスタのみで
構成でき、低電圧動作が可能であるとともに回路の簡素
化と消費電流の低減が図れ、また高周波特性の改善が図
れるマルチプライヤを提供できる効果がある。
【図１】本発明の第１実施例に係るマルチプライヤの回
路図である。
路図である。
【図２】図１に示すマルチプライヤの入出力特性図であ
る。
る。
【図３】本発明の第２実施例に係るマルチプライヤの回
路図である。
路図である。
【図４】図３に示すマルチプライヤの入出力特性図であ
る。
る。
【図５】本発明の第３実施例に係るマルチプライヤの回
路図である。
路図である。
【図６】本発明の第４実施例に係るマルチプライヤの回
路図である。
路図である。
【図７】本発明の第５実施例に係るマルチプライヤの回
路図である。
路図である。
【図８】図７に示すマルチプライヤの入出力特性図であ
る。
る。
【図９】本発明の第６実施例に係るマルチプライヤの回
路図である。
路図である。
【図１０】図９に示すマルチプライヤの入出力特性図で
ある。
ある。
【図１１】加算回路の一例の回路図である。
【図１２】加算回路の他の例の回路図である。
【図１３】本出願人の先の出願で提案したマルチプライ
ヤの構成ブロック図である。
ヤの構成ブロック図である。
【図１４】本出願人の先の出願で提案したマルチプライ
ヤの入出力特性図である。
ヤの入出力特性図である。
Ｉ0 定電流源 Ｍ１〜Ｍ８ ＭＯＳトランジスタ Ｑ１〜Ｑ８ バイポーラトランジスタ Ｖ1 入力電圧 Ｖ2 入力電圧 ＶCC 電源電圧 ＶDD 電源電圧
Claims (4)
- 【請求項１】 出力端が共通接続されるトランジスタ対
の４個が１つの定電流源で駆動され； 第１のトランジ
スタ対の一方のトランジスタの入力端に乗算する２信号
の正相和電圧が、他方のトランジスタの入力端に乗算す
る２信号の逆相和電圧がそれぞれ印加され； 第２のト
ランジスタ対の一方のトランジスタの入力端に乗算する
２信号の正相差電圧が、他方のトランジスタの入力端に
乗算する２信号の逆相差電圧がそれぞれ印加され； 第
３及び第４のトランジスタ対では入力端が共通接続され
て直流電圧が印加され； 第１及び第３のトランジスタ
対では共通接続出力端同士が共通接続されて一方の出力
端を構成し； 第２及び第４のトランジスタ対では共通
接続出力端同士が共通接続されて他方の出力端を構成
し； てなることを特徴とするマルチプライヤ。 - 【請求項２】 請求項１に記載のマルチプライヤにおい
て； 前記第３及び第４のトランジスタ対のそれぞれの
出力端子は、マルチプライヤの出力端子から切り離され
ている； ことを特徴とするマルチプライヤ。 - 【請求項３】 請求項１または請求項２に記載のマルチ
プライヤにおいて；前記直流電圧は、第１及び第２のト
ランジスタそれぞれの両入力端子間の中点電圧である；
ことを特徴とするマルチプライヤ。 - 【請求項４】 出力端が共通接続されるトランジスタ対
の２個が１つの定電流源で駆動され； 第１のトランジ
スタ対の一方のトランジスタの入力端に乗算する２信号
の正相和電圧が、他方のトランジスタの入力端に乗算す
る２信号の逆相和電圧がそれぞれ印加され； 第２のト
ランジスタ対の一方のトランジスタの入力端に乗算する
２信号の正相差電圧が、他方のトランジスタの入力端に
乗算する２信号の逆相差電圧がそれぞれ印加され； 前
記第１及び第２のトランジスタ対のそれぞれの共通出力
端が差動出力対を構成し； てなることを特徴とするマ
ルチプライヤ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP34188493A JP2526805B2 (ja) | 1992-12-21 | 1993-12-13 | マルチプライヤ |
Applications Claiming Priority (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4-356258 | 1992-12-21 | ||
| JP35625892 | 1992-12-21 | ||
| JP5-278977 | 1993-10-12 | ||
| JP27897793 | 1993-10-12 | ||
| JP34188493A JP2526805B2 (ja) | 1992-12-21 | 1993-12-13 | マルチプライヤ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH07160795A JPH07160795A (ja) | 1995-06-23 |
| JP2526805B2 true JP2526805B2 (ja) | 1996-08-21 |
Family
ID=27336607
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP34188493A Expired - Lifetime JP2526805B2 (ja) | 1992-12-21 | 1993-12-13 | マルチプライヤ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2526805B2 (ja) |
-
1993
- 1993-12-13 JP JP34188493A patent/JP2526805B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH07160795A (ja) | 1995-06-23 |
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