JP2526805B2 - マルチプライヤ - Google Patents
マルチプライヤInfo
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Description
【0001】
【産業上の利用分野】本発明は、アナログ信号を乗算す
るマルチプライヤに係り、特に半導体集積回路上に形成
されるバイポーラトランジスタやMOSトランジスタで
構成されるアナログマルチプライヤに関する。
るマルチプライヤに係り、特に半導体集積回路上に形成
されるバイポーラトランジスタやMOSトランジスタで
構成されるアナログマルチプライヤに関する。
【0002】
【従来の技術】本出願人は、図13に示す如きマルチプ
ライヤを開発し先に出願した(特開平3−210683
号公報)。この図13は同公報の第2図そのものである
が、動作解析の数式中に誤記があるので、ここで改めて
説明する。
ライヤを開発し先に出願した(特開平3−210683
号公報)。この図13は同公報の第2図そのものである
が、動作解析の数式中に誤記があるので、ここで改めて
説明する。
【0003】図13において、このマルチプライヤはM
OSトランジスタで構成されるが、加算器6は、ゲート
幅Wとゲート長Lの比(以下「能力」という)(W/
L)の等しい4つのMOSトランジスタ(M51、M5
2、M53、M54)と、対トランジスタ(M51、M
52)と同(M53、M54)の対応するものを駆動す
る2つの定電流源I0 とを備え、一方の対トランジスタ
(M51、M52)の両入力端(ゲート)には第1の入
力電圧V1 が印加され、他方の対トランジスタ(M5
3、M54)の両入力端(ゲート)には第2の入力電圧
V2 が印加される。
OSトランジスタで構成されるが、加算器6は、ゲート
幅Wとゲート長Lの比(以下「能力」という)(W/
L)の等しい4つのMOSトランジスタ(M51、M5
2、M53、M54)と、対トランジスタ(M51、M
52)と同(M53、M54)の対応するものを駆動す
る2つの定電流源I0 とを備え、一方の対トランジスタ
(M51、M52)の両入力端(ゲート)には第1の入
力電圧V1 が印加され、他方の対トランジスタ(M5
3、M54)の両入力端(ゲート)には第2の入力電圧
V2 が印加される。
【0004】第1の減算器7は、加算器6と同様構成で
あって、能力(W/L)の等しい4つのMOSトランジ
スタ(M59、M60、M61、M62)と、対トラン
ジスタ(M59、M60)と同(M61、M62)の対
応するものを駆動する2つの定電流源I0 とを備える
が、入力の態様が加算器6とは若干異なる。即ち、一方
の対トランジスタ(M59、M60)の両入力端(ゲー
ト)には第1の入力電圧V1 が加算器6の(M51、M
52)と同相の関係で印加され、他方の対トランジスタ
(M61、M62)の両入力端(ゲート)には第2の入
力電圧V2 が加算器6の(M53、M54)とは逆相の
関係で印加される。
あって、能力(W/L)の等しい4つのMOSトランジ
スタ(M59、M60、M61、M62)と、対トラン
ジスタ(M59、M60)と同(M61、M62)の対
応するものを駆動する2つの定電流源I0 とを備える
が、入力の態様が加算器6とは若干異なる。即ち、一方
の対トランジスタ(M59、M60)の両入力端(ゲー
ト)には第1の入力電圧V1 が加算器6の(M51、M
52)と同相の関係で印加され、他方の対トランジスタ
(M61、M62)の両入力端(ゲート)には第2の入
力電圧V2 が加算器6の(M53、M54)とは逆相の
関係で印加される。
【0005】第1の2乗回路8は、4つのMOSトラン
ジスタ(M55、M56、M57、M58)と、対トラ
ンジスタ(M55、M56)と同(M57、M58)の
対応するものを駆動する2つの定電流源I01とを備える
が、M55とM56、M57とM58はそれぞれ能力が
異なる。具体的には、M55、M56、M57、M58
の能力をW5/L5、W6/L6、W7/L7、W8/
L8とすると、(W6/L6)/(W5/L5)=(W
8/L8)/(W7/L7)=k(>1)となってい
る。
ジスタ(M55、M56、M57、M58)と、対トラ
ンジスタ(M55、M56)と同(M57、M58)の
対応するものを駆動する2つの定電流源I01とを備える
が、M55とM56、M57とM58はそれぞれ能力が
異なる。具体的には、M55、M56、M57、M58
の能力をW5/L5、W6/L6、W7/L7、W8/
L8とすると、(W6/L6)/(W5/L5)=(W
8/L8)/(W7/L7)=k(>1)となってい
る。
【0006】この第1の2乗回路8では、M55とM5
8のゲートが加算器6のM52とM54のドレインに接
続され、M56とM57のゲートが加算器6のM51と
M53のドレインに接続される。
8のゲートが加算器6のM52とM54のドレインに接
続され、M56とM57のゲートが加算器6のM51と
M53のドレインに接続される。
【0007】第2の2乗回路9は、第1の2乗回路8と
同様構成であって、4つのMOSトランジスタ(M6
3、M64、M65、M66)と、対トランジスタ(M
63、M64)と同(M65、M66)の対応するもの
を駆動する2つの定電流源I01とを備え、M63とM6
4、M65とM66はそれぞれ能力が異なり、具体的に
は第1の2乗回路8における関係と同様となっている。
同様構成であって、4つのMOSトランジスタ(M6
3、M64、M65、M66)と、対トランジスタ(M
63、M64)と同(M65、M66)の対応するもの
を駆動する2つの定電流源I01とを備え、M63とM6
4、M65とM66はそれぞれ能力が異なり、具体的に
は第1の2乗回路8における関係と同様となっている。
【0008】この第2の2乗回路9では、M63とM6
6のゲートが第1の減算器7のM60とM62のドレイ
ンに接続され、M64とM65のゲートがM63とM6
5のドレインに接続されると共に、第1の減算器7のM
59とM61のドレインに接続され、更に第1の2乗回
路8のM56のドレインに接続される。
6のゲートが第1の減算器7のM60とM62のドレイ
ンに接続され、M64とM65のゲートがM63とM6
5のドレインに接続されると共に、第1の減算器7のM
59とM61のドレインに接続され、更に第1の2乗回
路8のM56のドレインに接続される。
【0009】そして、第1の2乗回路8のM55とM5
7のドレインが第2の2乗回路9のM66とM64のド
レインに接続され一方の出力端を構成し、第1の2乗回
路8のM58のドレインが他方の出力端を構成し、それ
ぞれ第2の減算器10の入力となっている。
7のドレインが第2の2乗回路9のM66とM64のド
レインに接続され一方の出力端を構成し、第1の2乗回
路8のM58のドレインが他方の出力端を構成し、それ
ぞれ第2の減算器10の入力となっている。
【0010】以下、動作を説明する。加算器6では、4
つのMOSトランジスタ(M51、M52、M53、M
54)の能力(W1/L1、W2/L2、W3/L3、
W4/L4)は等しいので、トランスコンダクタンスも
それぞれ等しい。そこで、M51の能力(W1/L1)
を用いたトランスコンダクタンスパラメータα1 は、μ
n を移動度、COXをゲート酸化膜容量とすれば、α1 =
(1/2)μn C0x(W1/L1)となるので、これを
用いてM51、M52、M53、M54のドレイン電流
Id1、同Id2、同Id3、同Id4を表せば数式1となる。
なお、数式1において、VGSi はゲート・ソース間電
圧、VTHはスレッショルド電圧である。
つのMOSトランジスタ(M51、M52、M53、M
54)の能力(W1/L1、W2/L2、W3/L3、
W4/L4)は等しいので、トランスコンダクタンスも
それぞれ等しい。そこで、M51の能力(W1/L1)
を用いたトランスコンダクタンスパラメータα1 は、μ
n を移動度、COXをゲート酸化膜容量とすれば、α1 =
(1/2)μn C0x(W1/L1)となるので、これを
用いてM51、M52、M53、M54のドレイン電流
Id1、同Id2、同Id3、同Id4を表せば数式1となる。
なお、数式1において、VGSi はゲート・ソース間電
圧、VTHはスレッショルド電圧である。
【0011】
【数1】Id1=α1 (VGS1 −VTH)2 Id2=α1 (VGS2 −VTH)2 Id3=α1 (VGS3 −VTH)2 Id4=α1 (VGS4 −VTH)2
【0012】また、Id1+Id2=I0 、Id3+Id4=I
0 、VGS1 −VGS2 =V1 、VGS3−VGS4 =V2 であ
り、Id1−Id2は数式2で表され、Id3−Id4は数式3
で表されるので、差動出力電流(IA −IB )は数式4
のように求まる。
0 、VGS1 −VGS2 =V1 、VGS3−VGS4 =V2 であ
り、Id1−Id2は数式2で表され、Id3−Id4は数式3
で表されるので、差動出力電流(IA −IB )は数式4
のように求まる。
【0013】
【数2】 Id1−Id2=α1 V1 √{(2I0 /α1 )−V1 2}
【0014】
【数3】 Id3−Id4=α1 V2 √{(2I0 /α1 )−V2 2}
【0015】
【数4】IA −IB =(Id1+Id3)−(Id2+Id4) =(Id1−Id2)+(Id3−Id4) =α1 V1 √{(2I0 /α1 )−V1 2} +α1 V2 √{(2I0 /α1 )−V2 2}
【0016】つまり、数式2と同3は、MOSトランジ
スタ差動対のトランスファ特性を示し、小信号時には入
力電圧に比例した差動出力電流が得られるのである。従
って、当該加算器6の差動出力電流(IA −IB )も、
数式4から理解できるように2つの入力電圧が小信号時
には直線性の良い加算特性を持つのである。そして、当
該加算器を減算器として用いる場合は第2の入力電圧V
2 の極性を逆にすれば良いのである。
スタ差動対のトランスファ特性を示し、小信号時には入
力電圧に比例した差動出力電流が得られるのである。従
って、当該加算器6の差動出力電流(IA −IB )も、
数式4から理解できるように2つの入力電圧が小信号時
には直線性の良い加算特性を持つのである。そして、当
該加算器を減算器として用いる場合は第2の入力電圧V
2 の極性を逆にすれば良いのである。
【0017】それ故、第1の減算器7では、M59、M
60、M61、M62のドレイン電流をId11 、I
d12 、Id13 、Id14 とすれば、数式2〜同4に対応し
て次の数式5〜同7が得られる。
60、M61、M62のドレイン電流をId11 、I
d12 、Id13 、Id14 とすれば、数式2〜同4に対応し
て次の数式5〜同7が得られる。
【0018】
【数5】Id11 −Id12 =α1 V1 √{(2I0 /α
1 )−V1 2}
1 )−V1 2}
【0019】
【数6】Id13 −Id14 =−α1 V2 √{(2I0 /α
1 )−V2 2}
1 )−V2 2}
【0020】
【数7】 IC −ID =(Id11 −Id13 )−(Id12 −Id14 ) =(Id11 −Id12 )−(Id13 −Id14 ) =α1 V1 √{(2I0 /α1 )−V1 2} −α1 V2 √{(2I0 /α1 )−V2 2}
【0021】従って、加算器6の差動出力電圧VA は数
式8となり、第1の減算器7の差動出力電圧VB は数式
9となる。なお、両数式において、RL は図13に示す
通り各トランジスタと電源VDDとの間に介在させた抵抗
である。
式8となり、第1の減算器7の差動出力電圧VB は数式
9となる。なお、両数式において、RL は図13に示す
通り各トランジスタと電源VDDとの間に介在させた抵抗
である。
【0022】
【数8】VA =RL (IA −IB ) =RL [α1 V1 √{(2I0 /α1 )−V1 2} +α1 V2 √{(2I0 /α1 )−V2 2}]
【0023】
【数9】VB =RL (IC −ID ) =RL [α1 V1 √{(2I0 /α1 )−V1 2} −α1 V2 √{(2I0 /α1 )−V2 2}]
【0024】次に第1の2乗回路8では、対トランジス
タ(M55、M56)と同(M57、M58)は、前述
したようにそれぞれ能力がM55:M56=M57:M
58=1:kの割合であるので、M55の能力(W5/
L5)を用いたトランスコンダクタンスパラメータα2
{α2 =μn (COX/2)(W5/L5)}を用いてM
55、M56、M57、M58のドレイン電流Id5、同
Id6、同Id7、同Id8を表せば数式10となる。
タ(M55、M56)と同(M57、M58)は、前述
したようにそれぞれ能力がM55:M56=M57:M
58=1:kの割合であるので、M55の能力(W5/
L5)を用いたトランスコンダクタンスパラメータα2
{α2 =μn (COX/2)(W5/L5)}を用いてM
55、M56、M57、M58のドレイン電流Id5、同
Id6、同Id7、同Id8を表せば数式10となる。
【0025】
【数10】Id5=α2 (VGS5 −VTH)2 Id6=kα2 (VGS6 −VTH)2 Id7=α2 (VGS7 −VTH)2 Id8=kα2 (VGS8 −VTH)2
【0026】又、Id5+Id6=I01、Id7+Id8=
I01、VGS5 −VGS6 =VGS8 −VGS7=VA であり、
Id5−Id6は数式11で表され、Id7−Id8は数式12
で表されるので、差動出力電流(IE −IF )は数式1
3のように求まり、入力電圧VAの2乗に比例すること
が分かる。
I01、VGS5 −VGS6 =VGS8 −VGS7=VA であり、
Id5−Id6は数式11で表され、Id7−Id8は数式12
で表されるので、差動出力電流(IE −IF )は数式1
3のように求まり、入力電圧VAの2乗に比例すること
が分かる。
【0027】
【数11】
【0028】
【数12】
【0029】
【数13】
【0030】以上のことは第2の2乗回路9においても
同様であって、差動出力電流(IG−IH )は数式14
のようになり、入力電圧VB に比例する。
同様であって、差動出力電流(IG−IH )は数式14
のようになり、入力電圧VB に比例する。
【0031】
【数14】
【0032】そして、第2の減算器10では、2つの2
乗回路の差動出力電流I1(=IE −IF)、同I2(=IG
−IH)を逆相で加算するので、I1 −I2 は数式15と
なり、これに数式8のVA 、数式9のVB を代入すると
数式16となる。そして、数式16においてV1 の2乗
とV2 の2乗の項を無視すれば、I1 −I2 は数式17
となり、所望の乗算器特性が得られる。
乗回路の差動出力電流I1(=IE −IF)、同I2(=IG
−IH)を逆相で加算するので、I1 −I2 は数式15と
なり、これに数式8のVA 、数式9のVB を代入すると
数式16となる。そして、数式16においてV1 の2乗
とV2 の2乗の項を無視すれば、I1 −I2 は数式17
となり、所望の乗算器特性が得られる。
【0033】
【数15】
【0034】
【数16】
【0035】
【数17】
【0036】図14は、RL =5kΩ、I0 =100μ
A、I01=10μA、W1=20μ、L1=5μ、W5
=10μ、L5=5μ、k=5、COX=320オングス
トロームとした場合のシミュレーション結果であり、公
報の第3図と同一である。なお、図14は、第2の入力
電圧V2 をパラメータとした第1の入力電圧V1と差動
出力電流との関係を示すが、V1 とV2 の関係を入れ替
えても全く同一のシミュレーション結果が得られる。
A、I01=10μA、W1=20μ、L1=5μ、W5
=10μ、L5=5μ、k=5、COX=320オングス
トロームとした場合のシミュレーション結果であり、公
報の第3図と同一である。なお、図14は、第2の入力
電圧V2 をパラメータとした第1の入力電圧V1と差動
出力電流との関係を示すが、V1 とV2 の関係を入れ替
えても全く同一のシミュレーション結果が得られる。
【0037】また、図13は、MOSトランジスタで構
成したが、バイポーラトランジスタで置き換えても同様
の動作をするアナログマルチプライヤが得られる。この
場合には、2乗回路はエミッタサイズの異なるトランジ
スタで差動対を構成することになる。
成したが、バイポーラトランジスタで置き換えても同様
の動作をするアナログマルチプライヤが得られる。この
場合には、2乗回路はエミッタサイズの異なるトランジ
スタで差動対を構成することになる。
【0038】
【発明が解決しようとする課題】ところで、周知のよう
に、半導体集積回路上にトランジスタを構成する場合、
最小の単位が存在し、回路電流の点からその最小の単位
で構成するのが望ましいが、上述したように本出願人に
係るマルチプライヤでは、2乗回路は、2つの差動対の
それぞれが能力が異なる2つのトランジスタで構成され
るので、最小のトランジスタのみでは構成できず、回路
電流が増加するという問題がある。また、この2乗回路
では、各差動対毎に定電流源を備えるので、2つの2乗
回路で都合4つの定電流源が必要となり、回路の簡素化
が望まれる。
に、半導体集積回路上にトランジスタを構成する場合、
最小の単位が存在し、回路電流の点からその最小の単位
で構成するのが望ましいが、上述したように本出願人に
係るマルチプライヤでは、2乗回路は、2つの差動対の
それぞれが能力が異なる2つのトランジスタで構成され
るので、最小のトランジスタのみでは構成できず、回路
電流が増加するという問題がある。また、この2乗回路
では、各差動対毎に定電流源を備えるので、2つの2乗
回路で都合4つの定電流源が必要となり、回路の簡素化
が望まれる。
【0039】本発明は、このような問題に鑑みなされた
もので、その目的は、回路の簡素化と消費電流の低減が
図れるマルチプライヤを提供することにある。
もので、その目的は、回路の簡素化と消費電流の低減が
図れるマルチプライヤを提供することにある。
【0040】
【課題を解決するための手段】前記目的を達成するた
め、本発明のマルチプライヤは次の如き構成を有する。
即ち、第1発明のマルチプライヤは、出力端が共通接続
されるトランジスタ対の4個が1つの定電流源で駆動さ
れ; 第1のトランジスタ対の一方のトランジスタの入
力端に乗算する2信号の正相和電圧が、他方のトランジ
スタの入力端に乗算する2信号の逆相和電圧がそれぞれ
印加され; 第2のトランジスタ対の一方のトランジス
タの入力端に乗算する2信号の正相差電圧が、他方のト
ランジスタの入力端に乗算する2信号の逆相差電圧がそ
れぞれ印加され; 第3及び第4のトランジスタ対では
入力端が共通接続されて直流電圧が印加され; 第1及
び第3のトランジスタ対では共通接続出力端同士が共通
接続されて一方の出力端を構成し; 第2及び第4のト
ランジスタ対では共通接続出力端同士が共通接続されて
他方の出力端を構成し; てなることを特徴とするもの
である。
め、本発明のマルチプライヤは次の如き構成を有する。
即ち、第1発明のマルチプライヤは、出力端が共通接続
されるトランジスタ対の4個が1つの定電流源で駆動さ
れ; 第1のトランジスタ対の一方のトランジスタの入
力端に乗算する2信号の正相和電圧が、他方のトランジ
スタの入力端に乗算する2信号の逆相和電圧がそれぞれ
印加され; 第2のトランジスタ対の一方のトランジス
タの入力端に乗算する2信号の正相差電圧が、他方のト
ランジスタの入力端に乗算する2信号の逆相差電圧がそ
れぞれ印加され; 第3及び第4のトランジスタ対では
入力端が共通接続されて直流電圧が印加され; 第1及
び第3のトランジスタ対では共通接続出力端同士が共通
接続されて一方の出力端を構成し; 第2及び第4のト
ランジスタ対では共通接続出力端同士が共通接続されて
他方の出力端を構成し; てなることを特徴とするもの
である。
【0041】第2発明のマルチプライヤは、第1発明の
マルチプライヤにおいて; 第3及び第4のトランジス
タ対のそれぞれの出力端子は、マルチプライヤの出力端
子から切り離されていること; を特徴とするものであ
る。
マルチプライヤにおいて; 第3及び第4のトランジス
タ対のそれぞれの出力端子は、マルチプライヤの出力端
子から切り離されていること; を特徴とするものであ
る。
【0042】また、第3発明のマルチプライヤは、出力
端が共通接続されるトランジスタ対の2個が1つの定電
流源で駆動され; 第1のトランジスタ対の一方のトラ
ンジスタの入力端に乗算する2信号の正相和電圧が、他
方のトランジスタの入力端に乗算する2信号の逆相和電
圧がそれぞれ印加され; 第2のトランジスタ対の一方
のトランジスタの入力端に乗算する2信号の正相差電圧
が、他方のトランジスタの入力端に乗算する2信号の逆
相差電圧がそれぞれ印加され; 前記第1及び第2のト
ランジスタ対のそれぞれの共通出力端が差動出力対を構
成し; てなることを特徴とするものである。
端が共通接続されるトランジスタ対の2個が1つの定電
流源で駆動され; 第1のトランジスタ対の一方のトラ
ンジスタの入力端に乗算する2信号の正相和電圧が、他
方のトランジスタの入力端に乗算する2信号の逆相和電
圧がそれぞれ印加され; 第2のトランジスタ対の一方
のトランジスタの入力端に乗算する2信号の正相差電圧
が、他方のトランジスタの入力端に乗算する2信号の逆
相差電圧がそれぞれ印加され; 前記第1及び第2のト
ランジスタ対のそれぞれの共通出力端が差動出力対を構
成し; てなることを特徴とするものである。
【0043】
【作用】次に、前記の如く構成される本発明のマルチプ
ライヤの作用を説明する。本発明では、マルチプライヤ
は4個または2個のトランジスタ対を中心に構成される
が、各トランジスタは同一能力特性のトランジスタを用
いるので、最小のトランジスタのみで構成でき、またこ
の4個のトランジスタ対は1つの定電流源で駆動される
ので、低電圧動作が可能であるとともに、回路の簡素化
と消費電流の低減が図れるマルチプライヤを提供するこ
とができる。なお、第2発明では、高周波特性を改善で
きる。
ライヤの作用を説明する。本発明では、マルチプライヤ
は4個または2個のトランジスタ対を中心に構成される
が、各トランジスタは同一能力特性のトランジスタを用
いるので、最小のトランジスタのみで構成でき、またこ
の4個のトランジスタ対は1つの定電流源で駆動される
ので、低電圧動作が可能であるとともに、回路の簡素化
と消費電流の低減が図れるマルチプライヤを提供するこ
とができる。なお、第2発明では、高周波特性を改善で
きる。
【0044】
【実施例】以下、本発明の実施例を図面を参照して説明
する。前述したように、先に本出願人が提案したマルチ
プライヤでは、2つの2乗回路は、それぞれ、能力(W
/Lやエミッタサイズ)が異なるトランジスタの対によ
り構成し、また2個の定電流源を必要としていたので問
題があった。そこで、図1(図3)に示すように、能力
の等しい8個のトランジスタを1個の定電流源で駆動す
るマルチプライヤを開発した。
する。前述したように、先に本出願人が提案したマルチ
プライヤでは、2つの2乗回路は、それぞれ、能力(W
/Lやエミッタサイズ)が異なるトランジスタの対によ
り構成し、また2個の定電流源を必要としていたので問
題があった。そこで、図1(図3)に示すように、能力
の等しい8個のトランジスタを1個の定電流源で駆動す
るマルチプライヤを開発した。
【0045】図1は、本発明の第1実施例に係るマルチ
プライヤを示す。このマルチプライヤは、バイポーラト
ランジスタで構成したものである。即ち、8個のバイポ
ーラトランジスタ(Q1、Q2、Q3、Q4、Q5、Q
6、Q7、Q8)は1個の定電流源I0 で駆動される
が、Q1とQ2、Q3とQ4、Q5とQ6、Q7とQ8
は、それぞれ出力端(コレクタ)同士が共通接続され、
第1のトランジスタ対(Q1、Q2)と第3のトランジ
スタ対(Q7、Q8)では共通接続出力端(コレクタ)
同士が共通接続されて一方の出力端を構成し、第2のト
ランジスタ対(Q5、Q6)と第4のトランジスタ対
(Q3、Q4)では共通接続出力端(コレクタ)同士が
共通接続されて他方の出力端を構成している。
プライヤを示す。このマルチプライヤは、バイポーラト
ランジスタで構成したものである。即ち、8個のバイポ
ーラトランジスタ(Q1、Q2、Q3、Q4、Q5、Q
6、Q7、Q8)は1個の定電流源I0 で駆動される
が、Q1とQ2、Q3とQ4、Q5とQ6、Q7とQ8
は、それぞれ出力端(コレクタ)同士が共通接続され、
第1のトランジスタ対(Q1、Q2)と第3のトランジ
スタ対(Q7、Q8)では共通接続出力端(コレクタ)
同士が共通接続されて一方の出力端を構成し、第2のト
ランジスタ対(Q5、Q6)と第4のトランジスタ対
(Q3、Q4)では共通接続出力端(コレクタ)同士が
共通接続されて他方の出力端を構成している。
【0046】そして、第3のトランジスタ対(Q7、Q
8)と第4のトランジスタ対(Q3、Q4)では入力端
(ベース)が共通接続され、この共通接続ベースを基準
にして、第1のトランジスタ対(Q1、Q2)の一方の
トランジスタQ1の入力端(ベース)には乗算する2信
号(V1 、V2 )の正相和電圧{(1/2)(V1 +V
2)}が他方のトランジスタQ2の入力端(ベース)には
逆相和電圧{−(1/2)(V1 +V2)}がそれぞれ印加
される。また、共通接続ベースを基準にして、第2のト
ランジスタ対(Q5、Q6)の一方のトランジスタQ5
の入力端(ベース)には乗算する2信号の正相差電圧
{(1/2)(V1 −V2)}が他方のトランジスタQ6の
入力端(ベース)には逆相差電圧{−(1/2)(V1 −
V2)}がそれぞれ印加される。要するに、トランジスタ
対(Q3、Q4)とトランジスタ対(Q7、Q8)との
共通接続ベースには直流バイアス電圧が印加されている
のである。この直流バイアス電圧は、Q1とQ2のベー
ス間の中点電圧であると同時に、Q5とQ6のベース間
の中点電圧である。
8)と第4のトランジスタ対(Q3、Q4)では入力端
(ベース)が共通接続され、この共通接続ベースを基準
にして、第1のトランジスタ対(Q1、Q2)の一方の
トランジスタQ1の入力端(ベース)には乗算する2信
号(V1 、V2 )の正相和電圧{(1/2)(V1 +V
2)}が他方のトランジスタQ2の入力端(ベース)には
逆相和電圧{−(1/2)(V1 +V2)}がそれぞれ印加
される。また、共通接続ベースを基準にして、第2のト
ランジスタ対(Q5、Q6)の一方のトランジスタQ5
の入力端(ベース)には乗算する2信号の正相差電圧
{(1/2)(V1 −V2)}が他方のトランジスタQ6の
入力端(ベース)には逆相差電圧{−(1/2)(V1 −
V2)}がそれぞれ印加される。要するに、トランジスタ
対(Q3、Q4)とトランジスタ対(Q7、Q8)との
共通接続ベースには直流バイアス電圧が印加されている
のである。この直流バイアス電圧は、Q1とQ2のベー
ス間の中点電圧であると同時に、Q5とQ6のベース間
の中点電圧である。
【0047】以上の構成において、各トランジスタのコ
レクタ電流 ICiは、数式18で表せる。なお、数式18
において、IS は飽和電流、VBEはベース・エミッタ間
電圧、VT は熱電圧である。VT は、ボルツマン定数
k、絶対温度T、単位電子電荷qを用いて、VT =kT
/qと表される。
レクタ電流 ICiは、数式18で表せる。なお、数式18
において、IS は飽和電流、VBEはベース・エミッタ間
電圧、VT は熱電圧である。VT は、ボルツマン定数
k、絶対温度T、単位電子電荷qを用いて、VT =kT
/qと表される。
【0048】
【数18】IC1=IS exp [{VBE3 +(1/2)(V1
+V2)}/VT ] IC2=IS exp [{VBE3 −(1/2)(V1 +V2)}/
VT ] IC3=IC4=IC7=IC8=IS exp ( VBE3 /VT ) IC5=IS exp [{VBE3 +(1/2)(V1 −V2)}/
VT ] IC6=IS exp [{VBE3 −(1/2)(V1 −V2)}/
VT ]
+V2)}/VT ] IC2=IS exp [{VBE3 −(1/2)(V1 +V2)}/
VT ] IC3=IC4=IC7=IC8=IS exp ( VBE3 /VT ) IC5=IS exp [{VBE3 +(1/2)(V1 −V2)}/
VT ] IC6=IS exp [{VBE3 −(1/2)(V1 −V2)}/
VT ]
【0049】またαF を直流増幅率とすると、IC1+I
C2+IC3+IC4+IC5+IC6+IC7+IC8=αF I0 と
なるので、αF I0 は数式19と求まり、IC3は数式2
0のようになる。
C2+IC3+IC4+IC5+IC6+IC7+IC8=αF I0 と
なるので、αF I0 は数式19と求まり、IC3は数式2
0のようになる。
【0050】
【数19】
【0051】
【数20】
【0052】従って、差動出力電流ΔIは数式21とな
るが、coshx≧1であるので、数式21において、cosh
(V1 /2VT) cosh (V2 /2VT)≧1が成立する場
合は、分母の+1は無視でき、差動出力電流ΔIは数式
22と近似できる。
るが、coshx≧1であるので、数式21において、cosh
(V1 /2VT) cosh (V2 /2VT)≧1が成立する場
合は、分母の+1は無視でき、差動出力電流ΔIは数式
22と近似できる。
【0053】
【数21】
【0054】
【数22】 ΔI≒αF I0 tanh(V1 /2VT)tanh(V2 /2VT) 但し|V1 |、|V2 |≧2VT
【0055】数式22の右辺は、ギルバート・マルチプ
ライヤの伝達特性を示す数式の1/αF である。従っ
て、数式21から、図1に示す回路はマルチプライヤ特
性を有するのである。
ライヤの伝達特性を示す数式の1/αF である。従っ
て、数式21から、図1に示す回路はマルチプライヤ特
性を有するのである。
【0056】但し、数式21では分母に「+1」の項が
あるので、|V1 |、|V2 |《2VT の入力電圧範囲
ではギルバート・マルチプライヤの特性からのずれが大
きくなると考えられる。しかし、小信号入力での出力電
流が「+1」の項により縮小されるので、マルチプライ
ヤ特性としてはむしろ非直線性が滑らかに増加すること
となり、ギルバート・マルチプライヤよりも特性が改善
されるのである。
あるので、|V1 |、|V2 |《2VT の入力電圧範囲
ではギルバート・マルチプライヤの特性からのずれが大
きくなると考えられる。しかし、小信号入力での出力電
流が「+1」の項により縮小されるので、マルチプライ
ヤ特性としてはむしろ非直線性が滑らかに増加すること
となり、ギルバート・マルチプライヤよりも特性が改善
されるのである。
【0057】図2は、数式21から求めたトランスファ
・カーブを示すが、ギルバート・マルチプライヤよりも
直線性が改善されており、大信号入力時にはリミッティ
ング特性を有することが示されている。
・カーブを示すが、ギルバート・マルチプライヤよりも
直線性が改善されており、大信号入力時にはリミッティ
ング特性を有することが示されている。
【0058】次に、図3は本発明の第2実施例に係るマ
ルチプライヤを示す。このマルチプライヤは、能力の等
しい8個のMOSトランジスタ(M1、M2、M3、M
4、M5、M6、M7、M8)を1つの定電流源I0 で
駆動するもので、接続関係は図1の場合と同様である。
ルチプライヤを示す。このマルチプライヤは、能力の等
しい8個のMOSトランジスタ(M1、M2、M3、M
4、M5、M6、M7、M8)を1つの定電流源I0 で
駆動するもので、接続関係は図1の場合と同様である。
【0059】即ち、8個のMOSトランジスタ(M1、
M2、M3、M4、M5、M6、M7、M8)は1個の
定電流源I0 で駆動されるが、M1とM2、M3とM
4、M5とM6、M7とM8は、それぞれ出力端(ドレ
イン)同士が共通接続され、第1のトランジスタ対(M
1、M2)と第3のトランジスタ対(M7、M8)では
共通接続出力端(ドレイン)同士が共通接続されて一方
の出力端を構成し、第2のトランジスタ対(M5、Q
6)と第4のトランジスタ対(Q3、Q4)では共通接
続出力端(コレクタ)同士が共通接続されて他方の出力
端を構成している。
M2、M3、M4、M5、M6、M7、M8)は1個の
定電流源I0 で駆動されるが、M1とM2、M3とM
4、M5とM6、M7とM8は、それぞれ出力端(ドレ
イン)同士が共通接続され、第1のトランジスタ対(M
1、M2)と第3のトランジスタ対(M7、M8)では
共通接続出力端(ドレイン)同士が共通接続されて一方
の出力端を構成し、第2のトランジスタ対(M5、Q
6)と第4のトランジスタ対(Q3、Q4)では共通接
続出力端(コレクタ)同士が共通接続されて他方の出力
端を構成している。
【0060】そして、第3のトランジスタ対(M7、M
8)と第4のトランジスタ対(M3、M4)では入力端
(ベース)が共通接続され、この共通接続ベースを基準
にして、第1のトランジスタ対(M1、M2)の一方の
トランジスタM1の入力端(ゲート)には、乗算する2
信号(V1 、V2 )の正相和電圧{(1/2)(V1 +V
2 )}が他方のトランジスタM2の入力端(ゲート)に
は逆相和電圧{−(1/2)(V1 +V2 )}がそれぞれ
印加される。また、共通接続ベースを基準にして、第2
のトランジスタ対(M5、M6)の一方のトランジスタ
M5の入力端(ゲート)には乗算する2信号の正相差電
圧{(1/2)(V1 −V2 )}が他方のトランジスタM
6の入力端(ゲート)には逆相差電圧{−(1/2)(V
1 −V2 )}がそれぞれ印加される。要するに、トラン
ジスタ対(M3、M4)とトランジスタ対(M7、M
8)との共通接続ベースには直流バイアス電圧が印加さ
れているのである。
8)と第4のトランジスタ対(M3、M4)では入力端
(ベース)が共通接続され、この共通接続ベースを基準
にして、第1のトランジスタ対(M1、M2)の一方の
トランジスタM1の入力端(ゲート)には、乗算する2
信号(V1 、V2 )の正相和電圧{(1/2)(V1 +V
2 )}が他方のトランジスタM2の入力端(ゲート)に
は逆相和電圧{−(1/2)(V1 +V2 )}がそれぞれ
印加される。また、共通接続ベースを基準にして、第2
のトランジスタ対(M5、M6)の一方のトランジスタ
M5の入力端(ゲート)には乗算する2信号の正相差電
圧{(1/2)(V1 −V2 )}が他方のトランジスタM
6の入力端(ゲート)には逆相差電圧{−(1/2)(V
1 −V2 )}がそれぞれ印加される。要するに、トラン
ジスタ対(M3、M4)とトランジスタ対(M7、M
8)との共通接続ベースには直流バイアス電圧が印加さ
れているのである。
【0061】図3において、各MOSトランジスタは同
一能力特性を有するものであるとし、全てのMOSトラ
ンジスタが飽和領域で動作しているとし、2乗則が成り
立つものと仮定すると、各MOSトランジスタのドレイ
ン電流IDiは数式23で表せる。なお、数式23では、
トランスコンダクタンスパラメータをβとしてある。
一能力特性を有するものであるとし、全てのMOSトラ
ンジスタが飽和領域で動作しているとし、2乗則が成り
立つものと仮定すると、各MOSトランジスタのドレイ
ン電流IDiは数式23で表せる。なお、数式23では、
トランスコンダクタンスパラメータをβとしてある。
【0062】
【数23】IDi=β(VGSi −VTH)2
【0063】従って、図3における各MOSトランジス
タのドレイン電流IDiは数式24となる。
タのドレイン電流IDiは数式24となる。
【0064】
【数24】 ID1=β{VGS3 +(1/2)(V1 +V2)−VTH}2 ID2=β{VGS3 −(1/2)(V1 +V2)−VTH}2 ID3=ID4=ID7=ID8=β(VGS3 −VTH)2 ID5=β{VGS3 +(1/2)(V1 −V2)−VTH}2 ID6=β{VGS3 −(1/2)(V1 −V2)−VTH}2
【0065】また、ID1+ID2+ID3+ID4+ID5+I
D6+ID7+ID8=I0 である。従って、差動出力電流Δ
Iは数式25となる。
D6+ID7+ID8=I0 である。従って、差動出力電流Δ
Iは数式25となる。
【0066】
【数25】
【0067】図4は、数式25で示されるトランスファ
ー特性をV2 をパラメータとして示したものである。図
4から、MOSトランジスタの2乗則が成り立てば理想
的なマルチプライヤが得られることが理解できる。ま
た、大信号入力に対してはリミッティング特性を持つこ
とも示されている。
ー特性をV2 をパラメータとして示したものである。図
4から、MOSトランジスタの2乗則が成り立てば理想
的なマルチプライヤが得られることが理解できる。ま
た、大信号入力に対してはリミッティング特性を持つこ
とも示されている。
【0068】次に、図5は、本発明の第3実施例に係る
マルチプライヤを示す。このマルチプライヤは、第1実
施例(図1)における第3のトランジスタ対(Q7、Q
8)及び第4のトランジスタ対(Q3、Q4)の出力端
をマルチプライヤの出力端から切り離し、電源電圧VCC
を印加するようにしたものである。
マルチプライヤを示す。このマルチプライヤは、第1実
施例(図1)における第3のトランジスタ対(Q7、Q
8)及び第4のトランジスタ対(Q3、Q4)の出力端
をマルチプライヤの出力端から切り離し、電源電圧VCC
を印加するようにしたものである。
【0069】Q3、Q4、Q7、Q8のトランジスタ
は、いずれもエミッタ及びベースが共通接続されている
ので、これら4つのトランジスタのコレクタ電流IC3,
同IC4、同IC7、同IC8はいずれも等しく、数式21か
ら理解できるように、差動出力電流で見れば(IC3+I
C4)と(IC7+IC8)は相殺される。従って、これら4
つのトランジスタのコレクタ電流をマルチブライヤの差
動出力電流から切り離すことができる。
は、いずれもエミッタ及びベースが共通接続されている
ので、これら4つのトランジスタのコレクタ電流IC3,
同IC4、同IC7、同IC8はいずれも等しく、数式21か
ら理解できるように、差動出力電流で見れば(IC3+I
C4)と(IC7+IC8)は相殺される。従って、これら4
つのトランジスタのコレクタ電流をマルチブライヤの差
動出力電流から切り離すことができる。
【0070】この場合には、マルチプライヤの差動出力
端子を構成するそれぞれの端子に接続されるトランジス
タの数が半分になるためコレクタ容量が半減し、周波数
特性が約2倍程度まで改善される。
端子を構成するそれぞれの端子に接続されるトランジス
タの数が半分になるためコレクタ容量が半減し、周波数
特性が約2倍程度まで改善される。
【0071】同様のことは第2実施例(図3)のマルチ
プライヤについても適用でき、図6に示すように、第3
のトランジスタ(M7、M8)及び第4のトランジスタ
(M3,M4)のドレインをマルチプライヤの出力端子
から切り離し、電源電圧VDDに接続する構成とすること
ができる。
プライヤについても適用でき、図6に示すように、第3
のトランジスタ(M7、M8)及び第4のトランジスタ
(M3,M4)のドレインをマルチプライヤの出力端子
から切り離し、電源電圧VDDに接続する構成とすること
ができる。
【0072】次に、図7は、本発明の第5実施例に係る
マルチプライヤを示す。このマルチプライヤは、能力の
等しい4個のバイポーラ・トランジスタ(Q1、Q2、
Q3、Q4)を1つの定電流源I0 で駆動するもので、
図1における2個のトランジスタ対(Q3,Q4及びQ
7,Q8)を除いたものであり、接続関係は図1の場合
と同様である。もともと、図1における2個のトランジ
スタ対(Q3,Q4及びQ7,Q8)はいずれもバイア
ス条件が等しく、差動出力電流を求める際にはそれぞれ
のコレクタ電流が減算されて相殺されているから、2個
のトランジスタ対(Q3,Q4及びQ7,Q8)を除い
ても基本動作は変わらない。
マルチプライヤを示す。このマルチプライヤは、能力の
等しい4個のバイポーラ・トランジスタ(Q1、Q2、
Q3、Q4)を1つの定電流源I0 で駆動するもので、
図1における2個のトランジスタ対(Q3,Q4及びQ
7,Q8)を除いたものであり、接続関係は図1の場合
と同様である。もともと、図1における2個のトランジ
スタ対(Q3,Q4及びQ7,Q8)はいずれもバイア
ス条件が等しく、差動出力電流を求める際にはそれぞれ
のコレクタ電流が減算されて相殺されているから、2個
のトランジスタ対(Q3,Q4及びQ7,Q8)を除い
ても基本動作は変わらない。
【0073】素子間の整合性は良いと仮定し、ベース幅
変調を無視すると、各トランジスタのコレクタ電流は数
式26で表される。
変調を無視すると、各トランジスタのコレクタ電流は数
式26で表される。
【0074】
【数26】
【0075】また、αF を直流電流増幅率とすると、I
C1+IC2+IC3+IC4=αF I0 となるので、αF I0
は数式27と求まる。
C1+IC2+IC3+IC4=αF I0 となるので、αF I0
は数式27と求まる。
【0076】
【数27】
【0077】従って、差動出力電流ΔIは数式28とな
る。
る。
【0078】
【数28】
【0079】数式28の右辺は、ギルバート・マルチプ
ライヤの伝達特性を示す数式の1/αF である。従っ
て、図7に示す回路はマルチプライヤ特性を有するので
ある。但し、数式28においてはαF は1次でしか掛か
っていないために、PN接合が1段しかないことがわか
る。即ち、トランジスタを縦積みしていないので、ギル
バート・マルチプライヤよりもPN接合1段分は電源電
圧を低くできる。実際には、2つの入力信号電圧のそれ
ぞれの分について入力電圧振幅を考慮する必要がないた
めに、およそ1V程度電源電圧が下げられる。図8に、
数式28から求めたトランスファ・カーブを示す。αF
を1とすれば、ギルバート・マルチプライヤと等しくな
っている。
ライヤの伝達特性を示す数式の1/αF である。従っ
て、図7に示す回路はマルチプライヤ特性を有するので
ある。但し、数式28においてはαF は1次でしか掛か
っていないために、PN接合が1段しかないことがわか
る。即ち、トランジスタを縦積みしていないので、ギル
バート・マルチプライヤよりもPN接合1段分は電源電
圧を低くできる。実際には、2つの入力信号電圧のそれ
ぞれの分について入力電圧振幅を考慮する必要がないた
めに、およそ1V程度電源電圧が下げられる。図8に、
数式28から求めたトランスファ・カーブを示す。αF
を1とすれば、ギルバート・マルチプライヤと等しくな
っている。
【0080】次に、図9は、本発明の第6実施例に係る
マルチプライヤを示す。このマルチプライヤは、能力の
等しい4個のMOSトランジスタ(M1、M2、M3、
M4)を1つの定電流源I0 で駆動するもので、図3に
おける2個のトランジスタ対(M3,M4及びM7,M
8)を除いたものであり、接続関係は図3の場合と同様
である。もともと、図3における2個のトランジスタ対
(M3,M4及びM7,M8)はいずれもバイアス条件
が等しく、差動出力電流を求める際にはそれぞれのドレ
イン電流が減算されて相殺されているから、2個のトラ
ンジスタ対(M3,M4及びM7,M8)を除いても基
本動作は変わらない。
マルチプライヤを示す。このマルチプライヤは、能力の
等しい4個のMOSトランジスタ(M1、M2、M3、
M4)を1つの定電流源I0 で駆動するもので、図3に
おける2個のトランジスタ対(M3,M4及びM7,M
8)を除いたものであり、接続関係は図3の場合と同様
である。もともと、図3における2個のトランジスタ対
(M3,M4及びM7,M8)はいずれもバイアス条件
が等しく、差動出力電流を求める際にはそれぞれのドレ
イン電流が減算されて相殺されているから、2個のトラ
ンジスタ対(M3,M4及びM7,M8)を除いても基
本動作は変わらない。
【0081】素子間の整合性は良いと仮定し、ゲート幅
変調と基板効果を無視し、飽和領域で動作しているMO
Sトランジスタのドレイン電流とゲート・ソース間電圧
の関係は2乗則に従うものとすると、図9における各M
OSトランジスタのドレイン電流IDiは数式29とな
る。
変調と基板効果を無視し、飽和領域で動作しているMO
Sトランジスタのドレイン電流とゲート・ソース間電圧
の関係は2乗則に従うものとすると、図9における各M
OSトランジスタのドレイン電流IDiは数式29とな
る。
【0082】
【数29】
【0083】また、ID1+ID2+ID3+ID4=I0 であ
る。従って、差動出力電流ΔIは数式30となる。
る。従って、差動出力電流ΔIは数式30となる。
【0084】
【数30】
【0085】図10は、数式30で示されるトランスフ
ァー特性をV2 をパラメータとして示したものである。
図10から、同様に、MOSトランジスタの2乗則が成
り立てば理想的なマルチプライヤが得られることが理解
できる。また、大信号に対してはリミッティング特性を
持つことも示されている。
ァー特性をV2 をパラメータとして示したものである。
図10から、同様に、MOSトランジスタの2乗則が成
り立てば理想的なマルチプライヤが得られることが理解
できる。また、大信号に対してはリミッティング特性を
持つことも示されている。
【0086】また、図1、図5および図7に示したバイ
ポーラ・マルチプライヤの場合には、入力電圧範囲を拡
大する目的で、エミッタ抵抗を挿入するやり方も考えら
れる。エミッタ抵抗の挿入方法としては、それぞれのト
ランジスタに1本ずつ挿入するやり方の他に、コレクタ
が共通接続されたトランジスタ対でエミッタ抵抗を共通
化するやり方等が考えられる。差動対にエミッタ抵抗を
挿入すると伝達特性はMOS差動対の伝達特性に比較的
似て来るが、エミッタ・デジェネレーション値を最適す
ることでバイポーラ・マルチプライヤの入力電圧範囲を
拡大できることはいうまでもない。
ポーラ・マルチプライヤの場合には、入力電圧範囲を拡
大する目的で、エミッタ抵抗を挿入するやり方も考えら
れる。エミッタ抵抗の挿入方法としては、それぞれのト
ランジスタに1本ずつ挿入するやり方の他に、コレクタ
が共通接続されたトランジスタ対でエミッタ抵抗を共通
化するやり方等が考えられる。差動対にエミッタ抵抗を
挿入すると伝達特性はMOS差動対の伝達特性に比較的
似て来るが、エミッタ・デジェネレーション値を最適す
ることでバイポーラ・マルチプライヤの入力電圧範囲を
拡大できることはいうまでもない。
【0087】なお、図1と図3と図7と図9において、
2信号の和電圧と差電圧は次のようにして得ることがで
きる。即ち、2信号の差電圧(V1 −V2)は、差動増幅
器の差動入力対の一方にV1を他方にV2 をそれぞれ印
加することで得られる。また、和電圧(V1 +V2)は、
V2 の逆相電圧−V2 を反転増幅器の出力または差動増
幅器の逆相出力に得、V1 とこの逆相電圧−V2 とを差
動入力対の各端子に印加することで得られる。
2信号の和電圧と差電圧は次のようにして得ることがで
きる。即ち、2信号の差電圧(V1 −V2)は、差動増幅
器の差動入力対の一方にV1を他方にV2 をそれぞれ印
加することで得られる。また、和電圧(V1 +V2)は、
V2 の逆相電圧−V2 を反転増幅器の出力または差動増
幅器の逆相出力に得、V1 とこの逆相電圧−V2 とを差
動入力対の各端子に印加することで得られる。
【0088】そして、上述のように2信号の和電圧と差
電圧を差動増幅器の差動出力として得る場合、その差動
出力端子間に等値の2本の抵抗を直列接続して挿入すれ
ば、2本の抵抗の接続点に2信号の中点電圧が得られる
ので、これを共通接続入力端の直流バイアス電圧として
利用しても良い。
電圧を差動増幅器の差動出力として得る場合、その差動
出力端子間に等値の2本の抵抗を直列接続して挿入すれ
ば、2本の抵抗の接続点に2信号の中点電圧が得られる
ので、これを共通接続入力端の直流バイアス電圧として
利用しても良い。
【0089】さらに、その他の2信号の加減算器の構成
方法としては、図13に示した従来回路や、IEEE Journ
al of Solid-State Circuits,VOL,SC-22,NO.6,pp.1064-
1073,Dec.1987.のFig.2 およびFig.4(あるいは、USパ
テント4,546,275)で開示されている図11及び図12に
示す回路を用いることができる。
方法としては、図13に示した従来回路や、IEEE Journ
al of Solid-State Circuits,VOL,SC-22,NO.6,pp.1064-
1073,Dec.1987.のFig.2 およびFig.4(あるいは、USパ
テント4,546,275)で開示されている図11及び図12に
示す回路を用いることができる。
【0090】
【発明の効果】以上説明したように、本発明のマルチプ
ライヤによれば、同一能力特性のトランジスタを用いた
トランジスタ対の4個または2個を1つの定電流源で駆
動する構成としたので、最小単位のトランジスタのみで
構成でき、低電圧動作が可能であるとともに回路の簡素
化と消費電流の低減が図れ、また高周波特性の改善が図
れるマルチプライヤを提供できる効果がある。
ライヤによれば、同一能力特性のトランジスタを用いた
トランジスタ対の4個または2個を1つの定電流源で駆
動する構成としたので、最小単位のトランジスタのみで
構成でき、低電圧動作が可能であるとともに回路の簡素
化と消費電流の低減が図れ、また高周波特性の改善が図
れるマルチプライヤを提供できる効果がある。
【図1】本発明の第1実施例に係るマルチプライヤの回
路図である。
路図である。
【図2】図1に示すマルチプライヤの入出力特性図であ
る。
る。
【図3】本発明の第2実施例に係るマルチプライヤの回
路図である。
路図である。
【図4】図3に示すマルチプライヤの入出力特性図であ
る。
る。
【図5】本発明の第3実施例に係るマルチプライヤの回
路図である。
路図である。
【図6】本発明の第4実施例に係るマルチプライヤの回
路図である。
路図である。
【図7】本発明の第5実施例に係るマルチプライヤの回
路図である。
路図である。
【図8】図7に示すマルチプライヤの入出力特性図であ
る。
る。
【図9】本発明の第6実施例に係るマルチプライヤの回
路図である。
路図である。
【図10】図9に示すマルチプライヤの入出力特性図で
ある。
ある。
【図11】加算回路の一例の回路図である。
【図12】加算回路の他の例の回路図である。
【図13】本出願人の先の出願で提案したマルチプライ
ヤの構成ブロック図である。
ヤの構成ブロック図である。
【図14】本出願人の先の出願で提案したマルチプライ
ヤの入出力特性図である。
ヤの入出力特性図である。
I0 定電流源 M1〜M8 MOSトランジスタ Q1〜Q8 バイポーラトランジスタ V1 入力電圧 V2 入力電圧 VCC 電源電圧 VDD 電源電圧
Claims (4)
- 【請求項1】 出力端が共通接続されるトランジスタ対
の4個が1つの定電流源で駆動され; 第1のトランジ
スタ対の一方のトランジスタの入力端に乗算する2信号
の正相和電圧が、他方のトランジスタの入力端に乗算す
る2信号の逆相和電圧がそれぞれ印加され; 第2のト
ランジスタ対の一方のトランジスタの入力端に乗算する
2信号の正相差電圧が、他方のトランジスタの入力端に
乗算する2信号の逆相差電圧がそれぞれ印加され; 第
3及び第4のトランジスタ対では入力端が共通接続され
て直流電圧が印加され; 第1及び第3のトランジスタ
対では共通接続出力端同士が共通接続されて一方の出力
端を構成し; 第2及び第4のトランジスタ対では共通
接続出力端同士が共通接続されて他方の出力端を構成
し; てなることを特徴とするマルチプライヤ。 - 【請求項2】 請求項1に記載のマルチプライヤにおい
て; 前記第3及び第4のトランジスタ対のそれぞれの
出力端子は、マルチプライヤの出力端子から切り離され
ている; ことを特徴とするマルチプライヤ。 - 【請求項3】 請求項1または請求項2に記載のマルチ
プライヤにおいて;前記直流電圧は、第1及び第2のト
ランジスタそれぞれの両入力端子間の中点電圧である;
ことを特徴とするマルチプライヤ。 - 【請求項4】 出力端が共通接続されるトランジスタ対
の2個が1つの定電流源で駆動され; 第1のトランジ
スタ対の一方のトランジスタの入力端に乗算する2信号
の正相和電圧が、他方のトランジスタの入力端に乗算す
る2信号の逆相和電圧がそれぞれ印加され; 第2のト
ランジスタ対の一方のトランジスタの入力端に乗算する
2信号の正相差電圧が、他方のトランジスタの入力端に
乗算する2信号の逆相差電圧がそれぞれ印加され; 前
記第1及び第2のトランジスタ対のそれぞれの共通出力
端が差動出力対を構成し; てなることを特徴とするマ
ルチプライヤ。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP34188493A JP2526805B2 (ja) | 1992-12-21 | 1993-12-13 | マルチプライヤ |
Applications Claiming Priority (5)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP4-356258 | 1992-12-21 | ||
JP35625892 | 1992-12-21 | ||
JP5-278977 | 1993-10-12 | ||
JP27897793 | 1993-10-12 | ||
JP34188493A JP2526805B2 (ja) | 1992-12-21 | 1993-12-13 | マルチプライヤ |
Publications (2)
Publication Number | Publication Date |
---|---|
JPH07160795A JPH07160795A (ja) | 1995-06-23 |
JP2526805B2 true JP2526805B2 (ja) | 1996-08-21 |
Family
ID=27336607
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP34188493A Expired - Lifetime JP2526805B2 (ja) | 1992-12-21 | 1993-12-13 | マルチプライヤ |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP2526805B2 (ja) |
-
1993
- 1993-12-13 JP JP34188493A patent/JP2526805B2/ja not_active Expired - Lifetime
Also Published As
Publication number | Publication date |
---|---|
JPH07160795A (ja) | 1995-06-23 |
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