JP2836358B2 - 差動増幅回路 - Google Patents
差動増幅回路Info
- Publication number
- JP2836358B2 JP2836358B2 JP4087704A JP8770492A JP2836358B2 JP 2836358 B2 JP2836358 B2 JP 2836358B2 JP 4087704 A JP4087704 A JP 4087704A JP 8770492 A JP8770492 A JP 8770492A JP 2836358 B2 JP2836358 B2 JP 2836358B2
- Authority
- JP
- Japan
- Prior art keywords
- differential pair
- unbalanced
- fet
- capacity
- pair
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
Links
Landscapes
- Amplifiers (AREA)
Description
【0001】
【産業上の利用分野】本発明は、差動増幅回路に係り、
特にMOSトランジスタで構成される差動増幅回路に関
する。
特にMOSトランジスタで構成される差動増幅回路に関
する。
【0002】
【従来の技術】MOSトランジスタで差動増幅回路を構
成する場合、トランスコンダクタンスの直線性が問題と
なるが、この直線性を改善した差動増幅回路としては、
従来、例えば図4や図5、図6に示すものが知られてい
る。これらは、以下に示す文献に詳記されているので参
照されたし。
成する場合、トランスコンダクタンスの直線性が問題と
なるが、この直線性を改善した差動増幅回路としては、
従来、例えば図4や図5、図6に示すものが知られてい
る。これらは、以下に示す文献に詳記されているので参
照されたし。
【0003】図4:A.Nedungadi and T.R.Viswanathan
“Design of Linear CMOS Transco-nductance Element
s”IEEE TRANSACTION ON CIRCUITS AND SYSTEMS,VOL,C
AS-31,NO.10,pp.891-894,OCTOBER 1984.
“Design of Linear CMOS Transco-nductance Element
s”IEEE TRANSACTION ON CIRCUITS AND SYSTEMS,VOL,C
AS-31,NO.10,pp.891-894,OCTOBER 1984.
【0004】図5:Zhenhua Wang and Walter Guggenbu
hl“A Voltage-Controllable Line-ar MOS Transconduc
tor Using Bias Offset Technique ”IEEE JOURNAL OF
SOL-ID-STATE CIRCUITS,VOL.25,NO.1,PP.315-317,FEBRU
ARY 1990.
hl“A Voltage-Controllable Line-ar MOS Transconduc
tor Using Bias Offset Technique ”IEEE JOURNAL OF
SOL-ID-STATE CIRCUITS,VOL.25,NO.1,PP.315-317,FEBRU
ARY 1990.
【0005】図6:Francois Krummenacher and Norber
t Joehl “A 4-MHz CMOS Continuo-us-Time Filter wit
h On-Chip Automatic Tuning”IEEE JOURNAL OF SOLID-
STA-TE CIRCUITS,V0L.23,NO.3 pp.750-758,JUNE 1988.
t Joehl “A 4-MHz CMOS Continuo-us-Time Filter wit
h On-Chip Automatic Tuning”IEEE JOURNAL OF SOLID-
STA-TE CIRCUITS,V0L.23,NO.3 pp.750-758,JUNE 1988.
【0006】
【発明が解決しようとする課題】しかし、これらトラン
スコンダクタンスの直線性を改善した従来の差動増幅回
路では、出力電流値が最大でも駆動電流の1/3や1/
2以下しかなく電流効率が悪く(図4、図6)、安定な
オフセット電圧を発生することが困難であり(図5)、
また全体として製造偏差や温度特性に弱いという問題が
ある。
スコンダクタンスの直線性を改善した従来の差動増幅回
路では、出力電流値が最大でも駆動電流の1/3や1/
2以下しかなく電流効率が悪く(図4、図6)、安定な
オフセット電圧を発生することが困難であり(図5)、
また全体として製造偏差や温度特性に弱いという問題が
ある。
【0007】本発明の目的は、高い電流効率で、かつ製
造偏差や温度特性の影響を少なくし、トランスコンダク
タンスの直線性を改善できる新規構成の差動増幅回路を
提供することにある。
造偏差や温度特性の影響を少なくし、トランスコンダク
タンスの直線性を改善できる新規構成の差動増幅回路を
提供することにある。
【0008】
【課題を解決するための手段】前記目的を達成するため
本発明の差動増幅回路は次の如き構成を有する。即ち、
本発明の差動増幅回路は、能力(ゲート幅とゲート長の
比)が等しい2つのFETとこれらを駆動する第1の定
電流源とを備える平衡差動対と; 能力が1:Kである
2つのFETとこれらを駆動する第2の定電流源とを備
える第1の不平衡差動対と; 能力が1:Kである2つ
のFETとこれらを駆動する前記第2の定電流源と値の
等しい定電流源とを備える第2の不平衡差動対と; を
備え、差動入力対を、平衡差動対の一方のFETと第1
の不平衡差動対の能力がKであるFETと第2の不平衡
差動対の能力が1であるFETとのゲート同士及び平衡
差動対の他方のFETと第1の不平衡差動対の能力が1
であるFETと第2の不平衡差動対の能力がKであるF
ETとのゲート同士をそれぞれ共通接続して構成し;
差動出力対を、平衡差動対の他方のFETと第1の不平
衡差動対の能力がKであるFETと第2の不平衡差動対
の能力が1であるFETとのドレイン同士及び平衡差動
対の一方のFETと第1の不平衡差動対の能力が1であ
るFETと第2の不平衡差動対の能力がKであるFET
とのドレイン同士をそれぞれ共通接続して構成してあ
る; ことを特徴とするものである。
本発明の差動増幅回路は次の如き構成を有する。即ち、
本発明の差動増幅回路は、能力(ゲート幅とゲート長の
比)が等しい2つのFETとこれらを駆動する第1の定
電流源とを備える平衡差動対と; 能力が1:Kである
2つのFETとこれらを駆動する第2の定電流源とを備
える第1の不平衡差動対と; 能力が1:Kである2つ
のFETとこれらを駆動する前記第2の定電流源と値の
等しい定電流源とを備える第2の不平衡差動対と; を
備え、差動入力対を、平衡差動対の一方のFETと第1
の不平衡差動対の能力がKであるFETと第2の不平衡
差動対の能力が1であるFETとのゲート同士及び平衡
差動対の他方のFETと第1の不平衡差動対の能力が1
であるFETと第2の不平衡差動対の能力がKであるF
ETとのゲート同士をそれぞれ共通接続して構成し;
差動出力対を、平衡差動対の他方のFETと第1の不平
衡差動対の能力がKであるFETと第2の不平衡差動対
の能力が1であるFETとのドレイン同士及び平衡差動
対の一方のFETと第1の不平衡差動対の能力が1であ
るFETと第2の不平衡差動対の能力がKであるFET
とのドレイン同士をそれぞれ共通接続して構成してあ
る; ことを特徴とするものである。
【0009】
【作用】次に、前記の如く構成される本発明の差動増幅
回路の作用を説明する。本発明では、2つの不平衡差動
対を所謂たすきがけし、これに平衡差動対を逆接続した
ので、電流効率を高く設定しても差動増幅回路のトラン
スコンダクタンスの直線性を改善できる。このとき、各
FETは飽和領域で動作するので、温度特性は同一とな
り、従って定電流源で容易に温度補償できる。また製造
偏差の影響に関しては、差動で動作するので最も顕著に
影響を受けるスレッショルド電圧が相殺され回路動作に
寄与せず、またトランスコンダクタンスパラメータも特
性が相似形で動くので、全体として製造偏差の影響を受
けないようにできる。
回路の作用を説明する。本発明では、2つの不平衡差動
対を所謂たすきがけし、これに平衡差動対を逆接続した
ので、電流効率を高く設定しても差動増幅回路のトラン
スコンダクタンスの直線性を改善できる。このとき、各
FETは飽和領域で動作するので、温度特性は同一とな
り、従って定電流源で容易に温度補償できる。また製造
偏差の影響に関しては、差動で動作するので最も顕著に
影響を受けるスレッショルド電圧が相殺され回路動作に
寄与せず、またトランスコンダクタンスパラメータも特
性が相似形で動くので、全体として製造偏差の影響を受
けないようにできる。
【0010】
【実施例】以下、本発明の実施例を図面を参照して説明
する。図1は、本発明の一実施例に係る差動増幅回路を
示す。なお、FET(MOSトランジスタ)に関し符号
は従来(図4、図5、図6)と同一符号を使用するが、
これは同一物であることを意味しない。また、記号も説
明の便宜上同一記号を使用する場合もあるが、これは内
容の同一を意味するものではない。
する。図1は、本発明の一実施例に係る差動増幅回路を
示す。なお、FET(MOSトランジスタ)に関し符号
は従来(図4、図5、図6)と同一符号を使用するが、
これは同一物であることを意味しない。また、記号も説
明の便宜上同一記号を使用する場合もあるが、これは内
容の同一を意味するものではない。
【0011】この差動増幅回路は、能力(ゲート幅W/
ゲート長L)が、M1:M2=K:1である2つのトラ
ンジスタ(M1、M2)及びこれを駆動する定電流源I
0 を備える(第1の)不平衡差動対と、能力が、M3:
M4=1:Kである2つのトランジスタ(M3、M4)
及びこれを駆動する定電流源I0 を備える(第2の)不
平衡差動対と、能力が、M5:M6=K′:K′である
2つのトランジスタ(M5、M6)及びこれを駆動する
定電流源I0 ′を備える平衡差動対との3つの差動対を
中心に構成される。
ゲート長L)が、M1:M2=K:1である2つのトラ
ンジスタ(M1、M2)及びこれを駆動する定電流源I
0 を備える(第1の)不平衡差動対と、能力が、M3:
M4=1:Kである2つのトランジスタ(M3、M4)
及びこれを駆動する定電流源I0 を備える(第2の)不
平衡差動対と、能力が、M5:M6=K′:K′である
2つのトランジスタ(M5、M6)及びこれを駆動する
定電流源I0 ′を備える平衡差動対との3つの差動対を
中心に構成される。
【0012】これら3つの差動対の相互間では、平衡差
動対の一方のトランジスタM5と第1の不平衡差動対の
能力がKであるトランジスタM1と第2の不平衡差動対
の能力が1であるトランジスタM3とのゲート同士及び
平衡差動対の他方のトランジスタM6と第1の不平衡差
動対の能力が1であるトランジスタM2と第2の不平衡
差動対の能力がKであるトランジスタM4とのゲート同
士がそれぞれ共通接続されて差動入力対を構成してい
る。
動対の一方のトランジスタM5と第1の不平衡差動対の
能力がKであるトランジスタM1と第2の不平衡差動対
の能力が1であるトランジスタM3とのゲート同士及び
平衡差動対の他方のトランジスタM6と第1の不平衡差
動対の能力が1であるトランジスタM2と第2の不平衡
差動対の能力がKであるトランジスタM4とのゲート同
士がそれぞれ共通接続されて差動入力対を構成してい
る。
【0013】また、平衡差動対の他方のトランジスタM
6と第1の不平衡差動対の能力がKであるトランジスタ
M1と第2の不平衡差動対の能力が1であるトランジス
タM3とのドレイン同士及び平衡差動対の一方のトラン
ジスタM5と第1の不平衡差動対の能力が1であるトラ
ンジスタM2と第2の不平衡差動対の能力がKであるト
ランジスタM4とのドレイン同士がそれぞれ共通接続さ
れて差動出力対を構成している。
6と第1の不平衡差動対の能力がKであるトランジスタ
M1と第2の不平衡差動対の能力が1であるトランジス
タM3とのドレイン同士及び平衡差動対の一方のトラン
ジスタM5と第1の不平衡差動対の能力が1であるトラ
ンジスタM2と第2の不平衡差動対の能力がKであるト
ランジスタM4とのドレイン同士がそれぞれ共通接続さ
れて差動出力対を構成している。
【0014】つまり、2つの不平衡差動対では所謂たす
きがけのように能力が異なるトランジスタのドレイン同
士が共通接続され、これに対し平衡差動対では配置的に
反対側のトランジスタのドレインが接続(逆接続)され
ている。
きがけのように能力が異なるトランジスタのドレイン同
士が共通接続され、これに対し平衡差動対では配置的に
反対側のトランジスタのドレインが接続(逆接続)され
ている。
【0015】以上の構成において、飽和領域で動作して
いるとすると、M1のドレイン電流Id1は数式1、M2
のドレイン電流Id2は数式2、M3のドレイン電流Id3
は数式3、M4のドレイン電流Id4は数式4、M5のド
レイン電流Id5は数式5、M6のドレイン電流Id6は数
式6となる。
いるとすると、M1のドレイン電流Id1は数式1、M2
のドレイン電流Id2は数式2、M3のドレイン電流Id3
は数式3、M4のドレイン電流Id4は数式4、M5のド
レイン電流Id5は数式5、M6のドレイン電流Id6は数
式6となる。
【0016】
【数1】Id1=Kβ(VGS1 −VT)2
【0017】
【数2】Id2=β(VGS2 −VT)2
【0018】
【数3】Id3=β(VGS3 −VT)2
【0019】
【数4】Id4=Kβ(VGS4 −VT)2
【0020】
【数5】Id5=K′β(VGS5 −VT)2
【0021】
【数6】Id6=K′β(VGS6 −VT)2
【0022】ここで、VT はスレッショルド電圧、V
GSi はゲート・ソース間電圧である。またβはトランジ
スタのトランスコンダクタンスパラメータであり、モビ
リティμ、単位面積当たりのゲート酸化膜容量COX、ゲ
ート幅W及びゲート長Lを用いて数式7と表せる。
GSi はゲート・ソース間電圧である。またβはトランジ
スタのトランスコンダクタンスパラメータであり、モビ
リティμ、単位面積当たりのゲート酸化膜容量COX、ゲ
ート幅W及びゲート長Lを用いて数式7と表せる。
【0023】
【数7】β=μCOX(W/L)(1/2)
【0024】そして、定電流源I0 は数式8、定電流源
I0 ′は数式9、各差動対のトランジスタ相互間のゲー
ト・ソース間電圧の差は等しく数式10である。
I0 ′は数式9、各差動対のトランジスタ相互間のゲー
ト・ソース間電圧の差は等しく数式10である。
【0025】
【数8】I0 =Id1+Id2=Id3+Id4
【0026】
【数9】I0 ′=Id5+Id6
【0027】
【数10】 VGS1 −VGS2 =VGS3 −VGS4 =VGS5 −VGS6
【0028】従って、数式1〜同10から、第1の不平
衡差動対でのドレイン電流の差電流ΔI1 は数式11、
第2の不平衡差動対でのドレイン電流の差電流ΔI2 は
数式12、平衡差動対でのドレイン電流の差電流はΔI
3 は数式13と得られる。なお、数式13において、
K′は数式14、I0 ′は数式15とおいている。
衡差動対でのドレイン電流の差電流ΔI1 は数式11、
第2の不平衡差動対でのドレイン電流の差電流ΔI2 は
数式12、平衡差動対でのドレイン電流の差電流はΔI
3 は数式13と得られる。なお、数式13において、
K′は数式14、I0 ′は数式15とおいている。
【0029】
【数11】
【0030】
【数12】
【0031】
【数13】
【0032】
【数14】
【0033】
【数15】
【0034】さて、当該差動増幅回路の差動出力電流の
差電流ΔIは、平衡差動対のトランジスタのドレインが
所謂逆接続されているので、数式16となるが、これを
入力電圧VINで微分したものが当該差動増幅回路のトラ
ンスコンダクタンスである(数式17)。
差電流ΔIは、平衡差動対のトランジスタのドレインが
所謂逆接続されているので、数式16となるが、これを
入力電圧VINで微分したものが当該差動増幅回路のトラ
ンスコンダクタンスである(数式17)。
【0035】
【数16】ΔI=ΔI1 +ΔI2 −ΔI3
【0036】
【数17】
【0037】ここで、平衡差動対は当該差動増幅回路の
トランスコンダクタンスの直線性の改善を目的とするの
で、その寄与の程度を検討するため、数式18、同19
を満足するa、bなるパラメータを考える。
トランスコンダクタンスの直線性の改善を目的とするの
で、その寄与の程度を検討するため、数式18、同19
を満足するa、bなるパラメータを考える。
【0038】
【数18】K″・I0 ″=a2 ・K′・I0 ′
【0039】
【数19】K″/I0 ″=b・K′/I0 ′
【0040】そして、例えばK=4、K=2とした場合
のa、bの各値についての数式11〜同13を入力電圧
VINで微分し数式17に従ってトランスコンダクタンク
スの値を求めると、図2(K=4)及び図3(K=2)
となる。図2及び図3において、a=0、b=0の場合
は平衡差動対がない場合のトランスコンダクタンクスで
あり、a≠0、b≠0であるa、bの各値に対する曲線
が平衡差動対の寄与を示す。
のa、bの各値についての数式11〜同13を入力電圧
VINで微分し数式17に従ってトランスコンダクタンク
スの値を求めると、図2(K=4)及び図3(K=2)
となる。図2及び図3において、a=0、b=0の場合
は平衡差動対がない場合のトランスコンダクタンクスで
あり、a≠0、b≠0であるa、bの各値に対する曲線
が平衡差動対の寄与を示す。
【0041】大きな改善効果があり、入力電圧範囲が数
式20で示される範囲において、
式20で示される範囲において、
【0042】
【数20】√(I0 /(Kβ))≧│VIN│
【0043】即ち、横軸は正規化してあるが、ほぼ−1
/√K〜+1/√Kの範囲においてトランスコンダクタ
ンスがほぼ一定値となることが理解できる。
/√K〜+1/√Kの範囲においてトランスコンダクタ
ンスがほぼ一定値となることが理解できる。
【0044】次に、数式18と同19から、K″は数式
21と求まり、I0 ″は数式22と求まるので、平衡差
動対のトランジスタの能力(W/L)も定電流源も独立
して設定できる。従って、電流効率を従来よりも高く設
定した場合でも当該差動増幅回路のトランスコンダクタ
ンスを改善できる。図2、図3はそのことを示してい
る。
21と求まり、I0 ″は数式22と求まるので、平衡差
動対のトランジスタの能力(W/L)も定電流源も独立
して設定できる。従って、電流効率を従来よりも高く設
定した場合でも当該差動増幅回路のトランスコンダクタ
ンスを改善できる。図2、図3はそのことを示してい
る。
【0045】
【数21】
【0046】
【数22】
【0047】なお、当該差動増幅回路では、各トランジ
スタは、飽和領域で動作するので、温度特性は同一とな
り、従って定電流源で容易に温度補償できる。また、製
造偏差の影響に関しては、スレッショルド電圧VT が最
も影響を受け、トランスコンダクタンスパラメータβも
影響を受けるが、差動で動作するのでスレッショルド電
圧VT は相殺され回路動作に寄与せず、またトランスコ
ンダクタンスパラメータも特性が相似形で動くので、全
体として製造偏差の影響を受けないようにできる。
スタは、飽和領域で動作するので、温度特性は同一とな
り、従って定電流源で容易に温度補償できる。また、製
造偏差の影響に関しては、スレッショルド電圧VT が最
も影響を受け、トランスコンダクタンスパラメータβも
影響を受けるが、差動で動作するのでスレッショルド電
圧VT は相殺され回路動作に寄与せず、またトランスコ
ンダクタンスパラメータも特性が相似形で動くので、全
体として製造偏差の影響を受けないようにできる。
【0048】
【発明の効果】以上説明したように、本発明の差動増幅
回路によれば、2つの不平衡差動対を所謂たすきがけ
し、これに平衡差動対を逆接続したので、電流効率を高
く設定しても差動増幅回路のトランスコンダクタンスの
直線性を改善できる。このとき、各FETは飽和領域で
動作するので、温度特性は同一となり、従って定電流源
で容易に温度補償できる。また製造偏差の影響に関して
は、差動で動作するので最も顕著に影響を受けるスレッ
ショルド電圧が相殺され回路動作に寄与せず、またトラ
ンスコンダクタンスパラメータも特性が相似形で動くの
で、全体として製造偏差の影響を受けないようにでき
る、等の効果がある。
回路によれば、2つの不平衡差動対を所謂たすきがけ
し、これに平衡差動対を逆接続したので、電流効率を高
く設定しても差動増幅回路のトランスコンダクタンスの
直線性を改善できる。このとき、各FETは飽和領域で
動作するので、温度特性は同一となり、従って定電流源
で容易に温度補償できる。また製造偏差の影響に関して
は、差動で動作するので最も顕著に影響を受けるスレッ
ショルド電圧が相殺され回路動作に寄与せず、またトラ
ンスコンダクタンスパラメータも特性が相似形で動くの
で、全体として製造偏差の影響を受けないようにでき
る、等の効果がある。
【図1】本発明の一実施例に係る差動増幅回路の回路図
である。
である。
【図2】本発明の差動増幅回路のトランスコンダクタン
ス特性図(K=4)である。
ス特性図(K=4)である。
【図3】本発明の差動増幅回路のトランスコンダクタン
ス特性図(K=2)である。
ス特性図(K=2)である。
【図4】従来の差動増幅回路の回路図である。
【図5】従来の差動増幅回路の回路図である。
【図6】従来の差動増幅回路の回路図である。
M1〜M6 MOSトランジスタ I0 定電流源 I0 ′ 定電流源 VIN 入力電圧 K 能力(ゲート幅/ゲート長) K′ 能力(ゲート幅/ゲート長)
Claims (1)
- 【請求項1】 能力(ゲート幅とゲート長の比)が等し
い2つのFETとこれらを駆動する第1の定電流源とを
備える平衡差動対と; 能力が1:Kである2つのFE
Tとこれらを駆動する第2の定電流源とを備える第1の
不平衡差動対と; 能力が1:Kである2つのFETと
これらを駆動する前記第2の定電流源と値の等しい定電
流源とを備える第2の不平衡差動対と; を備え、差動
入力対を、平衡差動対の一方のFETと第1の不平衡差
動対の能力がKであるFETと第2の不平衡差動対の能
力が1であるFETとのゲート同士及び平衡差動対の他
方のFETと第1の不平衡差動対の能力が1であるFE
Tと第2の不平衡差動対の能力がKであるFETとのゲ
ート同士をそれぞれ共通接続して構成し; 差動出力対
を、平衡差動対の他方のFETと第1の不平衡差動対の
能力がKであるFETと第2の不平衡差動対の能力が1
であるFETとのドレイン同士及び平衡差動対の一方の
FETと第1の不平衡差動対の能力が1であるFETと
第2の不平衡差動対の能力がKであるFETとのドレイ
ン同士をそれぞれ共通接続して構成してある; ことを
特徴とする差動増幅回路。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP4087704A JP2836358B2 (ja) | 1992-03-11 | 1992-03-11 | 差動増幅回路 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP4087704A JP2836358B2 (ja) | 1992-03-11 | 1992-03-11 | 差動増幅回路 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPH05259761A JPH05259761A (ja) | 1993-10-08 |
JP2836358B2 true JP2836358B2 (ja) | 1998-12-14 |
Family
ID=13922310
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP4087704A Expired - Lifetime JP2836358B2 (ja) | 1992-03-11 | 1992-03-11 | 差動増幅回路 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP2836358B2 (ja) |
Families Citing this family (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP3384207B2 (ja) * | 1995-09-22 | 2003-03-10 | 株式会社デンソー | 差動増幅回路 |
KR100576716B1 (ko) | 2003-12-23 | 2006-05-03 | 한국전자통신연구원 | 출력 전류의 왜곡이 보상된 트랜스컨덕터 회로 |
CN100459417C (zh) * | 2005-06-14 | 2009-02-04 | 北京大学 | 低压低功耗高隔离度差分放大器 |
-
1992
- 1992-03-11 JP JP4087704A patent/JP2836358B2/ja not_active Expired - Lifetime
Also Published As
Publication number | Publication date |
---|---|
JPH05259761A (ja) | 1993-10-08 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
US5578965A (en) | Tunable operational transconductance amplifier and two-quadrant multiplier employing MOS transistors | |
JP2556293B2 (ja) | Mos ota | |
US4520324A (en) | MOS Gain controlled amplifier | |
JPH03114305A (ja) | 電流ミラー回路 | |
JPH088457B2 (ja) | 差動増幅回路 | |
JP2841978B2 (ja) | 周波数逓倍・ミキサ回路 | |
JPH10209781A (ja) | 差動回路を含む電子回路 | |
US6617923B2 (en) | Linear transconductance amplifier | |
JP2778540B2 (ja) | 対数増幅回路 | |
JPH0235485B2 (ja) | ||
JP2836358B2 (ja) | 差動増幅回路 | |
JPS6119134B2 (ja) | ||
JP2560542B2 (ja) | 電圧電流変換回路 | |
JP2914005B2 (ja) | 差動増幅回路 | |
JPS6132842B2 (ja) | ||
JP3113420B2 (ja) | Gm−Cフィルタ | |
JPH0586684B2 (ja) | ||
JP2526808B2 (ja) | チュ―ニング可能なmos ota | |
JPH0257721B2 (ja) | ||
JPH051648B2 (ja) | ||
JP2541868B2 (ja) | Mosトランジスタ回路 | |
JP3036121B2 (ja) | 擬似対数if増幅器 | |
JP2540782B2 (ja) | Mos2象限マルチプライヤ | |
JP2808855B2 (ja) | 定電圧回路 | |
JP3030985B2 (ja) | 周波数ミキサ回路 |