JP2808855B2 - 定電圧回路 - Google Patents
定電圧回路Info
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- JP2808855B2 JP2808855B2 JP20988190A JP20988190A JP2808855B2 JP 2808855 B2 JP2808855 B2 JP 2808855B2 JP 20988190 A JP20988190 A JP 20988190A JP 20988190 A JP20988190 A JP 20988190A JP 2808855 B2 JP2808855 B2 JP 2808855B2
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- Japan
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Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明は定電圧回路に関し、、特に絶縁ゲート電界効
果トランジスタを含む定電圧回路に関する。
果トランジスタを含む定電圧回路に関する。
従来、この種の定電圧回路は、一例が第３図に示され
るように、演算増幅器16,エンハンスメント形NMOSトラ
ンジスタ17,デプリーション形PMOSトランジスタ18,抵抗
19,20および定電流源21を備えて構成され、所定の電源V
DDが供給されている。
るように、演算増幅器16,エンハンスメント形NMOSトラ
ンジスタ17,デプリーション形PMOSトランジスタ18,抵抗
19,20および定電流源21を備えて構成され、所定の電源V
DDが供給されている。
第３図において、エンハンスメント形NMOSトランジス
タ17を流れる電流をi1、デプリーション形NMOSトランジ
スタ18を流れる電流をi2とすると、i1およびi2は、それ
ぞれ次式により表される。
タ17を流れる電流をi1、デプリーション形NMOSトランジ
スタ18を流れる電流をi2とすると、i1およびi2は、それ
ぞれ次式により表される。
i1＝Ke（Vout−VTE）２ i2＝Kd（０−VTD）２ 上式において、 Ke＝（1/2）・μeC0eWe/Le Kd＝（1/2）・μeC0eWd/Ld VTE:エンハンスメント形 NMOSトランジスタ17のしきい値電圧 VTD:デプリーション形 NMOSトランジスタ18のしきい値電圧 μe:エンハンスメント形 NMOSトランジスタ17の移動度 μd:デプリーション形 NMOSトランジスタ18の移動度 C0e:エンハンスメント形 NMOSトランジスタ17の酸化膜容量 C0d:デプリーション形 NMOSトランジスタ18の酸化膜容量 We: エンハンスメント形 NMOSトランジスタ17のチャネル幅 Wd: デプリーション形 NMOSトランジスタ18のチャネル幅 Le: エンハンスメント形 NMOSトランジスタ17のチャネル長 Ld: デプリーション形 NMOSトランジスタ18のチャネル長 である。
従って、上式により、演算増幅器16の利得が十分に大
きい場合には、端子54からの出力電圧Voutは、次式にて
与えられる。
きい場合には、端子54からの出力電圧Voutは、次式にて
与えられる。
上式において、R20Kd＝R19Keと設定すると、Vout＝V
TD＋VTEとなり、しきい値電圧VTDおよびVTEは温度に対
して不感であるため、出力電圧Voutの温度変動は理論的
に零になる。
TD＋VTEとなり、しきい値電圧VTDおよびVTEは温度に対
して不感であるため、出力電圧Voutの温度変動は理論的
に零になる。
以上が、従来の定電圧回路の動作概要である。
上述した従来の定電圧回路においては、第３図により
説明したように、デプリーション形NMOSトランジスタが
必要とされる。しかしながら、現時点における生産技術
としては、CMOSプロセスによりデプリーション形NMOSト
ランジスタを製造するためには、工程数を可成り増やさ
なければならないという欠点がある。
説明したように、デプリーション形NMOSトランジスタが
必要とされる。しかしながら、現時点における生産技術
としては、CMOSプロセスによりデプリーション形NMOSト
ランジスタを製造するためには、工程数を可成り増やさ
なければならないという欠点がある。
本発明の定電圧回路は、ドレインが高電位の第１の電
位に接続され、ゲートが所定の電圧出力端子に接続され
る第１のエンハンスメント形NMOSトランジスタと、ドレ
インとゲートの双方が前記第１のNMOSトランジスタのソ
ースに接続され、ソースが低電位の第２の電位に接続さ
れる第２のエンハンスメント形NMOSトランジスタと、ド
レインが前記第１の電位に接続され、ゲートが前記第１
および第２の電位間の分圧電位に接続されるエンハンス
メント形PMOSトランジスタと、ドレインとゲートの双方
が前記エンハンスメント形PMOSトランジスタのソースに
接続され、ソースが前記第２の電位に接続される第３の
エンハンスメント形NMOSトランジスタと、により形成さ
れ、前記第１のエンハンスメント形NMOSトランジスタの
ソースならびに前記エンハンスメント形PMOSトランジス
タのソースを出力端とする差動増幅回路と、逆相入力側
端子が、前記第１のエンハンスメント形NMOSトランジス
タのソースに接続され、正相入力側端子が、前記エンハ
ンスメント形PMOSトランジスタのソースに接続されて、
出力側端子が前記電圧出力端子に接続される演算増幅器
と、を備えてされる。
位に接続され、ゲートが所定の電圧出力端子に接続され
る第１のエンハンスメント形NMOSトランジスタと、ドレ
インとゲートの双方が前記第１のNMOSトランジスタのソ
ースに接続され、ソースが低電位の第２の電位に接続さ
れる第２のエンハンスメント形NMOSトランジスタと、ド
レインが前記第１の電位に接続され、ゲートが前記第１
および第２の電位間の分圧電位に接続されるエンハンス
メント形PMOSトランジスタと、ドレインとゲートの双方
が前記エンハンスメント形PMOSトランジスタのソースに
接続され、ソースが前記第２の電位に接続される第３の
エンハンスメント形NMOSトランジスタと、により形成さ
れ、前記第１のエンハンスメント形NMOSトランジスタの
ソースならびに前記エンハンスメント形PMOSトランジス
タのソースを出力端とする差動増幅回路と、逆相入力側
端子が、前記第１のエンハンスメント形NMOSトランジス
タのソースに接続され、正相入力側端子が、前記エンハ
ンスメント形PMOSトランジスタのソースに接続されて、
出力側端子が前記電圧出力端子に接続される演算増幅器
と、を備えてされる。
また、本発明の定電圧回路は、ドレインが高電位の第
１の電位に接続され、ゲートが所定の電圧出力端子に接
続される第１のエンハンスメント形NMOSトランジスタ
と、ドレインとゲートの双方が前記第１のNMOSトランジ
スタのソースに接続され、ソースが第４のエンハンスメ
ント形NMOSトランジスタのドレインに接続される第２の
エンハンスメント形NMOSトランジスタと、ドレインが前
記第１の電位に接続され、ゲートが前記第１の電位と前
記第４のエンハンスメント形NMOSトランジスタのドレイ
ンとの間の分圧電位に接続されるエンハンスメント形PM
OSトランジスタと、ドレインとゲートの双方が前記エン
ハンスメント形PMOSトランジスタのソースに接続され、
ソースが前記第４のエンハンスメント形NMOSトランジス
タのドレインに接続される第３のエンハンスメント形NM
OSトランジスタと、により形成され、前記第１のエンハ
ンスメント形NMOSトランジスタのソースならびに前記エ
ンハンスメント形PMOSトランジスタのソースを出力端と
する差動増幅回路と、逆相入力側端子が、前記第１のエ
ンハンスメント形NMOSトランジスタのソースに接続さ
れ、正相入力側端子が、前記第１のエンハンスメント形
PMOSトランジスタのソースに接続されて、出力側端子が
前記電圧出力端子に接続される演算増幅器と、ゲートが
所定の定電圧源に接続され、ソースが低電位の第２の電
源に接続される前記第４のエンハンスメント形NMOSトラ
ンジスタと、を備えて構成してもよい。
１の電位に接続され、ゲートが所定の電圧出力端子に接
続される第１のエンハンスメント形NMOSトランジスタ
と、ドレインとゲートの双方が前記第１のNMOSトランジ
スタのソースに接続され、ソースが第４のエンハンスメ
ント形NMOSトランジスタのドレインに接続される第２の
エンハンスメント形NMOSトランジスタと、ドレインが前
記第１の電位に接続され、ゲートが前記第１の電位と前
記第４のエンハンスメント形NMOSトランジスタのドレイ
ンとの間の分圧電位に接続されるエンハンスメント形PM
OSトランジスタと、ドレインとゲートの双方が前記エン
ハンスメント形PMOSトランジスタのソースに接続され、
ソースが前記第４のエンハンスメント形NMOSトランジス
タのドレインに接続される第３のエンハンスメント形NM
OSトランジスタと、により形成され、前記第１のエンハ
ンスメント形NMOSトランジスタのソースならびに前記エ
ンハンスメント形PMOSトランジスタのソースを出力端と
する差動増幅回路と、逆相入力側端子が、前記第１のエ
ンハンスメント形NMOSトランジスタのソースに接続さ
れ、正相入力側端子が、前記第１のエンハンスメント形
PMOSトランジスタのソースに接続されて、出力側端子が
前記電圧出力端子に接続される演算増幅器と、ゲートが
所定の定電圧源に接続され、ソースが低電位の第２の電
源に接続される前記第４のエンハンスメント形NMOSトラ
ンジスタと、を備えて構成してもよい。
次に、本発明について図面を参照して説明する。第１
図は、本発明の第１の実施例の回路図である。第１図に
示されるように、本実施例は、演算増幅器１と、エンハ
ンスメント形NMOSトランジスタ2,4,5と、エンハンスメ
ント形PMOSトランジスタ３と、抵抗6,7と、を備えて構
成される。
図は、本発明の第１の実施例の回路図である。第１図に
示されるように、本実施例は、演算増幅器１と、エンハ
ンスメント形NMOSトランジスタ2,4,5と、エンハンスメ
ント形PMOSトランジスタ３と、抵抗6,7と、を備えて構
成される。
第１図において、エンハンスメント形NMOSトランジス
タ４および５は、共にMOS抵抗を形成しており、今、こ
れらの抵抗値を、それぞれR4およびR5とすると、エンハ
ンスメント形NMOSトランジスタ２およびエンハンスメン
ト形PMOSトランジスタ３を流れる電流i1およびi2は、そ
れぞれ次式により表わされる。
タ４および５は、共にMOS抵抗を形成しており、今、こ
れらの抵抗値を、それぞれR4およびR5とすると、エンハ
ンスメント形NMOSトランジスタ２およびエンハンスメン
ト形PMOSトランジスタ３を流れる電流i1およびi2は、そ
れぞれ次式により表わされる。
i1＝KN（vG1−VTN）２ i2＝KP（vG2−VDD−VTD）２ 上式において、 KN＝（1/2）・μ1C01W1/L1 KP＝（1/2）・μ2C02W2/L2 vG1:エンハンスメント形 NMOSトランジスタ２のゲート電位 vG2:デプリーション形 PMOSトランジスタ３のゲート電位 VTN:エンハンスメント形 NMOSトランジスタ２のしきい値電圧 VTP:エンハンスメント形 PMOSトランジスタ３のしきい値電圧 μ1:エンハンスメント形 NMOSトランジスタ２の移動度 μ2:エンハンスメント形 PMOSトランジスタ３の移動度 C01:エンハンスメント形 NMOSトランジスタ２の酸化膜容量 C02:エンハンスメント形 PMOSトランジスタ３の酸化膜容量 W1: エンハンスメント形 NMOSトランジスタ２のチャネル幅 W2: エンハンスメント形 PMOSトランジスタ３のチャネル幅 L1: エンハンスメント形 NMOSトランジスタ２のチャネル長 L2: デプリーション形 PMOSトランジスタ３のチャネル長 である。
従って、上式により、演算増幅器１の利得が十分に大
きい場合には、端子51からの出力電圧Voutは、次式にて
与えられる。
きい場合には、端子51からの出力電圧Voutは、次式にて
与えられる。
今、前述の従来例と同様に、R5KP＝R4KNと設定する
と、出力電圧Voutは、次式のように表わされる。
と、出力電圧Voutは、次式のように表わされる。
上式において、電圧値VDD、VTPおよびVTNの温度係数
は抵抗値の温度計数に比較して十分小さい値であるため
これを省略し、抵抗値R6およびR7のみについて、その温
度係数をαとすると、温度がＴの時における出力電圧V
outは次式によって与えられる。
は抵抗値の温度計数に比較して十分小さい値であるため
これを省略し、抵抗値R6およびR7のみについて、その温
度係数をαとすると、温度がＴの時における出力電圧V
outは次式によって与えられる。
即ち、出力電圧Voutは、周囲温度に関せず一定に保持
されることが分る。
されることが分る。
一方、第２図に示されるのは、本発明の第２の実施例
を示す回路図であるが、演算増幅器８、エンハンスメン
ト形NMOSトランジスタ9,11,12およびエンハンスメント
形PMOSトランジスタ10を含む構成については、前述の第
１の実施例の場合と同様であるが、この実施例の場合
は、前述の第１の実施例に対して、新たに、エンハンス
メント形NMOSトランジスタ13が追加されている点におい
て異なる構成となっている。
を示す回路図であるが、演算増幅器８、エンハンスメン
ト形NMOSトランジスタ9,11,12およびエンハンスメント
形PMOSトランジスタ10を含む構成については、前述の第
１の実施例の場合と同様であるが、この実施例の場合
は、前述の第１の実施例に対して、新たに、エンハンス
メント形NMOSトランジスタ13が追加されている点におい
て異なる構成となっている。
第２図において、新たに追加されたエンハンスメント
形NMOSトランジスタ13は、端子52から入力される電圧Vb
に対応して、飽和領域において動作させるものとする。
この場合、エンハンスメント形NMOSトランジスタ13のド
レイン電流IDは、VTNをエンハンスメント形NMOSトラン
ジスタ13のしきい値電圧とすると、 ID＝KN・（Vb−VTN） として表わされる。このIDの電流値は、電圧Vbを一定に
保持するものとすると、ドレインとソース間の電圧に関
係なく一定に維持される。従って、仮に電源雑音等が混
入することがあっても、エンハンスメント形NMOSトラン
ジスタ13を流れる電流は定時一定に保持され、電源雑音
等による出力電流変動を完全に阻止することが可能とな
る。
形NMOSトランジスタ13は、端子52から入力される電圧Vb
に対応して、飽和領域において動作させるものとする。
この場合、エンハンスメント形NMOSトランジスタ13のド
レイン電流IDは、VTNをエンハンスメント形NMOSトラン
ジスタ13のしきい値電圧とすると、 ID＝KN・（Vb−VTN） として表わされる。このIDの電流値は、電圧Vbを一定に
保持するものとすると、ドレインとソース間の電圧に関
係なく一定に維持される。従って、仮に電源雑音等が混
入することがあっても、エンハンスメント形NMOSトラン
ジスタ13を流れる電流は定時一定に保持され、電源雑音
等による出力電流変動を完全に阻止することが可能とな
る。
以上詳細に説明したように、本発明は、回路構成にお
いてデプリーション形のMOSトランジスタを使用するこ
となく、エンハンスメント形のMOSトランジスタのみに
より構成することができるため、デプリーション形のMO
Sトランジスタ特有のCMOSプロセスにおける製造工程に
拘わる問題を排除することが可能となり、総合工程数を
低減することができるという効果がある。
いてデプリーション形のMOSトランジスタを使用するこ
となく、エンハンスメント形のMOSトランジスタのみに
より構成することができるため、デプリーション形のMO
Sトランジスタ特有のCMOSプロセスにおける製造工程に
拘わる問題を排除することが可能となり、総合工程数を
低減することができるという効果がある。
第１図および第２図は、それぞれ本発明の第１および第
２の実施例の回路図、第３図は従来例の回路図である。 図において、1,8,16……演算増幅器、2,4,5,9,11,12,1
3,17……エンハスメント形NMOSトランジスタ、3,10……
エンハンスメント形PMOSトランジスタ、6,7,14,15,19,2
0……抵抗、18……デプリーション形NMOSトランジス
タ、21……定電流源。
２の実施例の回路図、第３図は従来例の回路図である。 図において、1,8,16……演算増幅器、2,4,5,9,11,12,1
3,17……エンハスメント形NMOSトランジスタ、3,10……
エンハンスメント形PMOSトランジスタ、6,7,14,15,19,2
0……抵抗、18……デプリーション形NMOSトランジス
タ、21……定電流源。
Claims (2)
- 【請求項１】ドレインが高電位の第１の電位に接続さ
れ、ゲートが所定の電圧出力端子に接続される第１のエ
ンハンスメント形NMOSトランジスタと、ドレインとゲー
トの双方が前記第１のNMOSトランジスタのソースに接続
され、ソースが低電位の第２の電位に接続される第２の
エンハンスメント形NMOSトランジスタと、ドレインが前
記第１の電位に接続され、ゲートが前記第１および第２
の電位間の分圧電位に接続されるエンハンスメント形PM
OSトランジスタと、ドレインとゲートの双方が前記エン
ハンスメント形PMOSトランジスタのソースに接続され、
ソースが前記第２の電位に接続される第３のエンハンス
メント形NMOSトランジスタと、により形成され、前記第
１のエンハンスメント形NMOSトランジスタのソースなら
びに前記エンハンスメント形PMOSトランジスタのソース
を出力端とする差動増幅回路と、 逆相入力側端子が、前記第１のエンハンスメント形NMOS
トランジスタのソースに接続され、正相入力側端子が、
前記エンハンスメント形PMOSトランジスタのソースに接
続されて、出力側端子が前記電圧出力端子に接続される
演算増幅器と、 を備えることを特徴とする定電圧回路。 - 【請求項２】ドレインが高電位の第１の電位に接続さ
れ、ゲートが所定の電圧出力端子に接続される第１のエ
ンハンスメント形NMOSトランジスタと、ドレインとゲー
トの双方が前記第１のNMOSトランジスタのソースに接続
され、ソースが第４のエンハンスメント形NMOSトランジ
スタのドレインに接続される第２のエンハンスメント形
NMOSトランジスタと、ドレインが前記第１の電位に接続
され、ゲートが前記第１の電位と前記第４のエンハンス
メント形NMOSトランジスタのドレインとの間の分圧電位
に接続されるエンハンスメント形PMOSトランジスタと、
ドレインとゲートの双方が前記エンハンスメント形PMOS
トランジスタのソースに接続され、ソースが前記第４の
エンハンスメント形NMOSトランジスタのドレインに接続
される第３のエンハンスメント形NMOSトランジスタと、
により形成され、前記第１のエンハンスメント形NMOSト
ランジスタのソースならびに前記エンハンスメント形PM
OSトランジスタのソースを出力端とする差動増幅回路
と、 逆相入力側端子が、前記第１のエンハンスメント形NMOS
トランジスタのソースに接続され、正相入力側端子が、
前記第１のエンハンスメント形PMOSトランジスタのソー
スに接続されて、出力側端子が前記電圧出力端子に接続
される演算増幅器と、 ゲートが所定の定電圧源に接続され、ソースが低電位の
第２の電源に接続される前記第４のエンハンスメント形
NMOSトランジスタと、 を備えることを特徴とする定電圧回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP20988190A JP2808855B2 (ja) | 1990-08-08 | 1990-08-08 | 定電圧回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP20988190A JP2808855B2 (ja) | 1990-08-08 | 1990-08-08 | 定電圧回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0496113A JPH0496113A (ja) | 1992-03-27 |
| JP2808855B2 true JP2808855B2 (ja) | 1998-10-08 |
Family
ID=16580194
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP20988190A Expired - Lifetime JP2808855B2 (ja) | 1990-08-08 | 1990-08-08 | 定電圧回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2808855B2 (ja) |
-
1990
- 1990-08-08 JP JP20988190A patent/JP2808855B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0496113A (ja) | 1992-03-27 |
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