JPH051648B2 - - Google Patents
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- JPH051648B2 JPH051648B2 JP58217756A JP21775683A JPH051648B2 JP H051648 B2 JPH051648 B2 JP H051648B2 JP 58217756 A JP58217756 A JP 58217756A JP 21775683 A JP21775683 A JP 21775683A JP H051648 B2 JPH051648 B2 JP H051648B2
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- 238000010168 coupling process Methods 0.000 description 2
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Description
【発明の詳細な説明】
〔発明の利用分野〕
本発明はCMOSデバイスにより構成された差
動入力の演算増幅器に係り、特に高利得で高速な
動作特性を得るのに好適な演算増幅器に関する。
動入力の演算増幅器に係り、特に高利得で高速な
動作特性を得るのに好適な演算増幅器に関する。
CMOS演算増幅器のもつとも基本的な構成は
例えばIEEEJournal of Solid−State Circuits
Vol.SC−17，No.６，December 1982（文献と称
す）P.971のFig.4に示されている。第１図は上記
文献のFig.4をPMOSとNMOSを置換えて示した
ものである。CMOSではPMOSとNMOSの電気
的特性はほぼ対称的なので、このようにしても機
能的には同等である。演算増幅器の差動段はＭ１
〜Ｍ５で構成されている。すなわち、共通ソース
接続されたトランジスタ対Ｍ１，Ｍ２と、これら
の逆導電型のＭ３，Ｍ４とで差動段が構成され、
Ｍ５はその動作電流を制御する。Ｍ３，Ｍ４はゲ
ートが共通接続され、その共通ゲートノードがＭ
３のドレインに接続されてカレントミラー構成と
される。さらにＭ１とＭ３のドレインが、またＭ
２とＭ４のドレインが接続され、Ｍ３，Ｍ４はＭ
１，Ｍ２のアクテイブ負荷とされる。Ｍ３のドレ
インはカレントミラーのリフアレンスであり、こ
こではアクテイブ負荷制御用ノードと呼ぶ。一
方、Ｍ４のドレインは次段への出力信号を取りだ
す出力ノードである。差動段の交流特性は第２図
に示す等価回路によつて解析できる。図において
記号gMはゲート・ソース電圧によるドレイン電
流増幅率であり、ｒは飽和時の微分抵抗である。
第１図においてＭ１とＭ２，Ｍ３とＭ４は同じ大
きさのトランジスタであり、線形動作領域では電
位V1とV2および電位V3とV4は各々ほぼ等しいと
考えてよいから、第２図においてgM1＝gM2、r1＝
r2、gM3＝gM4、r3＝r4となる。この条件で解くと
利得Ｇは次式となる。
例えばIEEEJournal of Solid−State Circuits
Vol.SC−17，No.６，December 1982（文献と称
す）P.971のFig.4に示されている。第１図は上記
文献のFig.4をPMOSとNMOSを置換えて示した
ものである。CMOSではPMOSとNMOSの電気
的特性はほぼ対称的なので、このようにしても機
能的には同等である。演算増幅器の差動段はＭ１
〜Ｍ５で構成されている。すなわち、共通ソース
接続されたトランジスタ対Ｍ１，Ｍ２と、これら
の逆導電型のＭ３，Ｍ４とで差動段が構成され、
Ｍ５はその動作電流を制御する。Ｍ３，Ｍ４はゲ
ートが共通接続され、その共通ゲートノードがＭ
３のドレインに接続されてカレントミラー構成と
される。さらにＭ１とＭ３のドレインが、またＭ
２とＭ４のドレインが接続され、Ｍ３，Ｍ４はＭ
１，Ｍ２のアクテイブ負荷とされる。Ｍ３のドレ
インはカレントミラーのリフアレンスであり、こ
こではアクテイブ負荷制御用ノードと呼ぶ。一
方、Ｍ４のドレインは次段への出力信号を取りだ
す出力ノードである。差動段の交流特性は第２図
に示す等価回路によつて解析できる。図において
記号gMはゲート・ソース電圧によるドレイン電
流増幅率であり、ｒは飽和時の微分抵抗である。
第１図においてＭ１とＭ２，Ｍ３とＭ４は同じ大
きさのトランジスタであり、線形動作領域では電
位V1とV2および電位V3とV4は各々ほぼ等しいと
考えてよいから、第２図においてgM1＝gM2、r1＝
r2、gM3＝gM4、r3＝r4となる。この条件で解くと
利得Ｇは次式となる。
Ｇ＝N0／V1−V2＝gM2（r2r4） ……(1)
また
gM＝（２（Ｗ／Ｌ）βI）1/2
ｒ＝（λI）-1
である。ここで（Ｗ／Ｌ）はMOSトランジスタ
のサイズ、βはチヤネルコンドクタンス、λはチ
ヤネル長変調効果係数、Ｉはドレイン電流であ
る。これらを代入すると次式をうる。
のサイズ、βはチヤネルコンドクタンス、λはチ
ヤネル長変調効果係数、Ｉはドレイン電流であ
る。これらを代入すると次式をうる。
ここでＩ＝I0／２、gM2におけるβ＝βN、Ｗ／
Ｌ＝（Ｗ／Ｌ）、r2におけるλ＝λN、r4におけるλ
＝λPとおいた。
Ｌ＝（Ｗ／Ｌ）、r2におけるλ＝λN、r4におけるλ
＝λPとおいた。
一方スリユーレートＳは単位時間に変化する電
圧値として定義され次式で表わされる。
圧値として定義され次式で表わされる。
Ｓ＝Ｉ／CL ……(3)
ここでCLは負荷容量、Ｉは負荷の充放電に関
わる電流である。第１図の電圧V4についてスリ
ユーレートを考えると、Ｉ＝I0／２とすればよ
い。また負荷量CLとしてＭ２，Ｍ４の自己容量
のみ考えＭ６等の負荷を無視するものとすれば、
CLは次のようになる。
わる電流である。第１図の電圧V4についてスリ
ユーレートを考えると、Ｉ＝I0／２とすればよ
い。また負荷量CLとしてＭ２，Ｍ４の自己容量
のみ考えＭ６等の負荷を無視するものとすれば、
CLは次のようになる。
CL＝CJLJ・（W2＋W4） ……(4)
CJは単位面積当りの拡散層容量、LJは拡散層の
幅、W2、W4は各々Ｍ２，Ｍ４のチヤネル幅であ
る。これらを代入すると Ｓ＝I0／2CJLJ（W2＋W4） ……(5) となる。一般にはW2≫W4であり(5)式W4＝０と
おいたものはスリユーレートの上限を与える。こ
のときのスリユーレートＳをSnと書くと Sn＝I0／2CJLJW2＞Ｓ ……(6) となる。
幅、W2、W4は各々Ｍ２，Ｍ４のチヤネル幅であ
る。これらを代入すると Ｓ＝I0／2CJLJ（W2＋W4） ……(5) となる。一般にはW2≫W4であり(5)式W4＝０と
おいたものはスリユーレートの上限を与える。こ
のときのスリユーレートＳをSnと書くと Sn＝I0／2CJLJW2＞Ｓ ……(6) となる。
(2)式において（Ｗ／Ｌ）2＝W2／ＬとおきW2に
ついて解いて(6)式に代入すればスリユーレートと
利得の関係が得られる。
ついて解いて(6)式に代入すればスリユーレートと
利得の関係が得られる。
Sn＝2βN／CJLJＬ（λP＋λN）2G2 ……(7)
(7)式において拡散層の長さLJ、拡散層の単位面
積当りの容量CJ、チヤネル長変調効果係数λP及び
λN、チヤネルコンダクタンスβNはプロセスによ
つて決まる定数である。またチヤネル長Ｌはプロ
セスによつて最小寸法が決まつている。したがつ
てスリユーレートの最大値は Sn∝１／G2 ……(8) となり、利得を得ようとすればスリユーレートは
大幅に低下する。
積当りの容量CJ、チヤネル長変調効果係数λP及び
λN、チヤネルコンダクタンスβNはプロセスによ
つて決まる定数である。またチヤネル長Ｌはプロ
セスによつて最小寸法が決まつている。したがつ
てスリユーレートの最大値は Sn∝１／G2 ……(8) となり、利得を得ようとすればスリユーレートは
大幅に低下する。
このため、例えば第３図に示すようなリセツト
回路を有する積分器においてはリセツト時間がほ
ぼスリユーレートの逆数に比例するため、リセツ
ト時間を長くとらねばならない。また第４図に示
すような電圧フオロワの場合出力がスリユーレー
ト以上に早く動けないため、入力の変化に追従で
きないという欠点を生じる。
回路を有する積分器においてはリセツト時間がほ
ぼスリユーレートの逆数に比例するため、リセツ
ト時間を長くとらねばならない。また第４図に示
すような電圧フオロワの場合出力がスリユーレー
ト以上に早く動けないため、入力の変化に追従で
きないという欠点を生じる。
同様の問題は前出の文献のP978のFig.18に示
されたような、あるいはISSCC83 Tochical
Paper FAM17.5（文献と称す）P.314のFigure2
に示されたような折り返しカスコードアンプにお
いても生じる。カスコードアンプは第４図のよう
な基本的な増幅器に比べあまりスリユーレートを
低下させることなく高利得を得られる点が特徴で
ある。しかしこの場合もスリユーレートは利得の
逆数にほぼ比例するという結果が得られる。
されたような、あるいはISSCC83 Tochical
Paper FAM17.5（文献と称す）P.314のFigure2
に示されたような折り返しカスコードアンプにお
いても生じる。カスコードアンプは第４図のよう
な基本的な増幅器に比べあまりスリユーレートを
低下させることなく高利得を得られる点が特徴で
ある。しかしこの場合もスリユーレートは利得の
逆数にほぼ比例するという結果が得られる。
このような問題に対しスリユーレート向上のた
めの対策がElectronics Letters 3rd
February1983.Vol.19、No.３（文献と称す。）
P92に示されている。この回路は平衡型差動段に
適用されるものであり差動段の２出力をモニター
し、入力電圧に差が生じて２出力のうち一方が低
下するとバイアス電圧を上げ電流を増加させるよ
うに働く。この結果利得は低下するがスリユーレ
ートを向上させることができる。
めの対策がElectronics Letters 3rd
February1983.Vol.19、No.３（文献と称す。）
P92に示されている。この回路は平衡型差動段に
適用されるものであり差動段の２出力をモニター
し、入力電圧に差が生じて２出力のうち一方が低
下するとバイアス電圧を上げ電流を増加させるよ
うに働く。この結果利得は低下するがスリユーレ
ートを向上させることができる。
しかしこの回路は非平衡出力の差動段には適用
できない。また回路規模が大きいこと、差動段の
出力負荷が大きいと応答が遅くなることといつた
欠点があつた。
できない。また回路規模が大きいこと、差動段の
出力負荷が大きいと応答が遅くなることといつた
欠点があつた。
本発明の目的はスリユーレート改善した演算増
幅器を提供することにある。
幅器を提供することにある。
本発明は演算増幅器と差動段にバイアス電圧を
供給するバイアス電圧発生回路の中に、PMOS
とNMOSのトランジスタを並列接続したものを
挿入し、各々のゲートに差動段出力の１つ、具体
的には次段に接続されない側の出力、つまりアク
テイブ負荷制御用ノードの出力を印加することに
よつて、入力電圧に差が生じ差動段の出力が動作
点からはずれた場合に差動段の電流を増加させる
方向にバイアス電圧を変化させるように動作し、
スリユーレートを向上させる回路を備えた演算増
幅器を提供するものである。
供給するバイアス電圧発生回路の中に、PMOS
とNMOSのトランジスタを並列接続したものを
挿入し、各々のゲートに差動段出力の１つ、具体
的には次段に接続されない側の出力、つまりアク
テイブ負荷制御用ノードの出力を印加することに
よつて、入力電圧に差が生じ差動段の出力が動作
点からはずれた場合に差動段の電流を増加させる
方向にバイアス電圧を変化させるように動作し、
スリユーレートを向上させる回路を備えた演算増
幅器を提供するものである。
以下、本発明の一実施例を第５図により説明す
る。第５図は第１図に示した従来回路の差動段の
部分に、本発明によるバイアス回路を適用した例
である。通常バイアス回路はＭ８とＭ９が直結さ
れ、あるいは各々が多段に重ねられたものであ
る。ここにPMOSトランジスタＭ１０とNMOS
トランジスタＭ１１の並列接続で構成されるバイ
アス制御回路１が挿入されている。PMOSトラ
ンジスタＭ１０は差動段のアクテイブ負荷制御用
ノードの電圧V3が低くなると低抵抗になる。一
方NMOSトランジスタＭ１１は電圧V3が高くな
ると低抵抗になる。したがつてバイアス制御回路
１は電圧V3が動作点電圧より高く、あるいは低
くなると低抵抗になるような可変抵抗として働
く。この結果バイアス電圧V6はV1V2のとき低
く、V1とV2の差が大きくなると高くなり、Ｍ５
の電流を増加させてスリユーレートを向上させ
る。また出力V0に大きな負荷がついていても出
力V3には自己容量による負荷しかつかないため、
バイアス電圧の応答が早い。
る。第５図は第１図に示した従来回路の差動段の
部分に、本発明によるバイアス回路を適用した例
である。通常バイアス回路はＭ８とＭ９が直結さ
れ、あるいは各々が多段に重ねられたものであ
る。ここにPMOSトランジスタＭ１０とNMOS
トランジスタＭ１１の並列接続で構成されるバイ
アス制御回路１が挿入されている。PMOSトラ
ンジスタＭ１０は差動段のアクテイブ負荷制御用
ノードの電圧V3が低くなると低抵抗になる。一
方NMOSトランジスタＭ１１は電圧V3が高くな
ると低抵抗になる。したがつてバイアス制御回路
１は電圧V3が動作点電圧より高く、あるいは低
くなると低抵抗になるような可変抵抗として働
く。この結果バイアス電圧V6はV1V2のとき低
く、V1とV2の差が大きくなると高くなり、Ｍ５
の電流を増加させてスリユーレートを向上させ
る。また出力V0に大きな負荷がついていても出
力V3には自己容量による負荷しかつかないため、
バイアス電圧の応答が早い。
第６図は差動段出力のうちのアクテイブ負荷制
御用ノード側の出力電圧V3に対するバイアス電
圧V6、V7およびMOSトランジスタＭ５を流れる
電流Ｉの変化の様子を示したものである。この例
では差動段出力V3の動作点電圧が−0.5V付近に
あり、ここからはずれるとバイアス電圧V6が高
くなりこのためＭ５に流れる電流Ｉが増加する様
子がわかる。バイアス電圧を最小にするようなゲ
ート電圧（VP）および電流の最小値（IP）と最大
値（IM）の比は回路構成や各トランジスタのサイ
ズ設計により変えることができる。この図に示し
た例ではIM／IP＝3.4であり、スリユーレート3.4
倍改善できることがわかる。
御用ノード側の出力電圧V3に対するバイアス電
圧V6、V7およびMOSトランジスタＭ５を流れる
電流Ｉの変化の様子を示したものである。この例
では差動段出力V3の動作点電圧が−0.5V付近に
あり、ここからはずれるとバイアス電圧V6が高
くなりこのためＭ５に流れる電流Ｉが増加する様
子がわかる。バイアス電圧を最小にするようなゲ
ート電圧（VP）および電流の最小値（IP）と最大
値（IM）の比は回路構成や各トランジスタのサイ
ズ設計により変えることができる。この図に示し
た例ではIM／IP＝3.4であり、スリユーレート3.4
倍改善できることがわかる。
第７図は折返しカスコードアンプの差動段に本
発明のバイアス回路を適用した第２の実施例であ
る。折返しカスコードアンプの差動段の回路例は
文献P.978のFig.18に記載されている。第７図
は文献の図におけるPMOSとNMOSの関係を逆
にしたものと類似の差動段を用いている。すなわ
ち共通ソース接続のトランジスタ対Ｍ１，Ｍ２の
形式上の負荷はＭ３，Ｍ４であるが、さらに実質
上のアクテイブ負荷として、トランジスタ対Ｍ
８，Ｍ９とトランジスタ対Ｍ１０，Ｍ１１がカス
コード接続されたカスコード型MOSトランジス
タ対が逆導電型MOSトランジスタ対Ｍ６，Ｍ７
を介して接続されている。本実施例も、アクテイ
ブ負荷であるカスコード型MOSトランジスタ対
のドレインのうち、次段への出力信号を取りだす
側のドレイン（Ｍ９のドレイン）ではなく、ゲー
トと接続され、アクテイブ負荷制御用のノードと
なる側のドレイン（Ｍ８のドレイン）の電圧V6
が動作電流制御のためのバイアス電圧作成に用い
られる点に特徴がある。なお、これに対応して、
折り返しカスコードアンプ構成の差動段自身の回
路も上記文献に記載されたものと若干異なる。
文献に記載された回路では、第７図のＭ１０で
はなく反対側のＭ１１に対応するトランジスタの
ゲートとドレインが接続されている。このように
しても動作点電圧や利得は同じである。しかしス
リユーレートを改善するために電圧V6でバイア
ス制御回路に帰還をかけようとする場合、文献
と同等の回路を差動段に採用すると出力V0の負
荷による影響がＭ１１，Ｍ１０を通つて回り込ん
でくる。このためバイアスを動かすまでの応答が
遅くなるという欠点がある。これに対して第７図
のように、Ｍ８と同じ側のＭ１０のゲートとドレ
インを接続する構成にすれば出力V0につく負荷
の影響が出力V6に及ばないため上記のような問
題は生じない。
発明のバイアス回路を適用した第２の実施例であ
る。折返しカスコードアンプの差動段の回路例は
文献P.978のFig.18に記載されている。第７図
は文献の図におけるPMOSとNMOSの関係を逆
にしたものと類似の差動段を用いている。すなわ
ち共通ソース接続のトランジスタ対Ｍ１，Ｍ２の
形式上の負荷はＭ３，Ｍ４であるが、さらに実質
上のアクテイブ負荷として、トランジスタ対Ｍ
８，Ｍ９とトランジスタ対Ｍ１０，Ｍ１１がカス
コード接続されたカスコード型MOSトランジス
タ対が逆導電型MOSトランジスタ対Ｍ６，Ｍ７
を介して接続されている。本実施例も、アクテイ
ブ負荷であるカスコード型MOSトランジスタ対
のドレインのうち、次段への出力信号を取りだす
側のドレイン（Ｍ９のドレイン）ではなく、ゲー
トと接続され、アクテイブ負荷制御用のノードと
なる側のドレイン（Ｍ８のドレイン）の電圧V6
が動作電流制御のためのバイアス電圧作成に用い
られる点に特徴がある。なお、これに対応して、
折り返しカスコードアンプ構成の差動段自身の回
路も上記文献に記載されたものと若干異なる。
文献に記載された回路では、第７図のＭ１０で
はなく反対側のＭ１１に対応するトランジスタの
ゲートとドレインが接続されている。このように
しても動作点電圧や利得は同じである。しかしス
リユーレートを改善するために電圧V6でバイア
ス制御回路に帰還をかけようとする場合、文献
と同等の回路を差動段に採用すると出力V0の負
荷による影響がＭ１１，Ｍ１０を通つて回り込ん
でくる。このためバイアスを動かすまでの応答が
遅くなるという欠点がある。これに対して第７図
のように、Ｍ８と同じ側のＭ１０のゲートとドレ
インを接続する構成にすれば出力V0につく負荷
の影響が出力V6に及ばないため上記のような問
題は生じない。
第７図のバイアス回路（MB１〜MB５）は
PMOSトランジスタＭ３，Ｍ４の電流を決める
バイアス電圧VB1、NMOSトランジスタＭ５の電
流を決めるバイアス電圧VB3、および電圧V3、V4
の動作点電圧を決めるバイアス電圧VB2を作つて
いる。スリユーレートを大きくするためにはＭ５
の電流だけでなくＭ３，Ｍ４の電流も増大させる
必要がある。したがつてこのときバイアス電圧
VB3は高く、VB1は低くしなくてはならない。こ
れはバイアス制御回路１を図のようにMB２と
MB５の間に挿入することによつて自動的に実現
される。
PMOSトランジスタＭ３，Ｍ４の電流を決める
バイアス電圧VB1、NMOSトランジスタＭ５の電
流を決めるバイアス電圧VB3、および電圧V3、V4
の動作点電圧を決めるバイアス電圧VB2を作つて
いる。スリユーレートを大きくするためにはＭ５
の電流だけでなくＭ３，Ｍ４の電流も増大させる
必要がある。したがつてこのときバイアス電圧
VB3は高く、VB1は低くしなくてはならない。こ
れはバイアス制御回路１を図のようにMB２と
MB５の間に挿入することによつて自動的に実現
される。
第７図におけるバイアス回路の特性の例を第８
図に示す。バイアス回路への入力電圧V6を横軸
に、出力バイアス電圧VB1、VB2、VB3を縦軸にと
つている。またこのときＭ５に流れる電流を同時
に示してある。この例では動作点電圧VPは−
1.5V付近にあり、電流の最小値IPと最大値IMの比
IM／IPは3.8である。すなわち通常動作に比べ動作
点からはずれた場合には最大3.8倍のスリユーレ
ートで動作しうる。
図に示す。バイアス回路への入力電圧V6を横軸
に、出力バイアス電圧VB1、VB2、VB3を縦軸にと
つている。またこのときＭ５に流れる電流を同時
に示してある。この例では動作点電圧VPは−
1.5V付近にあり、電流の最小値IPと最大値IMの比
IM／IPは3.8である。すなわち通常動作に比べ動作
点からはずれた場合には最大3.8倍のスリユーレ
ートで動作しうる。
第９図は第７図の差動段にＭ２０，Ｍ２１およ
びＭ２２〜Ｍ２４で構成されるソースフオロワと
Ｍ２５，Ｍ２６で構成される出力段、およびMB
６〜MB９で構成される第２のバイアス回路を組
合わせて構成した演算増幅器の回路例である。差
動段の出力V7は次段のＭ２０，Ｍ２４に接続さ
れているとともに、増幅器出力段の出力V0から
抵抗Ｒ、容量Ｃを介して帰還がかかつている。こ
の帰還路の存在のためV7の負荷はかなり大きく
なる。したがつてバイアス制御回路１への信号
V6をV7の影響から切離すことは重要であり、Ｍ
１１のゲート・ソース間を結合するのではなく図
のようにＭ１０の側で結合するようにしなくては
ならない。なおＣ，Ｒは位相補償のためにつけて
あるものである。
びＭ２２〜Ｍ２４で構成されるソースフオロワと
Ｍ２５，Ｍ２６で構成される出力段、およびMB
６〜MB９で構成される第２のバイアス回路を組
合わせて構成した演算増幅器の回路例である。差
動段の出力V7は次段のＭ２０，Ｍ２４に接続さ
れているとともに、増幅器出力段の出力V0から
抵抗Ｒ、容量Ｃを介して帰還がかかつている。こ
の帰還路の存在のためV7の負荷はかなり大きく
なる。したがつてバイアス制御回路１への信号
V6をV7の影響から切離すことは重要であり、Ｍ
１１のゲート・ソース間を結合するのではなく図
のようにＭ１０の側で結合するようにしなくては
ならない。なおＣ，Ｒは位相補償のためにつけて
あるものである。
以上述べたように本発明によれば２つの入力電
圧の差が大きいときバイアス電圧を変化させて差
動段の電流を増やすことができるのでスリユーレ
ートを大幅に改善することができる。このため従
来演算増幅器では利得とスリユーレートが相反す
る関係にあり、ある程度のスリユーレートを確保
するには利得を低く抑えなければならなかつた
が、本発明を適用することにより高利得と高スリ
ユーレートを同時に得ることができるようにな
り、高性能な演算増幅器を得ることが可能とな
る。
圧の差が大きいときバイアス電圧を変化させて差
動段の電流を増やすことができるのでスリユーレ
ートを大幅に改善することができる。このため従
来演算増幅器では利得とスリユーレートが相反す
る関係にあり、ある程度のスリユーレートを確保
するには利得を低く抑えなければならなかつた
が、本発明を適用することにより高利得と高スリ
ユーレートを同時に得ることができるようにな
り、高性能な演算増幅器を得ることが可能とな
る。
第１図は従来のCMOS演算増幅器の回路図、
第２図はその小信号等価回路、第３図はリセツト
を有する積分器の接続図及び出力波形、第４図は
電圧フオロワの接続図及び出力波形、第５図は従
来の増幅器の差動段に本発明のバイアス制御回路
を適用した回路図、第６図は第５図のバイアス回
路の出力特性、第７図はカスコートアンプに適用
した回路図、第８図は第７図のバイアス回路の出
力特性、第９図は本発明の高性能演算増幅器の回
路図である。 １……バイアス電圧制御回路。
第２図はその小信号等価回路、第３図はリセツト
を有する積分器の接続図及び出力波形、第４図は
電圧フオロワの接続図及び出力波形、第５図は従
来の増幅器の差動段に本発明のバイアス制御回路
を適用した回路図、第６図は第５図のバイアス回
路の出力特性、第７図はカスコートアンプに適用
した回路図、第８図は第７図のバイアス回路の出
力特性、第９図は本発明の高性能演算増幅器の回
路図である。 １……バイアス電圧制御回路。
Claims (1)
- 【特許請求の範囲】 １ 互いに共通ソース接続された第１のMOSト
ランジスタ対と、互いに共通ゲート接続されて上
記第１のMOSトランジスタ対のアクテイブ負荷
となる第２のMOSトランジスタ対と、上記第１
のMOSトランジスタ対の共通ソースノードに接
続された動作電流制御用の定電流素子とを有し、
上記第２のMOSトランジスタ対の一方のドレイ
ンノードは次段への出力信号を取りだす出力ノー
ドとされ、他方のドレインノードは共通ゲートノ
ードに接続されてアクテイブ負荷制御用ノードと
される構成の差動段を含むCMOS型の演算増幅
器において、上記アクテイブ負荷制御用ノードに
接続され、その電圧に応じて上記定電流素子を制
御するためのバイアス電圧を発生するバイアス電
圧発生回路を有し、上記アクテイブ負荷制御用ノ
ードの電圧が動作点電圧から上下にはずれる程大
きな動作電流が上記差動段に与えられることを特
徴とする演算増幅器。 ２ 上記バイアス電圧発生手段はPMOSと
NMOSとを並列に接続し、各々のゲートに上記
アクテイブ負荷制御用ノードの電圧を共通に印加
するように構成した回路を含むことを特徴とする
特許請求の範囲第１項記載の演算増幅器。 ３ 上記差動段は折り返し形のカスコードアンプ
であり、カスコード型MOSトランジスタ対の一
方のドレインノードから次段への出力信号を得、
他方の、ゲートノードと接続された側のドレイン
であるアクテイブ負荷制御用ノードから上記バイ
アス電圧発生手段へ帰還する電圧を得ることを特
徴とする特許請求の範囲第１項記載の演算増幅
器。 ４ 上記カスコード型MOSトランジスタ対を構
成する１段目、２段目のMOSトランジスタ対は
それぞれ同一の側のMOSトランジスタのドレイ
ンがゲートと接続されることを特徴とする特許請
求の範囲第３項記載の演算増幅器。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58217756A JPS60111509A (ja) | 1983-11-21 | 1983-11-21 | 演算増幅器 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58217756A JPS60111509A (ja) | 1983-11-21 | 1983-11-21 | 演算増幅器 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS60111509A JPS60111509A (ja) | 1985-06-18 |
| JPH051648B2 true JPH051648B2 (ja) | 1993-01-08 |
Family
ID=16709249
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58217756A Granted JPS60111509A (ja) | 1983-11-21 | 1983-11-21 | 演算増幅器 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS60111509A (ja) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH02146807A (ja) * | 1988-11-29 | 1990-06-06 | Nec Corp | Ｃｍｏｓオペアンプ回路 |
| JP2009201119A (ja) * | 1996-03-19 | 2009-09-03 | Semiconductor Components Industries Llc | 低電圧演算増幅器とその方法 |
| JP4694323B2 (ja) * | 2005-09-09 | 2011-06-08 | ルネサスエレクトロニクス株式会社 | 差動増幅回路および半導体装置 |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5870609A (ja) * | 1981-10-23 | 1983-04-27 | Hitachi Ltd | 演算増幅回路 |
-
1983
- 1983-11-21 JP JP58217756A patent/JPS60111509A/ja active Granted
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5870609A (ja) * | 1981-10-23 | 1983-04-27 | Hitachi Ltd | 演算増幅回路 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS60111509A (ja) | 1985-06-18 |
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