JPS6132842B2 - - Google Patents
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- JPS6132842B2 JPS6132842B2 JP51123073A JP12307376A JPS6132842B2 JP S6132842 B2 JPS6132842 B2 JP S6132842B2 JP 51123073 A JP51123073 A JP 51123073A JP 12307376 A JP12307376 A JP 12307376A JP S6132842 B2 JPS6132842 B2 JP S6132842B2
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- JP
- Japan
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- transistor
- dividing circuit
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- transistors
- amplifier
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- 230000005669 field effect Effects 0.000 claims description 3
- 230000000694 effects Effects 0.000 description 4
- 101100484930 Saccharomyces cerevisiae (strain ATCC 204508 / S288c) VPS41 gene Proteins 0.000 description 3
- 238000010586 diagram Methods 0.000 description 3
- 101150073536 FET3 gene Proteins 0.000 description 2
- 239000003990 capacitor Substances 0.000 description 2
- 230000003321 amplification Effects 0.000 description 1
- 230000008878 coupling Effects 0.000 description 1
- 238000010168 coupling process Methods 0.000 description 1
- 238000005859 coupling reaction Methods 0.000 description 1
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- 229920006395 saturated elastomer Polymers 0.000 description 1
- 230000001360 synchronised effect Effects 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03F—AMPLIFIERS
- H03F1/00—Details of amplifiers with only discharge tubes, only semiconductor devices or only unspecified devices as amplifying elements
- H03F1/08—Modifications of amplifiers to reduce detrimental influences of internal impedances of amplifying elements
- H03F1/22—Modifications of amplifiers to reduce detrimental influences of internal impedances of amplifying elements by use of cascode coupling, i.e. earthed cathode or emitter stage followed by earthed grid or base stage respectively
Landscapes
- Engineering & Computer Science (AREA)
- Power Engineering (AREA)
- Amplifiers (AREA)
Description
【発明の詳細な説明】
本発明は、カスコード接続された入力回路を持
つ増幅器に関し、カスコード用バイアス回路に、
簡単な回路でブートストラツプを掛けることによ
り、雑音、歪、入力容量、許容特性を改善するこ
とを目的とする。
つ増幅器に関し、カスコード用バイアス回路に、
簡単な回路でブートストラツプを掛けることによ
り、雑音、歪、入力容量、許容特性を改善するこ
とを目的とする。
第１図に、従来より知られているカスコード接
続された入力回路を持つ増幅器を示す。第１図に
おいて、１は増幅器入力端、２，３は差動増幅器
を構成する電界効果トランジスタ（以下FETと
略す）、４は定電流源、５，６はカスコード用ト
ランジスタ、７，８はトランジスタ５，６のベー
スバイアス回路を構成する抵抗、９〜１２はカレ
ントミラー回路を構成するトランジスタおよび抵
抗、１３は電圧増幅用トランジスタ、１４は定電
流源、１５，１６は帰還用分割回路、１７は増幅
器出力端である。
続された入力回路を持つ増幅器を示す。第１図に
おいて、１は増幅器入力端、２，３は差動増幅器
を構成する電界効果トランジスタ（以下FETと
略す）、４は定電流源、５，６はカスコード用ト
ランジスタ、７，８はトランジスタ５，６のベー
スバイアス回路を構成する抵抗、９〜１２はカレ
ントミラー回路を構成するトランジスタおよび抵
抗、１３は電圧増幅用トランジスタ、１４は定電
流源、１５，１６は帰還用分割回路、１７は増幅
器出力端である。
つぎに、第１図の増幅器の動作について説明す
る。まず、端子１に加えられた入力電圧は、差動
増幅器２，３で増幅され、FET２のドレイン出
力電流はトランジスタ５を通つてトランジスタ１
３のベースに注入される。一方、FET３のドレ
イン出力電流はトランジスタ６を通り、カレント
ミラー回路９〜１２で返転してトランジスタ１３
のベースに注入される。そしてこれらのドレイン
出力電流はトランジスタ１３で増幅され、そのコ
レクタに増幅器出力電圧が現れる。この出力電圧
は、分割回路１５，１６で分割され、FET３の
ゲートに帰還される。したがつて、この増幅器の
電圧利得は、分割回路１５，１６の分割比の逆数
となる。
る。まず、端子１に加えられた入力電圧は、差動
増幅器２，３で増幅され、FET２のドレイン出
力電流はトランジスタ５を通つてトランジスタ１
３のベースに注入される。一方、FET３のドレ
イン出力電流はトランジスタ６を通り、カレント
ミラー回路９〜１２で返転してトランジスタ１３
のベースに注入される。そしてこれらのドレイン
出力電流はトランジスタ１３で増幅され、そのコ
レクタに増幅器出力電圧が現れる。この出力電圧
は、分割回路１５，１６で分割され、FET３の
ゲートに帰還される。したがつて、この増幅器の
電圧利得は、分割回路１５，１６の分割比の逆数
となる。
第１図のように、入力回路をカスコード接続に
することは、FET２のミラー効果による入力容
量増加の抑制、周波数特性の改善、FET２，３
の耐圧補償等に対して効果的である。
することは、FET２のミラー効果による入力容
量増加の抑制、周波数特性の改善、FET２，３
の耐圧補償等に対して効果的である。
しかし、FET２，３から発生する低域雑音に
ついて言えば、一般にドレイン・ソース間電圧を
低くするほど低域雑音は少くなるという性質があ
るため、カスコードトランジスタ５，６のエミツ
タ電圧をできるだけ低く設定した方が有利にな
る。しかし、トランジスタ５，６のエミツタ電圧
を低く設定すると、大きな入力電圧が印加された
場合、FET２，３のドレイン・ソース間電圧が
飽和するという問題がある。また飽和まで達しな
いまでも、歪が増加するという問題がある。
ついて言えば、一般にドレイン・ソース間電圧を
低くするほど低域雑音は少くなるという性質があ
るため、カスコードトランジスタ５，６のエミツ
タ電圧をできるだけ低く設定した方が有利にな
る。しかし、トランジスタ５，６のエミツタ電圧
を低く設定すると、大きな入力電圧が印加された
場合、FET２，３のドレイン・ソース間電圧が
飽和するという問題がある。また飽和まで達しな
いまでも、歪が増加するという問題がある。
これらの問題を解決し、低域雑音を低減させた
上に、入力容量をさらに小さくして周波数特性を
改善する方法として、第２図、および第３図に示
すようなブートストラツプカスコード回路が既に
公表されている。第２図および第３図において、
１〜１７は第１図の同番号のものに対応し、１
８，１９はトランジスタ５，６のベースバイアス
回路を構成する抵抗および定電流源、２０，２１
はカスコード用FETである。
上に、入力容量をさらに小さくして周波数特性を
改善する方法として、第２図、および第３図に示
すようなブートストラツプカスコード回路が既に
公表されている。第２図および第３図において、
１〜１７は第１図の同番号のものに対応し、１
８，１９はトランジスタ５，６のベースバイアス
回路を構成する抵抗および定電流源、２０，２１
はカスコード用FETである。
第２図および第３図のものは、いずれも、カス
コード用バイアス電圧を入力電圧に追従させるこ
とによつて、FET２，３のドレイン電圧を入力
電圧に追従させるものであり、第２図の場合は、
FET２，３の共通ソース電圧を、抵抗１８と定
電流源１９でシフトし、トランジスタ５，６のベ
ースに供給している。したがつて、FET２，３
のドレイン（すなわちトランジスタ５，６のエミ
ツタ）は入力電圧に追従し、FET２，３のドレ
イン・ソース間電圧は、電圧シフト回路１８，１
９と、トランジスタ５．６のベース・エミツタ間
電圧とにつて設定された一定電圧に保たれる。ま
た、第３図の場合は、カスコード用FET２０，
２１のゲートを直接FET２，３の共通ソースに
接続したもので、やはりFET２，３のドレイン
電圧、すなわちFET２０，２１のソース電圧は
入力電圧に追従し、FET２，３のドレイン・ソ
ース間電圧は、FET２０，２１のゲート・ソー
ス間電圧で決まる一定電圧に保たれる。
コード用バイアス電圧を入力電圧に追従させるこ
とによつて、FET２，３のドレイン電圧を入力
電圧に追従させるものであり、第２図の場合は、
FET２，３の共通ソース電圧を、抵抗１８と定
電流源１９でシフトし、トランジスタ５，６のベ
ースに供給している。したがつて、FET２，３
のドレイン（すなわちトランジスタ５，６のエミ
ツタ）は入力電圧に追従し、FET２，３のドレ
イン・ソース間電圧は、電圧シフト回路１８，１
９と、トランジスタ５．６のベース・エミツタ間
電圧とにつて設定された一定電圧に保たれる。ま
た、第３図の場合は、カスコード用FET２０，
２１のゲートを直接FET２，３の共通ソースに
接続したもので、やはりFET２，３のドレイン
電圧、すなわちFET２０，２１のソース電圧は
入力電圧に追従し、FET２，３のドレイン・ソ
ース間電圧は、FET２０，２１のゲート・ソー
ス間電圧で決まる一定電圧に保たれる。
第２図および第３図のように、FET２，３の
ドレイン電圧を入力に追従させることによつて、
FET２，３のドレイン・ゲート間容量による入
力容量の増加を無くすることができるため、周波
数特性がさらに改善されるとともに、低域雑音低
減のため、FET２，３のドレイン・ソース間電
圧を低く設定した場合にも、許容入力の減少や歪
の増加が無くなるという効果がある。
ドレイン電圧を入力に追従させることによつて、
FET２，３のドレイン・ゲート間容量による入
力容量の増加を無くすることができるため、周波
数特性がさらに改善されるとともに、低域雑音低
減のため、FET２，３のドレイン・ソース間電
圧を低く設定した場合にも、許容入力の減少や歪
の増加が無くなるという効果がある。
しかし、第２図の場合には、カスコード用トラ
ンジスタ５，６のベースバイアス用に、別に定電
流源を準備する必要がある。この定電流源は、抵
抗のような有限インピーダンスを持つたもので代
用した場合、差動増幅器２，３の同期信号除去率
が悪くなり、その結果、増幅器の歪の増加を招く
ため、できる限り完全な定電流源を使用する必要
があり、そのため回路が複雑になるという欠点が
ある。また、差動FET２，３の共通ソースに供
給される電流は、定電流源４の電流と、定電流源
１９の電流との差になるため、第１図の場合に比
較して誤差が大きくなるという欠点もある。
ンジスタ５，６のベースバイアス用に、別に定電
流源を準備する必要がある。この定電流源は、抵
抗のような有限インピーダンスを持つたもので代
用した場合、差動増幅器２，３の同期信号除去率
が悪くなり、その結果、増幅器の歪の増加を招く
ため、できる限り完全な定電流源を使用する必要
があり、そのため回路が複雑になるという欠点が
ある。また、差動FET２，３の共通ソースに供
給される電流は、定電流源４の電流と、定電流源
１９の電流との差になるため、第１図の場合に比
較して誤差が大きくなるという欠点もある。
また第３図の場合には、カスコード用にも
FETを使用しているため、耐圧の大きなFETが
必要であり、カスコード接続によるFET２，３
の耐圧補償という意味が薄れる。また、FET
２，３のドレイン・ソース間電圧は、FET２
０，２１のゲート・ソース間電圧となるため、一
般にかなり低い電圧となつてしまい、電圧を自由
に設定することができない。そのため、通常の使
用の場合と比較して、FET２，３の相互コンダ
クタンスがかなり低下してしまうという危険もあ
る。また、FET２０，２１のソース電流の変化
に伴い、ゲート・ソース間電圧もわずかに変化す
るため、FET２，３のドレイン電圧は、完全に
は入力電圧に追従しないという欠点があつた。
FETを使用しているため、耐圧の大きなFETが
必要であり、カスコード接続によるFET２，３
の耐圧補償という意味が薄れる。また、FET
２，３のドレイン・ソース間電圧は、FET２
０，２１のゲート・ソース間電圧となるため、一
般にかなり低い電圧となつてしまい、電圧を自由
に設定することができない。そのため、通常の使
用の場合と比較して、FET２，３の相互コンダ
クタンスがかなり低下してしまうという危険もあ
る。また、FET２０，２１のソース電流の変化
に伴い、ゲート・ソース間電圧もわずかに変化す
るため、FET２，３のドレイン電圧は、完全に
は入力電圧に追従しないという欠点があつた。
本発明は、このような従来の欠点を解決するよ
うにした増幅器を提供するものである。
うにした増幅器を提供するものである。
第４図に、本発明の一実施例を示す。第４図に
おいて、１〜１７は第１図の同番号のものに対応
しており、２２〜２４はトランジスタ５，６のベ
ースにバイアス電圧を供給するための分割回路で
ある。
おいて、１〜１７は第１図の同番号のものに対応
しており、２２〜２４はトランジスタ５，６のベ
ースにバイアス電圧を供給するための分割回路で
ある。
第４図の回路において、分割回路２２，２４の
交流インピーダンス周波数特性が、分割回路１５
〜１６の交流インピーダンス周波数特性と相似
（（インピーダンスの値は違つても周波数特性が特
しくなる関係）になるように設定することによつ
て、トランジスタ５，６のベース電圧は、FET
３のゲート電圧と常に追従し、FET３のゲート
電圧は入力電圧に追従しているため、トランジス
タ５，６のベース電圧は入力電圧に追従する。し
たがつて、FET２，３のドレイン電圧は入力電
圧に追従する。また、トランジスタ５，６のベー
スバイアスの直流値は、抵抗２４と、抵抗２３お
よび２２の並列回路との分割比で与えられるた
め、自由に設定することができる。
交流インピーダンス周波数特性が、分割回路１５
〜１６の交流インピーダンス周波数特性と相似
（（インピーダンスの値は違つても周波数特性が特
しくなる関係）になるように設定することによつ
て、トランジスタ５，６のベース電圧は、FET
３のゲート電圧と常に追従し、FET３のゲート
電圧は入力電圧に追従しているため、トランジス
タ５，６のベース電圧は入力電圧に追従する。し
たがつて、FET２，３のドレイン電圧は入力電
圧に追従する。また、トランジスタ５，６のベー
スバイアスの直流値は、抵抗２４と、抵抗２３お
よび２２の並列回路との分割比で与えられるた
め、自由に設定することができる。
第４図に示すブートストラツプカスコード回路
は、カスコード用のバイアス回路が、２２〜２４
のような分割回路のみで実現でき、普通、このよ
うな分割回路は、抵抗とコンデンサのみで構成さ
れる場合が多いため、定電流源を必要とする第２
図の場合に比較して低コストで実現できるという
利点がある。また、第３図の場合に比較して、
FET２，３のドレイン・ソース間電圧を自由に
設定できるという利点がある。
は、カスコード用のバイアス回路が、２２〜２４
のような分割回路のみで実現でき、普通、このよ
うな分割回路は、抵抗とコンデンサのみで構成さ
れる場合が多いため、定電流源を必要とする第２
図の場合に比較して低コストで実現できるという
利点がある。また、第３図の場合に比較して、
FET２，３のドレイン・ソース間電圧を自由に
設定できるという利点がある。
以上は、分割回路２２，２４の交流的分割比
（直流分を除いた、増幅器動作を行う周波数帯域
における分割比）を分割回路１５〜１６の交流的
分割比と等しくすることによつて、FET２，３
のドレイン電圧を入力電圧に追従させるようにし
た場合であるが、この分割比を変えて、抵抗２
３，２４の値を大き目に設定しFET２，３のド
レイン電圧の方が入力電圧よりも大きくなるよう
に設定することにより、FET２，３の歪を大幅
に改善することができるという利点がある。この
点については、第２図、第３図のような、FET
２，３のドレイン電圧を入力電圧に等しいか、も
しくは小さくなるようにしか設定できない方式で
は得られなかつたものである。
（直流分を除いた、増幅器動作を行う周波数帯域
における分割比）を分割回路１５〜１６の交流的
分割比と等しくすることによつて、FET２，３
のドレイン電圧を入力電圧に追従させるようにし
た場合であるが、この分割比を変えて、抵抗２
３，２４の値を大き目に設定しFET２，３のド
レイン電圧の方が入力電圧よりも大きくなるよう
に設定することにより、FET２，３の歪を大幅
に改善することができるという利点がある。この
点については、第２図、第３図のような、FET
２，３のドレイン電圧を入力電圧に等しいか、も
しくは小さくなるようにしか設定できない方式で
は得られなかつたものである。
なお、本発明は、入力段が差動でない場合、入
力段がトランジスタの場合、増幅器が交流増幅器
である場合についても、同様の効果がある。その
一例を第５図に示す。第５図において、１〜２４
は第４図の同番号のものに対応しており、２５は
入力用トランジスタ、２６はエミツタ抵抗、２７
は結合コンデンサ、２８は電流源である。
力段がトランジスタの場合、増幅器が交流増幅器
である場合についても、同様の効果がある。その
一例を第５図に示す。第５図において、１〜２４
は第４図の同番号のものに対応しており、２５は
入力用トランジスタ、２６はエミツタ抵抗、２７
は結合コンデンサ、２８は電流源である。
以上のように、本発明は、カスコード接続され
た入力回路を持つ増幅器において、カスコード用
バイアス回路に簡単な回路でブートストラツプを
掛けることにより、雑音、歪、入力容量、許容入
力特性を改善することができるという優れた効果
が得られるものである。
た入力回路を持つ増幅器において、カスコード用
バイアス回路に簡単な回路でブートストラツプを
掛けることにより、雑音、歪、入力容量、許容入
力特性を改善することができるという優れた効果
が得られるものである。
第１図〜第３図は従来の増幅器を示す回路図、
第４図は本発明の一実施例を示す回路図、第５図
は本発明の他の実施例を示す回路図である。 １……増幅器入力端、２，２５……第１のトラ
ンジスタ、５……第２のトランジスタ、３……第
３のトランジスタ、６……第４のトランジスタ、
１５，１６……第１の分割回路、１７……増幅器
出力端、２２〜２４……第２の分割回路。
第４図は本発明の一実施例を示す回路図、第５図
は本発明の他の実施例を示す回路図である。 １……増幅器入力端、２，２５……第１のトラ
ンジスタ、５……第２のトランジスタ、３……第
３のトランジスタ、６……第４のトランジスタ、
１５，１６……第１の分割回路、１７……増幅器
出力端、２２〜２４……第２の分割回路。
Claims (1)
- 【特許請求の範囲】 １ 増幅器の入力段を構成する第１のトランジス
タのコレクタが第２のトランジスタのエミツタに
接続されるようにカスコード接続された第１およ
び第２のトランジスタと、上記増幅器出力電圧を
分割して上記第１のトランジスタのエミツタに帰
還電圧を供給するための第１の分割回路と、上記
増幅器出力電圧を分割して上記第２のトランジス
タのベースに各周波数に亘つて上記第１のトラン
ジスタのエミツタに供給される帰還電圧の振幅と
同じかもしくは大きな振幅のバイアス電圧を供給
するための第２の分割回路とを備えてなる増幅
器。 ２ 特許請求の範囲第１項の記載において、第
１，第２のトランジスタのうち少なくとも一方を
電界効果トランジスタで構成したことを特徴とす
る増幅器。 ３ 特許請求の範囲第１項または第２項の記載に
おいて、第２の分割回路として第１の分割回路と
交流的に相似なインピーダンス周波数特性をもつ
分割回路を用いたことを特徴とする増幅器。 ４ 差動増幅器を構成する第１，第３のトランジ
スタと、上記第１，第３のトランジスタのコレク
タにそれぞれエミツタが接続されて上記第１，第
３のトランジスタに対してカスコード接続された
第２，第４のトランジスタと、増幅器出力電圧を
分割して上記第３のトランジスタのベースに帰還
電圧を供給する第１の分割回路と、上記増幅器出
力電圧を分割して上記第２，第４のトランジスタ
のベースに各周波数に亘つて上記第３のトランジ
スタのベースに供給される帰還電圧の振幅と同じ
かもしくは大きな振幅のバイアス電圧を供給する
第２の分割回路とを備えてなる増幅器。 ５ 特許請求の範囲第４項の記載において、第
１，第３のトランジスタおよび第２，第４のトラ
ンジスタのうち少なくとも一方を電界効果トラン
ジスタで構成したことを特徴とする増幅器。 ６ 特許請求の範囲第４項または第５項の記載に
おいて、第２の分割回路として第１の分割回路と
交流的に相似なインピーダンス周波数特性をもつ
分割回路を用いたことを特徴とする増幅器。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP12307376A JPS5347754A (en) | 1976-10-13 | 1976-10-13 | Amplifier |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP12307376A JPS5347754A (en) | 1976-10-13 | 1976-10-13 | Amplifier |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5347754A JPS5347754A (en) | 1978-04-28 |
| JPS6132842B2 true JPS6132842B2 (ja) | 1986-07-30 |
Family
ID=14851508
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP12307376A Granted JPS5347754A (en) | 1976-10-13 | 1976-10-13 | Amplifier |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5347754A (ja) |
Families Citing this family (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5829703U (ja) * | 1981-08-21 | 1983-02-26 | 株式会社秀光 | 建築物 |
| US4538115A (en) * | 1984-06-15 | 1985-08-27 | Precision Monolithics, Inc. | JFET Differential amplifier stage with method for controlling input current |
| JP2621140B2 (ja) * | 1986-06-20 | 1997-06-18 | 三菱電機株式会社 | センスアンプ回路 |
| JP2513196B2 (ja) * | 1986-11-25 | 1996-07-03 | ソニー株式会社 | 差動増幅回路 |
| JP4998211B2 (ja) * | 2007-10-31 | 2012-08-15 | アイコム株式会社 | 低雑音増幅器及び差動増幅器 |
| JP6171311B2 (ja) * | 2012-11-12 | 2017-08-02 | 住友電気工業株式会社 | 差動増幅回路 |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5168759A (en) * | 1974-12-11 | 1976-06-14 | Sony Corp | fet anpu |
-
1976
- 1976-10-13 JP JP12307376A patent/JPS5347754A/ja active Granted
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5168759A (en) * | 1974-12-11 | 1976-06-14 | Sony Corp | fet anpu |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5347754A (en) | 1978-04-28 |
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