JP2834603B2 - 強誘電体デバイス - Google Patents
強誘電体デバイスInfo
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/78391—Field effect transistors with field effect produced by an insulated gate the gate comprising a layer which is used for its ferroelectric properties
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- Semiconductor Memories (AREA)
Description
【０００１】
【産業上の利用分野】本発明は、半導体基板上に結晶性
のよい強誘電体の極薄膜層を設けた、強誘電体メモリ
ー、強誘電体コンデンサー等の強誘電体デバイスに係
る。
のよい強誘電体の極薄膜層を設けた、強誘電体メモリ
ー、強誘電体コンデンサー等の強誘電体デバイスに係
る。
【０００２】
【従来の技術】従来から、強誘電体のデバイスの応用例
として、米国特許第３,８３２,７００号明細書の如く、
ＭＦＳ（Ｍetal−Ｆerroelectrics−Ｓemiconductor）
構造を有するＦＥＴが提唱されており、その後強誘電体
の材料としてＰＺＴ（Ｐｂ（Ｚｒ，Ｔｉ）Ｏ３）などの
ペロブスカイト構造の強誘電体が試みられてきたが、未
だ欠点が多く実用化は実現していない。
として、米国特許第３,８３２,７００号明細書の如く、
ＭＦＳ（Ｍetal−Ｆerroelectrics−Ｓemiconductor）
構造を有するＦＥＴが提唱されており、その後強誘電体
の材料としてＰＺＴ（Ｐｂ（Ｚｒ，Ｔｉ）Ｏ３）などの
ペロブスカイト構造の強誘電体が試みられてきたが、未
だ欠点が多く実用化は実現していない。
【０００３】
【発明が解決しようとする課題】すなわち、従来から解
決すべき問題点として挙げられている点は、従来のもの
では、下地の半導体材料とのミスマッチ（格子定数等）
が大きく良好な膜質の強誘電体材料が得られず、又、強
誘電体の成分が半導体に注入されるため良好な電気特性
が得られず、さらに強誘電体材料の成膜・加工の際、基
板にダメージを与える恐れがあり、さらに又、別個の中
間層（ＳｉＯ２やＳＩＮ等）を設けても誘電率の低さか
ら、高電圧をかけなければ動作せず、この結果強誘電材
料の薄膜化が困難であった。
決すべき問題点として挙げられている点は、従来のもの
では、下地の半導体材料とのミスマッチ（格子定数等）
が大きく良好な膜質の強誘電体材料が得られず、又、強
誘電体の成分が半導体に注入されるため良好な電気特性
が得られず、さらに強誘電体材料の成膜・加工の際、基
板にダメージを与える恐れがあり、さらに又、別個の中
間層（ＳｉＯ２やＳＩＮ等）を設けても誘電率の低さか
ら、高電圧をかけなければ動作せず、この結果強誘電材
料の薄膜化が困難であった。
【０００４】本発明は、上記従来例の問題点を解決した
強誘電体デバイスを提供して、下地の半導体基板にダメ
ージを与えないようにＭＦＳ構造を作成し、かつ結晶性
の良い強誘電体膜を形成すると共に、強誘電体の極薄膜
が得られるようにしたものである。
強誘電体デバイスを提供して、下地の半導体基板にダメ
ージを与えないようにＭＦＳ構造を作成し、かつ結晶性
の良い強誘電体膜を形成すると共に、強誘電体の極薄膜
が得られるようにしたものである。
【０００５】
【課題を解決するための手段】上記の目的を達成するた
めに、本発明は、強誘電の残留分極，分極反転を利用す
る強誘電体メモリー，強誘電体コンデンサー等の強誘電
体デバイスとして、ダイヤモンド構造又は閃亜鉛鉱構造
をとる半導体基板上に、該基板と同様な構造である２種
原子以上の混晶系の強誘電性を示す化合物膜を形成した
もので、前記原子としてＺｎ，Ｃｄ，Ｔｅの３成分を用
い、かつ前記化合物膜を選択エピタキシャル成長で形成
したものである。
めに、本発明は、強誘電の残留分極，分極反転を利用す
る強誘電体メモリー，強誘電体コンデンサー等の強誘電
体デバイスとして、ダイヤモンド構造又は閃亜鉛鉱構造
をとる半導体基板上に、該基板と同様な構造である２種
原子以上の混晶系の強誘電性を示す化合物膜を形成した
もので、前記原子としてＺｎ，Ｃｄ，Ｔｅの３成分を用
い、かつ前記化合物膜を選択エピタキシャル成長で形成
したものである。
【０００６】したがって、本発明の強誘電体デバイス
は、強誘電体薄膜を基板半導体物質と類似の構造にし、
かつＭＢＥ等で強誘電体膜を選択成長することができる
ものである。半導体基板と該基板上に形成する混晶の構
造、格子定数がマッチングするものを選ぶことによりＳ
ｉＯ２等の非晶質物質をマスク材として強誘電体薄膜の
選択エピタキシャル成長が可能である。
は、強誘電体薄膜を基板半導体物質と類似の構造にし、
かつＭＢＥ等で強誘電体膜を選択成長することができる
ものである。半導体基板と該基板上に形成する混晶の構
造、格子定数がマッチングするものを選ぶことによりＳ
ｉＯ２等の非晶質物質をマスク材として強誘電体薄膜の
選択エピタキシャル成長が可能である。
【０００７】
【作用】上記の如き構成よりなる本発明の強誘電体デバ
イスは、格子定数のミスマッチが小さくなり結晶性のよ
い強誘電体膜を得ることができるものであり、又、選択
成長することによって強誘電体膜を加工する必要がなく
なり、エピタキシャル性が良いために半導体基板への不
純物注入が防止でき、さらに界面の状態が良くなるた
め、分極反転による結晶性の劣化が防止できるものであ
る。
イスは、格子定数のミスマッチが小さくなり結晶性のよ
い強誘電体膜を得ることができるものであり、又、選択
成長することによって強誘電体膜を加工する必要がなく
なり、エピタキシャル性が良いために半導体基板への不
純物注入が防止でき、さらに界面の状態が良くなるた
め、分極反転による結晶性の劣化が防止できるものであ
る。
【０００８】
【実施例】以下、本発明を図面に示す実施例について、
詳細に説明する。図１はＭＦＳＦＥＴの概略の構造を示
すもので、５は半導体基板、６は不純物注入層であり、
３は半導体基板５の上に形成したＺＣＴ（Ｚｎｘ（Ｃｄ
１−ｘＴｅ)）の強誘電体の薄膜で、４は該強誘電体３
の上に形成したゲート電極である。Ｇはゲート、Ｓはソ
ース、Ｄはドレインである。
詳細に説明する。図１はＭＦＳＦＥＴの概略の構造を示
すもので、５は半導体基板、６は不純物注入層であり、
３は半導体基板５の上に形成したＺＣＴ（Ｚｎｘ（Ｃｄ
１−ｘＴｅ)）の強誘電体の薄膜で、４は該強誘電体３
の上に形成したゲート電極である。Ｇはゲート、Ｓはソ
ース、Ｄはドレインである。
【０００９】ＭＦＳＦＥＴは強誘電体の残留分極による
電荷を利用してスイッチングをするＦＥＴで、残留分極
の向きにより電圧を０にしたときでも“０”，“１”が
判定でき、不揮発性のＲＡＭとして用いる事が可能なも
のであるが、従来は実用には問題が多くかなり困難とさ
れていたが、本発明は、従来の問題点を解決しＭＦＳＦ
ＥＴを実用可能にしたものである。
電荷を利用してスイッチングをするＦＥＴで、残留分極
の向きにより電圧を０にしたときでも“０”，“１”が
判定でき、不揮発性のＲＡＭとして用いる事が可能なも
のであるが、従来は実用には問題が多くかなり困難とさ
れていたが、本発明は、従来の問題点を解決しＭＦＳＦ
ＥＴを実用可能にしたものである。
【００１０】図１のＺＣＴによるＭＦＳＦＥＴの製造工
程の一例を図２（Ａ）乃至（Ｆ）に示す。まず、第１工
程として、ＣｄＴｅ基板上にＺＣＴを形成したい部分以
外にＳｉＯ２等でマスクをする。（図２（Ａ）） 次に
ＭＢＥ等で、図２（Ａ）でマスクした以外の部分にＺＣ
Ｔを成長させる。（図２（Ｂ）） その上にゲート電極
となる膜（Ｐｏｌｙ−Ｓｉ等）を形成する。（図２
（Ｃ）） さらに、エッチバックを行ないマスク上にあ
るゲート電極材料を取り去る。（図２（Ｄ）） その
後、ウェットエッチングによりマスク材を除去する。
（図２（Ｅ）） そして最後にＧｅ，Ｓｉ等をドープす
ることにより拡散層を形成する。（図２（Ｆ）)
程の一例を図２（Ａ）乃至（Ｆ）に示す。まず、第１工
程として、ＣｄＴｅ基板上にＺＣＴを形成したい部分以
外にＳｉＯ２等でマスクをする。（図２（Ａ）） 次に
ＭＢＥ等で、図２（Ａ）でマスクした以外の部分にＺＣ
Ｔを成長させる。（図２（Ｂ）） その上にゲート電極
となる膜（Ｐｏｌｙ−Ｓｉ等）を形成する。（図２
（Ｃ）） さらに、エッチバックを行ないマスク上にあ
るゲート電極材料を取り去る。（図２（Ｄ）） その
後、ウェットエッチングによりマスク材を除去する。
（図２（Ｅ）） そして最後にＧｅ，Ｓｉ等をドープす
ることにより拡散層を形成する。（図２（Ｆ）)
【００１１】上記の如き製造工程の特長は、強誘電体膜
を選択成長させることにより、強誘電体膜の加工が必要
なくなることと、ＭＢＥ等を用い基板とのミスマッチ
（格子定数等の）なくエピタキシャル成長することが可
能になることである。又、この物質の他にはＰｂ，Ｇ
ｅ，Ｔｅを混晶系にすることにより不安定性が発現し強
誘電性相転移を起こすという例もあって、この混晶系は
キャリー温度が低く極低温でしか使えない可能性はある
が、原理的にはこの混晶系も利用可能である。
を選択成長させることにより、強誘電体膜の加工が必要
なくなることと、ＭＢＥ等を用い基板とのミスマッチ
（格子定数等の）なくエピタキシャル成長することが可
能になることである。又、この物質の他にはＰｂ，Ｇ
ｅ，Ｔｅを混晶系にすることにより不安定性が発現し強
誘電性相転移を起こすという例もあって、この混晶系は
キャリー温度が低く極低温でしか使えない可能性はある
が、原理的にはこの混晶系も利用可能である。
【００１２】一般に、ＩＩ−ＶＩ族，ＩＩＩ−Ｖ族等の
化合物は２成分系のときは強誘電性を示さないが、３成
分以上の混晶系にすると強誘電性を示すものがある。例
えばＩＩ−ＶＩ族の混晶系であるＺｎｘＣｄ１−ｘＴｅ
は、閃亜鉛鉱型構造をもちｘ＝０又はｘ＝１では強誘電
性を示さないが０＜ｘ＜１の混晶に於いては強誘電性を
示す。転移温度は組成により９０℃〜２４５℃にわたっ
て変化し、自発分極は［１１１］方向に発生する。この
自発分極はＣｄ ｏｒ ＺｎイオンがＴｅの作る格子に
相対的に［１１１］方向に変位することによって生じ
る。
化合物は２成分系のときは強誘電性を示さないが、３成
分以上の混晶系にすると強誘電性を示すものがある。例
えばＩＩ−ＶＩ族の混晶系であるＺｎｘＣｄ１−ｘＴｅ
は、閃亜鉛鉱型構造をもちｘ＝０又はｘ＝１では強誘電
性を示さないが０＜ｘ＜１の混晶に於いては強誘電性を
示す。転移温度は組成により９０℃〜２４５℃にわたっ
て変化し、自発分極は［１１１］方向に発生する。この
自発分極はＣｄ ｏｒ ＺｎイオンがＴｅの作る格子に
相対的に［１１１］方向に変位することによって生じ
る。
【００１３】Ｔｅの作る正四面体構造の基本単位格子に
おけるＣｄ ｏｒ Ｚｎイオンの変位の機構は明らかに
なっていないが考えられる原因としては、変位による電
子状態の変化に伴うバンドの不安定性、原子間相互作用
（クーロン力、双極子−双極子相互作用等）による振動
モードの不安定性、イオン半径の相違による秩序の不安
定性等がある。
おけるＣｄ ｏｒ Ｚｎイオンの変位の機構は明らかに
なっていないが考えられる原因としては、変位による電
子状態の変化に伴うバンドの不安定性、原子間相互作用
（クーロン力、双極子−双極子相互作用等）による振動
モードの不安定性、イオン半径の相違による秩序の不安
定性等がある。
【００１４】したがって、ＩＩ−ＶＩ族の３成分以上の
混晶系の材料を用いると、製造工程として選択成長する
ことにより強誘電体膜を加工する必要がなくなりプロセ
スの簡単化に結がると共に、強誘電体膜が極薄膜になる
ため、後の平坦化が容易になる利点があり、又、得られ
た強誘電体膜として、結晶性の良い膜が得られるため
に、分極反転回数が向上する一方、強誘電膜が極薄膜に
なるために、分極反転に必要な電圧が低下できる利点が
ある。
混晶系の材料を用いると、製造工程として選択成長する
ことにより強誘電体膜を加工する必要がなくなりプロセ
スの簡単化に結がると共に、強誘電体膜が極薄膜になる
ため、後の平坦化が容易になる利点があり、又、得られ
た強誘電体膜として、結晶性の良い膜が得られるため
に、分極反転回数が向上する一方、強誘電膜が極薄膜に
なるために、分極反転に必要な電圧が低下できる利点が
ある。
【００１５】
【発明の効果】上記実施例に詳記した如く、本発明は、
強誘電体デバイスとして、ダイヤモンド構造又は閃亜鉛
鉱構造を持つ半導体基板上に、該半導体基板と同様の構
造を持つＩＩ−ＶＩ族の３成分以上の混晶系で強誘電性
の化合物膜を形成したことを特徴とするもので、下地の
半導体基板にダメージを与えないようにＭＦＳ構造を作
成し、かつ結晶性の良い強誘電体膜を形成すると共に、
強誘電体の極薄膜が得られるようにしたものであるか
ら、半導体基板と強誘電体の間の格子定数のミスマッチ
が小さくなり結晶性のよい強誘電体膜を得ることができ
るものであり、又、選択成長することによって強誘電体
膜を加工する必要がなくなり、エピタキシャル性が良い
ために半導体基板への不純物注入が防止でき、さらに界
面の状態が良くなるため、分極反転による結晶性の劣化
が防止できる利点を有するものである。
強誘電体デバイスとして、ダイヤモンド構造又は閃亜鉛
鉱構造を持つ半導体基板上に、該半導体基板と同様の構
造を持つＩＩ−ＶＩ族の３成分以上の混晶系で強誘電性
の化合物膜を形成したことを特徴とするもので、下地の
半導体基板にダメージを与えないようにＭＦＳ構造を作
成し、かつ結晶性の良い強誘電体膜を形成すると共に、
強誘電体の極薄膜が得られるようにしたものであるか
ら、半導体基板と強誘電体の間の格子定数のミスマッチ
が小さくなり結晶性のよい強誘電体膜を得ることができ
るものであり、又、選択成長することによって強誘電体
膜を加工する必要がなくなり、エピタキシャル性が良い
ために半導体基板への不純物注入が防止でき、さらに界
面の状態が良くなるため、分極反転による結晶性の劣化
が防止できる利点を有するものである。
【図１】 本発明の強誘電体デバイスの一実施例を示す
説明図である。
説明図である。
【図２】 図１に示す強誘電体デバイスを製造する工程
（Ａ）乃至（Ｆ）を示す説明図である。
（Ａ）乃至（Ｆ）を示す説明図である。
３ ＺＣＴ（ＺｎｘＣｄ１−ｘＴｅ） ４ ゲート電極 ５ 半導体基板 ６ 不純物注入層 ７ マスク材（ＳｉＯ２等） Ｇ ゲート Ｓ ソース Ｄ ドレイン
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 ＦＩ Ｈ０１Ｌ 29/792 (58)調査した分野(Int.Cl.6，ＤＢ名) H01L 21/8247 H01L 21/8242 H01L 27/10 H01L 27/108 H01L 29/788
Claims (3)
- 【請求項１】 ダイヤモンド構造又は閃亜鉛構造を持つ
半導体基板上に形成された強誘電体デバイスであって、
上記半導体基板にはソース領域と、ト゛レイン領域とが形
成され、上記ソース領域とドレイン領域とに跨って上記
半導体基板と同じ結晶構造を持つＩＩ−ＶＩ族の非酸化
物の３成分以上からなる強誘電性混晶膜を形成され、該
強誘電性混晶膜上にゲート電極を備えたＭＦＳ構造を有
するＦＥＴを含むことを特徴とする強誘電体デバイス。 - 【請求項２】 上記強誘電性混晶膜が、Ｚｎ、Ｃｄ、Ｔ
ｅの３成分を含んでいる請求項１記載の強誘電体デバイ
ス。 - 【請求項３】 上記強誘電性混晶膜が、選択エピタキシ
ャル成長されたものである請求項１又は２記載の強誘電
体デバイス。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3205876A JP2834603B2 (ja) | 1991-08-16 | 1991-08-16 | 強誘電体デバイス |
| US07/924,841 US5373176A (en) | 1991-08-16 | 1992-08-04 | Structurally matched ferroelectric device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3205876A JP2834603B2 (ja) | 1991-08-16 | 1991-08-16 | 強誘電体デバイス |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0590601A JPH0590601A (ja) | 1993-04-09 |
| JP2834603B2 true JP2834603B2 (ja) | 1998-12-09 |
Family
ID=16514197
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3205876A Expired - Lifetime JP2834603B2 (ja) | 1991-08-16 | 1991-08-16 | 強誘電体デバイス |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US5373176A (ja) |
| JP (1) | JP2834603B2 (ja) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5640042A (en) * | 1995-12-14 | 1997-06-17 | The United States Of America As Represented By The Secretary Of The Army | Thin film ferroelectric varactor |
| US5846847A (en) * | 1996-11-07 | 1998-12-08 | Motorola, Inc. | Method of manufacturing a ferroelectric device |
| US6602720B2 (en) * | 2001-03-28 | 2003-08-05 | Sharp Laboratories Of America, Inc. | Single transistor ferroelectric transistor structure with high-K insulator and method of fabricating same |
Family Cites Families (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US3832700A (en) * | 1973-04-24 | 1974-08-27 | Westinghouse Electric Corp | Ferroelectric memory device |
| JPS624370A (ja) * | 1985-07-01 | 1987-01-10 | Sharp Corp | 半導体素子 |
| JPH03203084A (ja) * | 1989-12-28 | 1991-09-04 | Casio Comput Co Ltd | 磁性半導体装置 |
-
1991
- 1991-08-16 JP JP3205876A patent/JP2834603B2/ja not_active Expired - Lifetime
-
1992
- 1992-08-04 US US07/924,841 patent/US5373176A/en not_active Expired - Lifetime
Non-Patent Citations (1)
| Title |
|---|
| Ｐｈｙｓ．Ｒｅｖ．Ｌｅｔｔ．Ｖｏｌ．６２，Ｎｏ．２３，（５ Ｊｕｎｅ １９８９）ｐｐ．２７４４−２７４６ |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0590601A (ja) | 1993-04-09 |
| US5373176A (en) | 1994-12-13 |
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