JP3116048B2 - 強誘電体層を有する半導体素子及びその製法 - Google Patents
強誘電体層を有する半導体素子及びその製法Info
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Description
【０００１】
【産業上の利用分野】本発明はＭＦＳ型半導体素子及び
その製法に関する。
その製法に関する。
【０００２】
【従来の技術】従来より図７に示すように、不純物拡散
層１０２が形成された半導体基板１０１上に、強誘電体
層１０３及び電極１０４がこの順で積層されてなるＭＦ
Ｓ型半導体素子及びそれを用いてなる半導体装置が用い
られている。
層１０２が形成された半導体基板１０１上に、強誘電体
層１０３及び電極１０４がこの順で積層されてなるＭＦ
Ｓ型半導体素子及びそれを用いてなる半導体装置が用い
られている。
【０００３】しかるに従来のＭＦＳ型半導体素子におい
ては、半導体基板１０１にＳｉ基板やＧａＡｓ基板を用
い、強誘電体１０３にＰＺＴ系強誘電体を用いているた
め、次のような問題が生じている。
ては、半導体基板１０１にＳｉ基板やＧａＡｓ基板を用
い、強誘電体１０３にＰＺＴ系強誘電体を用いているた
め、次のような問題が生じている。
【０００４】格子定数の相違が大きいため、結晶性の
良い強誘電体膜が得られない。
良い強誘電体膜が得られない。
【０００５】強誘電体構成元素のイオン、例えばＰＺ
Ｔ系強誘電体の場合、ＰｂイオンなどがＳｉ基板やＧａ
Ａｓ基板中に拡散してしまう。
Ｔ系強誘電体の場合、ＰｂイオンなどがＳｉ基板やＧａ
Ａｓ基板中に拡散してしまう。
【０００６】Ｓｉ基板やＧａＡｓ基板とＰＺＴ系強誘
電体層との界面にＳｉＯ2などの不要な膜が生成され
る。
電体層との界面にＳｉＯ2などの不要な膜が生成され
る。
【０００７】
【発明が解決しようとする課題】本発明はかかる従来技
術の問題点に鑑みなされたものであって、格子定数の相
違を小さくすることにより結晶性の良い強誘電体膜が成
膜でき、しかも強誘電体構成元素のイオンが半導体基板
中に拡散することが少ないＭＦＳ型半導体素子及びその
製法を提供することを目的とする。
術の問題点に鑑みなされたものであって、格子定数の相
違を小さくすることにより結晶性の良い強誘電体膜が成
膜でき、しかも強誘電体構成元素のイオンが半導体基板
中に拡散することが少ないＭＦＳ型半導体素子及びその
製法を提供することを目的とする。
【０００８】
【課題を解決するための手段】本発明の半導体素子は、
ＳｉＣ基板からなる半導体基板と、該半導体基板の表層
部に所定の間隔をおいて形成された不純物拡散層と、前
記半導体基板上で前記不純物拡散層間に橋架された強誘
電体層と、該強誘電体層上に積層された電極とからなる
ことを特徴としている。
ＳｉＣ基板からなる半導体基板と、該半導体基板の表層
部に所定の間隔をおいて形成された不純物拡散層と、前
記半導体基板上で前記不純物拡散層間に橋架された強誘
電体層と、該強誘電体層上に積層された電極とからなる
ことを特徴としている。
【０００９】本発明の半導体素子においては、前記Ｓｉ
Ｃ基板がＳｉ基板上に積層されているのが好ましい。ま
た、本発明の半導体素子においては、前記強誘電体がＰ
ｂ元素含有ペロブスカイト構造体であるのが好ましい。
Ｃ基板がＳｉ基板上に積層されているのが好ましい。ま
た、本発明の半導体素子においては、前記強誘電体がＰ
ｂ元素含有ペロブスカイト構造体であるのが好ましい。
【００１０】本発明の半導体素子の製法は、Ｓｉ基板に
ＳｉＣ層を形成し、ついで強誘電体層およびゲート電極
をこの順で前記ＳｉＣ層に形成することを特徴としてい
る。
ＳｉＣ層を形成し、ついで強誘電体層およびゲート電極
をこの順で前記ＳｉＣ層に形成することを特徴としてい
る。
【００１１】
【作用】本発明においては、半導体基板としてＰＺＴ系
強誘電体と格子定数の相違が少なく、かつ不純物拡散係
数が小さいＳｉＣ基板を用いているので、結晶性の良い
強誘電体膜を成膜することができる。また、ＳｉＣは化
学的に安定であるので、強誘電体構成元素のイオンが半
導体基板へ拡散することが防止できる。
強誘電体と格子定数の相違が少なく、かつ不純物拡散係
数が小さいＳｉＣ基板を用いているので、結晶性の良い
強誘電体膜を成膜することができる。また、ＳｉＣは化
学的に安定であるので、強誘電体構成元素のイオンが半
導体基板へ拡散することが防止できる。
【００１２】また、本発明の製法によればＳｉ基板にＳ
ｉＣ層を成膜形成しているので、半導体素子の大型化に
対応することができる。
ｉＣ層を成膜形成しているので、半導体素子の大型化に
対応することができる。
【００１３】
【実施例】以下添付図面を参照しながら本発明の実施例
について説明するが、本発明はかかる実施例のみに限定
されるものではない。
について説明するが、本発明はかかる実施例のみに限定
されるものではない。
【００１４】図１は本発明の半導体素子を用いた強誘電
体メモリトランジスタの一実施例の要部断面図、図２は
図１に示すメモリトランジスタの電圧と分極の関係を示
すグラフ、図３は本発明の半導体素子の第１実施例の成
膜プロセスの一実施例の説明図、図４は本発明の半導体
素子の第２実施例の成膜プロセスの一実施例の説明図、
図５は本発明の半導体素子の第３実施例の成膜プロセス
の一実施例の説明図、図６は本発明の半導体素子の第４
実施例の成膜プロセスの一実施例の説明図を示す。
体メモリトランジスタの一実施例の要部断面図、図２は
図１に示すメモリトランジスタの電圧と分極の関係を示
すグラフ、図３は本発明の半導体素子の第１実施例の成
膜プロセスの一実施例の説明図、図４は本発明の半導体
素子の第２実施例の成膜プロセスの一実施例の説明図、
図５は本発明の半導体素子の第３実施例の成膜プロセス
の一実施例の説明図、図６は本発明の半導体素子の第４
実施例の成膜プロセスの一実施例の説明図を示す。
【００１５】図１に示す強誘電体メモリトランジスタ
は、ｎ型不純物拡散層２が形成されたｐ型ＳｉＣ基板１
上に、このｎ型不純物拡散層２に橋架して積層された強
誘電体層３およびこの強誘電体層３上に積層されたゲー
ト電極４からなる半導体素子の所定部分を層間絶縁膜で
絶縁し、しかるのち不純物拡散層２に配線層導電膜６を
形成してなるものである。
は、ｎ型不純物拡散層２が形成されたｐ型ＳｉＣ基板１
上に、このｎ型不純物拡散層２に橋架して積層された強
誘電体層３およびこの強誘電体層３上に積層されたゲー
ト電極４からなる半導体素子の所定部分を層間絶縁膜で
絶縁し、しかるのち不純物拡散層２に配線層導電膜６を
形成してなるものである。
【００１６】図１に示す実施例において、基板としてｐ
型ＳｉＣ基板１を用いるのは、格子定数が４．３６Å
（３Ｃ）であり、強誘電体として用いられるＰＺＴ（格
子定数：約４．０８〜４．１２Å）との格子定数の相違
が小さいこと、不純物拡散係数がＳｉの１／１００程度
と小さいこと、および高温で安定であり、特に酸化速度
が遅いのでＳｉＯ2膜などの不要な膜が生成されないた
めである。
型ＳｉＣ基板１を用いるのは、格子定数が４．３６Å
（３Ｃ）であり、強誘電体として用いられるＰＺＴ（格
子定数：約４．０８〜４．１２Å）との格子定数の相違
が小さいこと、不純物拡散係数がＳｉの１／１００程度
と小さいこと、および高温で安定であり、特に酸化速度
が遅いのでＳｉＯ2膜などの不要な膜が生成されないた
めである。
【００１７】強誘電体層３としては、ＡＢＯ3型である
ペロブスカイト構造を有する、ＰＺＴ、ＰＬＺＴ、Ｐｂ
ＴｉＯ3、ＢａＴｉＯ3など（以下、ペロブスカイト構造
体ともいう）が用いられるが、これに限定されるもので
はなく、強誘電性を示すものならいかなるものも用いる
ことができる。その具体例としては、ＢａＭｇＦ4、Ｎ
ａＣａＦ3、Ｋ2ＺｎＣｌ4などのハロゲン化合物、Ｚｎ
1-xＣｄxＴｅ、ＧｅＴｅ、Ｓｎ2Ｐ2Ｓ6などのカルコゲ
ン化合物などが挙げられる。
ペロブスカイト構造を有する、ＰＺＴ、ＰＬＺＴ、Ｐｂ
ＴｉＯ3、ＢａＴｉＯ3など（以下、ペロブスカイト構造
体ともいう）が用いられるが、これに限定されるもので
はなく、強誘電性を示すものならいかなるものも用いる
ことができる。その具体例としては、ＢａＭｇＦ4、Ｎ
ａＣａＦ3、Ｋ2ＺｎＣｌ4などのハロゲン化合物、Ｚｎ
1-xＣｄxＴｅ、ＧｅＴｅ、Ｓｎ2Ｐ2Ｓ6などのカルコゲ
ン化合物などが挙げられる。
【００１８】図１に示す強誘電体メモリトランジスタに
おいては、不純物拡散層２、強誘電体層３およびゲート
電極４によりＭＦＳ型構造が形成される。なおＳｉＣ基
板と強誘電体層３との間、および（または）強誘電体層
３とゲ−ト電極４との間にバッファ層が形成されてもよ
い。そしてこのＭＦＳ型強誘電体メモリトランジスタ
は、図２に示すような特性を有する。図２において、横
軸は電界を、縦軸は分極を示す。図２より明らかなよう
に、強誘電体層３にＥｓａｔ以上の電界を生じさせる電
圧（Ｖｍａｘ＞０）をゲート電極４に印加すると、Ａの
状態まで分極しチャネルが形成される。この後、ゲート
電圧を０にしてもＢ状態となり、分極が残留しチャネル
が形成されたままとなる。この逆に、ゲート電極４に−
Ｖｍａｘの電圧（または基板１に＋Ｖｍａｘの電圧）を
印加するとＣの状態まで分極し、電圧を０にするとＤの
状態となる。この過程においてはチャネルは形成されな
い。
おいては、不純物拡散層２、強誘電体層３およびゲート
電極４によりＭＦＳ型構造が形成される。なおＳｉＣ基
板と強誘電体層３との間、および（または）強誘電体層
３とゲ−ト電極４との間にバッファ層が形成されてもよ
い。そしてこのＭＦＳ型強誘電体メモリトランジスタ
は、図２に示すような特性を有する。図２において、横
軸は電界を、縦軸は分極を示す。図２より明らかなよう
に、強誘電体層３にＥｓａｔ以上の電界を生じさせる電
圧（Ｖｍａｘ＞０）をゲート電極４に印加すると、Ａの
状態まで分極しチャネルが形成される。この後、ゲート
電圧を０にしてもＢ状態となり、分極が残留しチャネル
が形成されたままとなる。この逆に、ゲート電極４に−
Ｖｍａｘの電圧（または基板１に＋Ｖｍａｘの電圧）を
印加するとＣの状態まで分極し、電圧を０にするとＤの
状態となる。この過程においてはチャネルは形成されな
い。
【００１９】次に、本発明の半導体素子（半導体装置）
の成膜プロセスについて説明する。図３は本発明の半導
体素子の第１実施例の成膜プロセスの一実施例を示す。
図において、７はｐ型ＳｉＣ基板、８は強誘電体薄膜、
９はゲート電極、１０はｎ型不純物拡散層を示す。
の成膜プロセスについて説明する。図３は本発明の半導
体素子の第１実施例の成膜プロセスの一実施例を示す。
図において、７はｐ型ＳｉＣ基板、８は強誘電体薄膜、
９はゲート電極、１０はｎ型不純物拡散層を示す。
【００２０】ステップ１：ｐ型ＳｉＣ基板７上にＰＺＴ
からなる強誘電体薄膜８およびゲート電極９をこの順で
膜厚をそれぞれ３０００Å、３０００Åにて成膜する。
成膜は、スパッタリング法、ＣＶＤ法、ゾル−ゲル法等
を用いる。ただし、結晶化のため基板温度を約６５０℃
で成膜するか、あるいは成膜後６５０℃で熱処理を行
う。（図３（ａ）参照）
からなる強誘電体薄膜８およびゲート電極９をこの順で
膜厚をそれぞれ３０００Å、３０００Åにて成膜する。
成膜は、スパッタリング法、ＣＶＤ法、ゾル−ゲル法等
を用いる。ただし、結晶化のため基板温度を約６５０℃
で成膜するか、あるいは成膜後６５０℃で熱処理を行
う。（図３（ａ）参照）
【００２１】ステップ２：エッチングすることにより、
不要部分の強誘電体薄膜８およびゲ−ト電極９を除去す
る。エッチングは強酸によるウェットエッチングも可能
であるが、微細加工性を考えるとドライエッチングが好
ましい。具体的には、ＡｒイオンやＣｌイオンによるイ
オンミリング、ハロゲン化合物やＣＨ4／Ｈ2等によるＲ
ＩＥ等がある。（図３（ｂ）参照）
不要部分の強誘電体薄膜８およびゲ−ト電極９を除去す
る。エッチングは強酸によるウェットエッチングも可能
であるが、微細加工性を考えるとドライエッチングが好
ましい。具体的には、ＡｒイオンやＣｌイオンによるイ
オンミリング、ハロゲン化合物やＣＨ4／Ｈ2等によるＲ
ＩＥ等がある。（図３（ｂ）参照）
【００２２】ステップ３：ｐ型ＳｉＣ基板７の強誘電体
薄膜８およびゲート電極９が積層されている側にイオン
注入法によりＰを注入する。このとき、基板温度を高く
すると（７００℃程度まで）注入しやすくなる。（図３
（ｃ）参照）
薄膜８およびゲート電極９が積層されている側にイオン
注入法によりＰを注入する。このとき、基板温度を高く
すると（７００℃程度まで）注入しやすくなる。（図３
（ｃ）参照）
【００２３】以下、従来のＭＯＳ型トランジスタと同様
にして半導体装置を作製する。
にして半導体装置を作製する。
【００２４】図４は本発明の第２実施例の成膜プロセス
の一実施例を示す。図において、１１はｎ型ＳｉＣエピ
タキシャル層、１２は導電膜を示す。なお、図３と同一
符号を付したものは同一または類似の要素を示す。
の一実施例を示す。図において、１１はｎ型ＳｉＣエピ
タキシャル層、１２は導電膜を示す。なお、図３と同一
符号を付したものは同一または類似の要素を示す。
【００２５】ステップ１：ｐ型ＳｉＣ基板７上にエピタ
キシャル成膜層によりｎ型ＳｉＣエピタキシャル層１１
を膜厚を２μｍまでに成膜する。（図４（ａ）参照）
キシャル成膜層によりｎ型ＳｉＣエピタキシャル層１１
を膜厚を２μｍまでに成膜する。（図４（ａ）参照）
【００２６】ステップ２：このｎ型ＳｉＣエピタキシャ
ル層１１上にＬＰ−ＣＶＤ法により、所定パターンでポ
リシコンからなる導電膜１２を膜厚３０００Åで成膜す
る。（図４（ａ）参照）
ル層１１上にＬＰ−ＣＶＤ法により、所定パターンでポ
リシコンからなる導電膜１２を膜厚３０００Åで成膜す
る。（図４（ａ）参照）
【００２７】ステップ３：この導電膜１２が形成された
ｐ型ＳｉＣ基板７上にＰＺＴからなる強誘電体膜８を前
記と同様に膜厚を３０００Åで成膜する。（図４（ｃ）
参照）
ｐ型ＳｉＣ基板７上にＰＺＴからなる強誘電体膜８を前
記と同様に膜厚を３０００Åで成膜する。（図４（ｃ）
参照）
【００２８】ステップ４：強誘電体膜８を前記と同様
に、所定パターンでパタ−ニングする。しかるのち、Ｐ
ｔまたはＡｌからなる配線層１３を通常の方法、例えば
スパッタリング法により、所定パターンで膜厚３０００
Åで成膜する。（図４（ｄ）参照）
に、所定パターンでパタ−ニングする。しかるのち、Ｐ
ｔまたはＡｌからなる配線層１３を通常の方法、例えば
スパッタリング法により、所定パターンで膜厚３０００
Åで成膜する。（図４（ｄ）参照）
【００２９】図５は第３実施例の成膜プロセスの一実施
例を示す。図において、１４はｐ型Ｓｉ基板、１５はｎ
型ＳｉＣ層、１６は強誘電体薄膜、１７はゲート電極、
１８はｐ型不純物拡散層を示す。
例を示す。図において、１４はｐ型Ｓｉ基板、１５はｎ
型ＳｉＣ層、１６は強誘電体薄膜、１７はゲート電極、
１８はｐ型不純物拡散層を示す。
【００３０】ステップ１：ｐ型シリコン基板１４上にｎ
型ＳｉＣ層１５を、常圧ＣＶＤ法により、膜厚を２μｍ
までに成膜する。その際、反応ガスとしてＳｉＨ4、Ｃ3
Ｈ8を用い、基板温度約１４００℃、ガス圧力約０．１
μＴｏｒｒで行う。また、ｎ型とするために反応ガスに
ＰＨ3を適量混入する。
型ＳｉＣ層１５を、常圧ＣＶＤ法により、膜厚を２μｍ
までに成膜する。その際、反応ガスとしてＳｉＨ4、Ｃ3
Ｈ8を用い、基板温度約１４００℃、ガス圧力約０．１
μＴｏｒｒで行う。また、ｎ型とするために反応ガスに
ＰＨ3を適量混入する。
【００３１】ステップ２：ＰＺＴからなる強誘電体薄膜
１６およびＰｔまたはＡｌからなるゲート電極１７を前
記と同様に膜厚をそれぞれ３０００Åおよび３０００Å
で成膜する。（図５（ｂ）参照）
１６およびＰｔまたはＡｌからなるゲート電極１７を前
記と同様に膜厚をそれぞれ３０００Åおよび３０００Å
で成膜する。（図５（ｂ）参照）
【００３２】ステップ３：強誘電体薄膜１６およびゲー
ト電極１７の不要部分を、前記と同様にエッチングによ
り除去する。（図５（ｃ）参照）
ト電極１７の不要部分を、前記と同様にエッチングによ
り除去する。（図５（ｃ）参照）
【００３３】ステップ４：ｐ型不純物拡散層１８をイオ
ン注入法によりボロンを注入することによりｎ型ＳｉＣ
層１５中の所定範囲に形成する。このとき、基板温度を
高くすると（７００℃程度まで）注入しやすくなる。
（図５（ｄ）参照）
ン注入法によりボロンを注入することによりｎ型ＳｉＣ
層１５中の所定範囲に形成する。このとき、基板温度を
高くすると（７００℃程度まで）注入しやすくなる。
（図５（ｄ）参照）
【００３４】図６は本発明の第４実施例の成膜プロセス
の一実施例を示す。図において、１９はｐ型ＳｉＣエピ
タキシャル層、２０は導電膜、２１は配線層を示す。な
お、図５と同一符号を付したものは同一または類似の要
素を示す。
の一実施例を示す。図において、１９はｐ型ＳｉＣエピ
タキシャル層、２０は導電膜、２１は配線層を示す。な
お、図５と同一符号を付したものは同一または類似の要
素を示す。
【００３５】ステップ１：ｐ型シリコン基板１４上にｎ
型ＳｉＣ層１５を前記と同様に膜厚を２μｍまでに成膜
し、しかるのち、エピヤキシャル成膜法によりｐ型Ｓｉ
Ｃエピタキシャル層１９を膜厚を２μｍまでに成膜す
る。（図６（ａ）参照）
型ＳｉＣ層１５を前記と同様に膜厚を２μｍまでに成膜
し、しかるのち、エピヤキシャル成膜法によりｐ型Ｓｉ
Ｃエピタキシャル層１９を膜厚を２μｍまでに成膜す
る。（図６（ａ）参照）
【００３６】ステップ２：ポリシコンからなる導電膜２
０を前記と同様に、所定パターンにて膜厚３０００Åで
成膜する。（図６（ｂ）参照）
０を前記と同様に、所定パターンにて膜厚３０００Åで
成膜する。（図６（ｂ）参照）
【００３７】ステップ３：強誘電体層１６を前記と同様
に膜厚３０００Åで、導電膜２０が成膜されたｐ型シリ
コン基板１４上に成膜する。（図６（ｃ）参照）
に膜厚３０００Åで、導電膜２０が成膜されたｐ型シリ
コン基板１４上に成膜する。（図６（ｃ）参照）
【００３８】ステップ４：強誘電体層１６を所定パター
ンにパターニングし、しかるのち、スパッタリング法す
ることにより、ＰｔまたはＡｌからなる配線層２１を所
定パターンにて膜厚３０００Åで成膜する。（図６
（ｄ）参照）
ンにパターニングし、しかるのち、スパッタリング法す
ることにより、ＰｔまたはＡｌからなる配線層２１を所
定パターンにて膜厚３０００Åで成膜する。（図６
（ｄ）参照）
【００３９】
【発明の効果】以上説明したように本発明によれば次の
ような効果が得られる。
ような効果が得られる。
【００４０】格子定数の相違が小さいため、結晶性の
良い強誘電体膜が得られる。
良い強誘電体膜が得られる。
【００４１】強誘電体構成元素のイオン（Ｐｂ含有ペ
ロブスカイト構造体、例えばＰＺＴ系強誘電体の場合、
Ｐｂイオン）などがＳｉ基板やＧａＡｓ基板中に拡散す
ることがない。
ロブスカイト構造体、例えばＰＺＴ系強誘電体の場合、
Ｐｂイオン）などがＳｉ基板やＧａＡｓ基板中に拡散す
ることがない。
【００４２】Ｓｉ基板やＧａＡｓ基板とＰＺＴ系強誘
電体層との界面にＳｉＯ2などの不要な膜が生成される
ことがない。
電体層との界面にＳｉＯ2などの不要な膜が生成される
ことがない。
【００４３】また、本発明の製法によればＳｉＣ層を用
いているにもかかわらず、大型の半導体素子を作製する
ことができる。
いているにもかかわらず、大型の半導体素子を作製する
ことができる。
【図１】本発明の半導体素子用いた強誘電体メモリトラ
ンジスタの一実施例の要部断面図である。
ンジスタの一実施例の要部断面図である。
【図２】図1に示すメモリトランジスタの電圧と分極の
関係を示すグラフである。
関係を示すグラフである。
【図３】本発明の半導体素子の第１実施例の成膜プロセ
スの一実施例の説明図である。
スの一実施例の説明図である。
【図４】本発明の半導体素子の第２実施例の成膜プロセ
スの一実施例の説明図である。
スの一実施例の説明図である。
【図５】本発明の半導体素子の第３実施例の成膜プロセ
スの一実施例の説明図である。
スの一実施例の説明図である。
【図６】本発明の半導体素子の第４実施例の成膜プロセ
スの一実施例の説明図である。
スの一実施例の説明図である。
【図７】従来のＭＦＳ型半導体素子の要部断面図であ
る。
る。
１ ｐ型ＳｉＣ基板 ２ ｎ型不純物拡散層 ３ 強誘電体層 ４ ゲ−ト電極 ５ 層間絶縁膜 ６ 配線層導電膜 ７ ｐ型ＳｉＣ基板 ８ 強誘電体薄膜 ９ ゲ−ト電極 10 ｎ型不純物拡散層 11 ｎ型ＳｉＣエピタキシャル層 12 導電膜 13 配線層 14 ｐ型Ｓｉ基板 15 ｎ型ＳｉＣ層 16 強誘電体薄膜 17 ゲ−ト電極 18 ｐ型不純物拡散層 19 ｐ型ＳｉＣエピタキシャル層 20 導電膜 21 配線層
フロントページの続き (58)調査した分野(Int.Cl.7，ＤＢ名) H01L 21/8247 H01L 27/10 H01L 29/788 H01L 29/792
Claims (4)
- 【請求項１】 ＳｉＣからなる半導体基板と、該半導体
基板の表層部に所定の間隔をおいて形成された不純物拡
散層と、前記半導体基板上で前記不純物拡散層間に橋架
された強誘電体層と、該強誘電体層上に積層された電極
とからなることを特徴とする半導体素子。 - 【請求項２】 前記ＳｉＣからなる半導体基板がＳｉ基
板上に積層されてなることを特徴とする請求項１記載の
半導体素子。 - 【請求項３】 前記強誘電体がＰｂ元素含有ペロブスカ
イト構造体であることを特徴とする請求項１または２記
載の半導体素子。 - 【請求項４】 Ｓｉ基板にＳｉＣ層を形成し、ついで強
誘電体層およびゲート電極をこの順で前記ＳｉＣ層に形
成することを特徴とする半導体素子の製法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP03320884A JP3116048B2 (ja) | 1991-11-09 | 1991-11-09 | 強誘電体層を有する半導体素子及びその製法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP03320884A JP3116048B2 (ja) | 1991-11-09 | 1991-11-09 | 強誘電体層を有する半導体素子及びその製法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
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