JPH08330451A - 半導体記憶装置 - Google Patents

Abstract

(57)【要約】 【目的】 強誘電体と半導体のヘテロ接合を利用した新
しいメモリセル構造を実現し、記憶内容の不揮発性や読
み出し時の非破壊特性を有すると共に、小型で高集積化
が可能な半導体記憶装置を提供する。 【構成】 半導体膜からなる２つのＳＴＯ電極１３，１
５でＰＺＴ強誘電体膜１６を挟んだヘテロ接合構造を有
し、かつ強誘電体膜１５の分極によりヘテロ接合に流れ
る電流を制御するＳＦＳダイオードと、このＳＦＳダイ
オードに接続されるスイッチ用トランジスタと、からメ
モリセルを構成した半導体記憶装置であって、スイッチ
用トランジスタが形成されたシリコン基板１を覆う絶縁
層９上に、絶縁層９の一部に設けた開口部から単結晶シ
リコン層１７が成長され、この単結晶シリコン層１７上
に強誘電体膜１５がエピタキシャル成長されている。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、強誘電体と半導体との
接合構造を有するダイオードを用いた半導体記憶装置に
関する。

【０００２】

【従来の技術】従来より、強誘電体と半導体との接合特
性を利用して電流の制御を行う方法が検討されている。
一例として図８に示すように、強誘電体の残留分極によ
って半導体表面に電荷を誘起し、この分極電荷による半
導体内の電荷の横方向の伝導度の変化を利用する。これ
は、ＭＩＳ（金属／絶縁体／半導体）ＦＥＴのゲート絶
縁膜を強誘電体膜に置き換えた構造（ＭＦＳ−ＦＥＴ）
であり、強誘電体膜の残留分極によって電界効果トラン
ジスタの導通状態を制御でき、原理的には不揮発性のメ
モリとして使用することができる。

【０００３】ところが、強誘電体と接した半導体表面の
導電性を利用する場合には、様々な問題がある。その一
つは、強誘電体を構成する元素の半導体への拡散の問題
である。強誘電性を実現するには、鉛やビスマスなどの
低融点金属が必要であるが、これらの金属はシリコンな
どの半導体中に極めて拡散しやすい。このため、強誘電
体膜を低温で形成しても、半導体表面近傍ではこれらの
金属の拡散が避けられず、多量の不純物準位が形成され
る。さらに、強誘電体と半導体は格子整合もしないた
め、界面には多量の界面準位が形成される。これらの半
導体表面近傍に形成された界面準位や不純物準位はキャ
リアのトラップとして働き、また強誘電体の分極を反転
するときに加える電界印加時にも多量のキャリアが注
入，トラップされるために、半導体として動作しなくな
ったり、動作が非常に不安定になるという問題がある。

【０００４】このように、半導体の強誘電体との接合界
面の伝導度の変化を利用したデバイスは、上述したよう
な理由で実用化に当たっての大きな困難が存在し、特に
シリコン半導体と強誘電体とを直接接合したデバイスは
実用化の見通しは立っていないのが実情である。

【０００５】また、最近の研究（第４０回応用物理学関
係連合講演会３１ａ−ＧＣ−１、第４２回応用物理学関
係連合講演会２９ａ−Ｄ−９）では、縦型の金属／強誘
電体／半導体（ＭＦＳ）からなるメモリ作用を持つダイ
オードが発表されている。ＭＦＳ接合においては、前述
したように強誘電体の残留分極によって半導体表面に電
荷が誘起され、この電荷が空乏層ないしは電荷蓄積層を
形成することにより半導体／強誘電体接合の障壁の高さ
が変化するため、分極状態を接合を通した抵抗値の変化
として読み出すことが可能になる。

【０００６】ＭＦＳダイオードにおいても界面に形成さ
れる準位は極力減らす必要があるため、半導体電極や強
誘電体膜としては、単結晶であるかエピタキシャル成長
させた薄膜を用いることが望ましい。従って、現在まで
に知られているＭＦＳダイオードは、全てチタン酸スト
ロンチウムや酸化マグネシウムなどの酸化物単結晶基板
を用いて作られており、シリコン半導体と組み合わせて
高集積化した半導体メモリを製作するのは不可能であっ
た。

【０００７】一方、強誘電体を使用した他の半導体デバ
イスとして、強誘電体ランダム・アクセス・メモリ（Ｆ
ＲＡＭ）があげられる。このＦＲＡＭは、金属電極／強
誘電体膜／金属電極（ＭＦＭ）キャパシタを電荷蓄積素
子として使用し、分極の反転が生じ得る抗電界以上の電
圧を印加した際の強誘電体膜の分極方向の差による電流
の違いをセンスアンプで検出する構造の半導体記憶装置
であり、やはり電源を切断した場合でも記憶内容の保持
が可能という大きな利点がある。

【０００８】しかしながら、原理上、書き込み及び読み
出しに伴い分極方向を反転させるため、反転回数が多く
なると疲労により強誘電体膜が劣化していき、記憶がで
きなくなるという欠点を有している。反転回数を減らす
ために、電源入力時には反転を生じない抗電界以下の電
圧で単なるキャパシタとして駆動するという、通常のＤ
ＲＡＭモードで使用することもできるが、この場合は蓄
積容量に対してキャパシタのリーク電流を減少させる必
要があるという、別の困難な問題が生じる。

【０００９】また、最近の文献（Physical Review Lett
ers, Vol.73, No.15, pp.2107-2110）によると、２種類
の異なる金属電極で半導性強誘電体膜を挟んだＭＦＭ構
造を使用すると、金属と半導性強誘電体とのショットキ
ー接合における電流値が、半導性強誘電体の分極方向に
よって変化する現象が報告されている。この現象を図９
を用いて、以下に説明する。

【００１０】図９（ａ）のポテンシャルダイヤグラムに
示すような、仕事関数の異なる２種類の金属との２重シ
ョットキー接合（それぞれのショットキー障壁高さφM1
及びφM2）を持つ半導性強誘電体（ｎ型半導体と仮定）
には、外部バイアス電圧が無い状態においてもφM1とφ
M2の差に相当するビルトインポテンシャルが加わる。従
って、このような半導性強誘電体の分極特性は、図９
（ｂ）の分極Ｐ−電界Ｅ曲線に示すように、内部電界の
ために非対称になる。このためにバイアス電圧が０のと
きにおける残留分極の方向によって、Ｐ−Ｅ曲線の傾き
に相当する強誘電体の誘電率が異なる（ε１及びε
２）。

【００１１】図９（ａ）に示した、ショットキー障壁の
半導性強誘電体側に生じるポテンシャルのプロファイル
は誘電率によって変化するため、残留分極方向によって
誘電率が変わると、実線及び破線で示すように空乏層の
厚さが変化する。従って、ショットキー障壁の厚さが薄
い場合に障壁を横切るトンネル電流が残留分極の方向に
より変化する。このショットキー障壁の特性の変化を利
用することにより、不揮発性メモリとして使用すること
ができる。

【００１２】しかしながら、分極方向によってショット
キー障壁の高さそのものは変化しないため、急峻なスイ
ッチ特性を得ることが難しいことや、またバイアス電圧
が０のときでも内部にビルトインポテンシャルが加わっ
ているために、ビルトインポテンシャルと逆方向に残留
分極が生じている場合は分極が失われやすいなどの欠点
がある。

【００１３】

【発明が解決しようとする課題】このように従来、強誘
電体膜をゲート酸化膜として使用するＭＦＳトランジス
タ，ＭＦＳダイオード，ＭＦＭ構造の電荷蓄積素子、さ
らにＭＦＭのダブルショットキー構造など、様々な半導
体デバイスとしての構造が考えられているが、いずれも
特有の短所を抱えており、不揮発性半導体記憶装置とし
て利用する時の大きな問題点となってる。

【００１４】本発明は、上記事情を考慮してなされたも
ので、その目的とするところは、強誘電体と半導体との
ヘテロ接合を利用した新しいメモリセル構造を実現し、
記憶内容の不揮発性や読み出し時の非破壊特性を有する
と共に、小型で高集積化が可能な半導体記憶装置を提供
することにある。

【００１５】

【課題を解決するための手段】本発明の骨子は、シリコ
ン基板上の絶縁層の上に、縦型の金属／強誘電体／半導
体（ＭＦＳ）或いは半導体／強誘電体／半導体（ＳＦ
Ｓ）からなるメモリ作用を持つダイオードをエピタキシ
ャル成長により作成することにある。

【００１６】即ち本発明は、少なくとも一方が半導体膜
からなる２つの電極で強誘電体膜を挟んだヘテロ接合構
造を有し、かつ該強誘電体膜の分極によりヘテロ接合に
流れる電流を制御するダイオードと、このダイオードに
接続されるスイッチング用トランジスタと、からメモリ
セルを構成した半導体記憶装置であって、前記スイッチ
ング用トランジスタが形成されたシリコン基板を覆う絶
縁層上に、該絶縁層の一部に設けた開口部から（１０
０）配向シリコン層が成長され、この（１００）配向シ
リコン層上に前記強誘電体膜がエピタキシャル成長され
てなることを特徴とする。

【００１７】ここで、本発明の望ましい実施態様として
は、次のものがあげられる。 (1) 強誘電体膜を挟む２つの電極は、共に半導体である
こと。 (2) 半導体電極は、ペロブスカイト構造の物質からなる
こと。 (3) 強誘電体膜は、ペロブスカイト構造の物質からなる
こと。 (4) （１００）配向シリコン層は単結晶シリコン層であ
ること。 (5) 単結晶シリコン層が、シリコン基板に対する選択成
長法でエピタキシャル成長したもの、或いはアモルファ
スシリコンの選択成長後にシリコン基板から固相成長さ
せて単結晶化したのであること。 (6) （１００）配向シリコン層と強誘電体膜との間に、
バリア性の大きな金属又は絶縁膜を挟むこと。 (7) 強誘電体膜は、下地との格子不整合を利用して歪み
を導入したものであること。

【００１８】

【作用】前述したように本発明では、シリコン基板上の
絶縁層の上に、縦型の金属／強誘電体／半導体（ＭＦ
Ｓ）或いは半導体／強誘電体／半導体（ＳＦＳ）からな
るメモリ作用を持つダイオードをエピタキシャル成長に
より作成する。

【００１９】即ち、集積回路用基板として使用されるシ
リコンの（１００）面は正方形の格子配列であり、強誘
電体として知られる多くのペロブスカイト系化合物の
（１００）面も同様に正方形の格子配列であることか
ら、シリコン（１００）面上には直接或いは何らかの単
結晶バリア層を介してペロブスカイト結晶をエピタキシ
ャル成長させることが可能である。実際，文献（J.App.
Phys. Vol.74, No.2, pp.1366-75, 1933）によれば、Ｓ
ｉ基板（１００）面上にＣａＦ₂ の（１００）面を介し
て、ＳｒＴｉＯ₃ の（１００）と（１１０）のエピタキ
シャル層が混在した膜ができることが紹介されている。

【００２０】しかしながら、実際にスイッチング用トラ
ンジスタを形成したシリコン基板とペロブスカイト系強
誘電体からなるダイオードを組み合わせる場合には、強
誘電体膜を構成する鉛，ビスマスなどの元素がトランジ
スタ中に拡散すると、スイッチング動作に悪影響を与え
るため、基板から絶縁層を介して分離した場所にダイオ
ードを作成する必要がある。一方、現在絶縁層として使
用されているものは、シリコンの酸化物や窒化物、さら
にそれらに燐やボロンなどを混入したもので、全てアモ
ルファス（非晶質）膜であり、従って絶縁層の上にエピ
タキシャル成長させた強誘電体膜からなるダイオードを
形成することは不可能である。

【００２１】そこで本発明においては、シリコン基板上
非晶質絶縁層の上に（１００）配向シリコン層を形成す
るために、シリコンの選択成長技術を導入することを着
眼した。即ち、シリコン基板を覆う絶縁層の一部にコン
タクト孔を開口し、このコンタクト孔から（１００）配
向シリコンを絶縁層の上まで成長することにより、（１
００）配向シリコン層を介して強誘電体膜をエピタキシ
ャル成長させることが可能になる。絶縁層の一部に開口
したコンタクト孔から（１００）配向シリコン層を形成
するためには、絶縁層上に直接（１００）配向シリコン
層を選択的にエピタキシャル成長させる方法や、絶縁層
上にアモルファスシリコン層を選択的に或いは直接的に
成長させ、その後アニールによりシリコン基板界面より
固相成長を生じさせて単結晶化させる方法などがあげら
れる。

【００２２】なお本発明では、このとき亜結晶粒界を含
まない単結晶シリコン層を選択成長させる必要があるわ
けではなく、その上に誘電体膜をエピタキシャル成長さ
せることが可能である程度に（１００）配向しているも
のであれば、亜結晶粒界等を含んでいても構わない。具
体的には、エピタキシャル成長した誘電体膜が、θ−２
θ法によるＸ線回折測定で（１００）及びその倍数に相
当するピークが（１１０），（２１１），（１１１）等
のピークに対し５倍以上、好ましくは１０倍以上の強度
を示す程度に（１００）配向していればよい。さらに、
誘電体膜のＸ線回折測定による（２００）ピークのロッ
キングカーブの半値幅が２°以下、さらには１°以下で
あることが好ましい。

【００２３】また、成長させたシリコン層と強誘電体膜
の間の相互拡散を避けるために、これらの間にバリア性
の大きい金属膜や絶縁膜を挟むことが望ましい。バリア
性金属膜としては、シリコンとほぼ格子整合するニッケ
ルやコバルトなどの珪化物、チタンやタングステンなど
の窒化物があげられる。珪化物の場合は、単結晶シリコ
ン層の上面をコバルトやニッケルなどと反応させて珪化
物層を形成することもできる。また、バリア性絶縁膜と
しては、同様にシリコンとほぼ格子整合するカルシウム
などの弗化物やセリウム，マグネシウムなどの酸化物が
あげられる。

【００２４】さらに、誘電体をエピタキシャル成長させ
ることの大きな利点として、エピタキシャル成長時に基
板との格子不整合を利用して誘電体に歪みを導入し、常
誘電体を強誘電体化することができる点である。この技
術を使用すれば、強誘電体に必須な、低融点で拡散しや
すい鉛やビスマス、或いはナトリウムやカリウムなどを
使用しない強誘電体膜が実現できる。

【００２５】本発明者らの研究によれば、ＭｇＯ基板
（１００）面上に白金電極層を介してエピタキシャル成
長した（ＢａＳｒ）ＴｉＯ₃ 誘電体膜においては、常誘
電体が強誘電体に転移するキュリー温度が２００℃以上
高くなる現象が見られると共に、蓄積電荷量も２０％〜
２００％ほど増大するという現象が見られた。この原因
として、Ｐｔ（１００）面間隔より（ＢａＳｒ）ＴｉＯ
₃ （１００）面間隔が僅かに大きいことから、（ＢａＳ
ｒ）ＴｉＯ₃ がＰｔ上にエピタキシャル成長した際に、
面内方向に圧縮され、面と垂直方向には伸ばされる方向
の残留弾性歪みが存在しており、この残留歪みが強誘電
性を誘起していることが明らかになった。

【００２６】そこで、ＭｇＯ基板の代わりに、上記の選
択成長（１００）配向シリコン層を下地として用い、エ
ピタキシャル成長したバリア層を適宜介して、誘電体の
格子定数より僅かに小さいエピタキシャル成長下地電極
の上に（ＢａＳｒ）ＴｉＯ₃などの誘電体層をエピタキ
シャル成長させる。これにより、強誘電性を生じさせる
のに必要な鉛やビスマスを使用せずに強誘電体膜を形成
することができる。

【００２７】この歪み誘起強誘電体膜を使用して、強誘
電体／半導体接合を持つダイオードを作成するには、誘
電体の格子定数より僅かに小さいエピタキシャル半導体
電極の上に（ＢａＳｒ）ＴｉＯ₃ 誘電体層などをエピタ
キシャル成長させ、さらに半導体ないしは金属上部電極
を積層させる方法と、誘電体の格子定数より僅かに小さ
いエピタキシャル金属電極の上に（ＢａＳｒ）ＴｉＯ₃
誘電体層などをエピタキシャル成長させ、さらに半導体
層を積層させる方法の２種類がある。

【００２８】前者の方法の例では、（ＢａＳｒ）ＴｉＯ
₃ 誘電体膜より僅かに小さい格子定数を持つ半導体層を
選択する必要があり、これにはペロブスカイト構造を持
つ酸化物半導体、具体的にはＮｂやＬａをドープしたＳ
ｒＴｉＯ₃ 結晶などを使用することができる。

【００２９】後者の方法の例では、下地金属電極とし
て、（ＢａＳｒ）ＴｉＯ₃ 誘電体膜より僅かに小さい格
子定数を持つ白金や白金の合金を使用することができ、
さらに半導体上部電極としては、上記のペロブスカイト
構造を持つ酸化物半導体の他、低温成長させた非晶質シ
リコンや多結晶シリコンなどの半導体も使用することが
できる。

【００３０】ここで、強誘電体／半導体接合を使用した
メモリ作用を持つダイオードの動作機構について、以下
図７に従って説明する。いま、図７（ａ）のようにｎ型
の半導体Ａ，Ｂ及び強誘電体を考える。ここでは説明の
都合上、半導体Ａ，Ｂは同じ材料であり、強誘電体は絶
縁性であるとする。また、強誘電体の誘電率は半導体Ａ
ないしはＢとほぼ同程度とする。

【００３１】そして、（ｂ）に示すように、半導体Ａ／
強誘電体／半導体Ｂのダブルヘテロ接合を形成する。こ
こで、強誘電体に正方向（ｃ）或いは逆方向（ｄ）に分
極を生じさせ（実際には、正或いは負方向にバイアス電
圧を印加し分極させて電圧を０に戻す）、“０”或いは
“１”の書き込みを行う。このとき、分極電荷に対応し
て接合の半導体側に反対符号の電荷が誘起され、半導体
中には空乏層或いは電荷蓄積層の形成に伴うバンドの曲
りを、強誘電体中には均一な電界を生じる。

【００３２】この状態で、分極方向と正或いは逆方向に
分極が反転しない程度のバイアス電圧を加えて読み出し
動作を行うと（（ｅ）或いは（ｆ））、分極の向きによ
って半導体Ａと強誘電体の間に形成されている障壁の高
さが異なるので、分極“０”或いは“１”の状態に応じ
て、半導体Ａから強誘電体内に電子が注入されない状態
“ＯＦＦ”、或いは注入される状態“ＯＮ”となり、電
流の有無によって非破壊読出しが可能になる。さらに、
抗電圧を越える電圧を加えると（ｇ）、逆方向に分極し
ていた強誘電体も反転分極するため、“１”の分極状態
に再書き込みされる。

【００３３】従って、このように半導体／強誘電体／半
導体構造を形成すると、分極が反転しない電圧範囲では
分極の向きにより接合の中を流れる電流を制御すること
が可能で、さらに電圧を加えることにより分極の向きを
制御することが可能な、ダイオード素子を作成すること
ができる。しかも、上述したようにダイオード素子を対
称的な構造にすれば、いわゆるダイオード特性の向きを
残留分極によって反転することが可能になり、極性可変
型ダイオードを作成することができる。

【００３４】なお、半導体／強誘電体のヘテロ接合を使
用した素子の特性においては、上述した例は一例であ
り、半導体や強誘電体の導電型（キャリア濃度，ｐ型／
ｎ型）、仕事関数、誘電率などによって界面に形成され
る障壁の高さや内部電界が異なるため、様々なバリエー
ションが可能である。

【００３５】上述したように、本発明の原理に基づくダ
イオードは強誘電体／半導体接合の障壁の高さが強誘電
体の分極の方向によって変わることを利用するものであ
るから、少なくとも１箇所の強誘電体／半導体接合を含
む必要がある。即ち、半導体／強誘電体／半導体の構成
か、半導体／強誘電体／金属の構成である。ここで、強
誘電体として絶縁性のものや半導性のものを使うことが
できる。

【００３６】また、強誘電体／半導体の接合界面に生じ
る界面準位をなるべく減少させるため、できれば双方と
も同じ結晶系の材料、例えばペロブスカイト系の強誘電
体と半導体などの組み合わせを用い、さらにエピタキシ
ャル成長した単結晶ないし配向膜とすることが望まし
い。

【００３７】また、本発明のダイオードは強誘電体／半
導体のヘテロ接合の障壁の高さを利用するものであるか
ら、強誘電体／半導体界面における界面方向の伝導特性
の変化を利用した前述のＭＦＳ−ＦＥＴ素子などより
も、界面に形成される種々の準位の影響を軽減できると
いう、非常に大きな実用上の利点がある。

【００３８】本発明にかかるダイオードは、上述したよ
うに集積回路の中に組み込むことにより、大きな威力を
発揮することができる。即ち、予めスイッチング用トラ
ンジスタを形成した半導体基板上に、金属／強誘電体／
半導体或いは半導体／強誘電体／半導体を積層したダイ
オードを形成し、１トランジスタと１ダイオードを組み
合わせて記憶単位として、強誘電体の抗電圧以上の電圧
印加により書き込み、抗電圧以下の電圧により読み出し
動作を行えば、不揮発性かつ非破壊読み出しが可能なメ
モリセルを作成することができる。

【００３９】また、ダイオードとしては、半導体／強誘
電体／半導体（ＳＦＳ）接合と、金属／強誘電体／半導
体（ＭＦＳ）接合の２種類が使用され得るが、特にＳＦ
Ｓを使用すると極性可変型ダイオードを作成することが
できるので、結果として正電圧と負電圧の両方で読み出
しを行うことが可能となる。従って、正負交互に電圧を
かけることで、読み出し時の電圧印加による記憶保持性
に与える悪影響を回避することが可能である。

【００４０】このように本発明によれば、シリコン基板
上に作成した強誘電体と半導体とのヘテロ接合を利用し
た新しいダイオードを使用することにより、記憶内容の
不揮発性や読み出し時の非破壊性を有すると共に、小型
で高集積化が可能な半導体記憶装置の実現が可能とな
る。

【００４１】

【実施例】以下、本発明を図示の実施例によって説明す
る。 （実施例１）図１は、本発明の第１の実施例に係わるＳ
ＦＳダイオードを用いた不揮発性半導体記憶装置を示す
素子構造断面図である。スイッチング用の１個のＭＯＳ
−ＦＥＴと、ＳＦＳ構造の極性可変型ダイオードとを組
み合わせて、不揮発性のメモリセルを構成している。な
お、図では１セル部分を示しているが、メモリセルは通
常のＤＲＡＭと同様にマトリックス状に複数個配置され
ている。また、これらのメモリセルからなるメモリセル
アレイに隣接してセンスアンプなどが形成されるものと
なっている。

【００４２】本実施例装置の製造方法について、図２の
工程断面図を参照して説明する。図２（ａ）はメモリセ
ルのトランジスタ部及びビット線を形成した後、平坦化
用の絶縁層９及び研磨停止層１０を形成した状態であ
る。図中１は面方位（１００）のｐ型単結晶Ｓｉ基板、
２は素子分離酸化膜、３はゲート酸化膜、４はポリＳｉ
などからなるゲート電極（ワード線）、５，７は層間絶
縁膜、６はｎ型のソース・ドレイン領域、８はビット線
であり、これらは一般的なＤＲＡＭの製造と同様にして
形成される。絶縁層９を平坦化するためにエッチバック
法を用いても良いし、またＣＭＰ法などを用いても良
い。研磨停止層１０としては、酸化アルミニウムなどの
絶縁膜を用いることができる。

【００４３】次いで、図２（ｂ）に示すように、公知の
フォトリソグラフィ及びプラズマエッチングにより、Ｓ
ＦＳダイオード形成用の浅いトレンチ部及びソース領域
６へのコンタクトホールを形成し、選択成長技術により
アモルファスＳｉ層１２を形成した。成膜技術として
は、ジシラン及びジボランを原料ガスとしたＬＰＣＶＤ
法により、成長温度４５０℃でアモルファスＳｉ層１２
を単結晶Ｓｉ基板１に対して選択的に成長させた。その
後、フォーミングガス中で６００℃の熱処理により、Ｓ
ｉ基板界面から固相成長により単結晶Ｓｉを成長させ、
アモルファスＳｉ層１２を全て単結晶化した。

【００４４】次いで、図２（ｃ）に示すように、ＣＭＰ
ないしは機械的研磨により研磨停止層１０上に形成され
ている単結晶Ｓｉを除去し、単結晶Ｓｉのコンタクト１
１及び単結晶Ｓｉ層１７を形成した。その後、図２
（ｄ）に示すように、マグネトロン・スパッタ装置を使
用して公知の方法により、バリア性金属膜として厚さ４
００ｎｍのＴｉＮ膜１８を形成し、リソグラフィ及び反
応性イオンエッチングによりプレート電極に加工した。
このとき、単結晶Ｓｉ層１７上に成長したＴｉＮ膜のプ
レート電極１８はエピタキシャル成長している。

【００４５】次いで、ＴｉＮ膜のプレート電極１８上
に、マグネトロン・スパッタ装置を使用し、アルゴンと
酸素の混合雰囲気中基板温度２００℃で、５％のランタ
ンを含むＳｒＴｉＯ₃ （ＳＴＯ）焼結体ターゲットを用
いて、厚さ２００ｎｍのｎ型半導体であるランタン・ド
ープのＳＴＯ薄膜（下部電極）１３を形成した。さら
に、ジルコン・チタン酸鉛（Ｐｂ（Ｚｎ_0.5 Ｔｉ_0.5 ）
Ｏ₃ 、以降ＰＺＴと略称）焼結体ターゲットを用いて厚
さ３００ｎｍのＰＺＴ薄膜（強誘電体膜）１６を形成
し、再び厚さ２００ｎｍのｎ型半導体であるランタン・
ドープのＳＴＯ薄膜（上部電極）１５を形成した。

【００４６】そして、リソグラフィ及びアンモニア水，
過酸化水素水，ＥＤＴＡの混合溶液を用いた湿式エッチ
ングにより、ＳＦＳダイオード素子に加工した。その
後、赤外線ランプアニール装置を使用して窒素中で７０
０℃で１分間の熱処理により、ランタン・ドープのＳＴ
Ｏ薄膜１３及びＰＺＴ薄膜１６を固相成長によりエピタ
キシャル膜化した。

【００４７】なお、ここで得られた強誘電体膜１６につ
いて、θ−２θ法によるＸ線回折測定を行った結果、
（１００）及びその倍数に相当するピークのみが観察さ
れ、（１１０），（２１１），（１１１）等に対応する
ピークは観測されなかった。

【００４８】次いで、図２（ｅ）に示すように、平坦化
絶縁膜１９を形成し、表面をＣＭＰ法ないしはエッチバ
ック法により平坦化した。その後、図２（ｆ）に示すよ
うに、フォトリソグラフィ及びプラズマエッチングによ
り単結晶Ｓｉのコンタクト１１及びＳＦＳダイオードの
上部電極１５とのコンタクトホールを開口し、アルミニ
ウム配線２０を形成した。

【００４９】本実施例のように、ＭＯＳ−ＦＥＴとＳＦ
Ｓダイオードからなるメモリセルを使用すれば、ワード
線４とビット線８により選択されたＭＯＳ−ＦＥＴを通
してＳＦＳダイオードにＰＺＴ強誘電体膜１６の抗電界
以上の電圧を印加することによって、正或いは負方向に
分極させて１ビットの情報を書き込むことが可能にな
る。一方、同様にＳＦＳダイオードに抗電界以下の適当
な電圧を印加すると、分極方向により読み出し電流に１
桁以上の大きな差が生じるために、書き込まれた情報を
非破壊で読み出すことができる。 （実施例２）図３は、本発明の第２の実施例に係わるＭ
ＦＳダイオードを用いた不揮発性半導体記憶装置を示す
素子構造断面図である。なお、図１と同一部分には同一
符号を付して、その詳しい説明は省略する。

【００５０】本実施例が先に説明した第１の実施例と異
なる点は、強誘電体であるＰＺＴの代わりに、エピタキ
シャル成長させた時に生じる不整合歪みを利用して歪み
誘起強誘電体膜を形成したことにある。即ち、エピタキ
シャルバリア金属２２，エピタキシャル半導体下部電極
２３，エピタキシャル歪み誘起強誘電体膜２６，上部電
極２５からＭＦＳダイオードが形成されている。

【００５１】本実施例の製造方法について、図４の工程
断面図を参照して説明する。図４（ａ）までは第１の実
施例と実質的に同様であり、メモリセルのトランジスタ
部及びビット線８、さらに平坦化用の絶縁層９及び研磨
停止層１０を形成したところである。

【００５２】次いで、図４（ｂ）に示すように、公知の
フォトリソグラフィ及びプラズマエッチングにより、ソ
ース領域６へのコンタクトホールとＭＦＳダイオード形
成用の浅いトレンチ部を同じ位置に形成し、選択成長技
術により単結晶Ｓｉのコンタクトプラグ１１を形成し
た。コンタクトプラグ１１は、アモルファスＳｉを固相
成長により単結晶化するのではなく、選択成長技術によ
り単結晶Ｓｉをコンタクトホールに直接成長させてい
る。

【００５３】次いで、図４（ｃ）に示すように、ＣＭＰ
ないしは機械的研磨により研磨停止層１０上に形成され
ている単結晶Ｓｉを除去し、さらにフォトリソグラフィ
及びイオンエッチングにより研磨停止層１０の下部より
低い位置まで単結晶Ｓｉを除去した。その後、図４
（ｄ）に示すように、バリア金属２２として反応性スパ
ッタ法により６００℃でＴｉＮ薄膜をエピタキシャル成
長させた。引き続き、半導体下部電極２３となるニオブ
・ドープ（５at％）のＳＴＯ薄膜をスパッタ法により６
００℃でエピタキシャル成長させた。

【００５４】次いで、図４（ｅ）に示すように、再びＣ
ＭＰ法により研磨停止層１０上に形成されているバリア
金属２２及び半導体下部電極２３を除去した。その後、
図４（ｆ）に示すように、Ｂａ_0.5 Ｓｒ_0.5 ＴｉＯ₃ 薄
膜（強誘電体膜）２６を半導体下部電極２３上にエピタ
キシャル成長させ、下部電極２３との不整合歪により歪
み誘起強誘電性を付加し、さらにニッケル上部電極２５
を順次形成した。

【００５５】なお、ここで得られた強誘電体膜２６につ
いて、θ−２θ法によるＸ線回折測定を行った結果、
（１００）及びその倍数に相当するピークのみが観察さ
れ、（１１０），（２１１），（１１１）等に対応する
ピークは観測されなかった。

【００５６】このような構成であれば、ＭＯＳ−ＦＥＴ
とＭＦＳダイオードからメモリセルが構成され、第１の
実施例と同様の効果が得られる。しかも、誘電体膜のエ
ピタキシャル成長時に下地との格子不整合を利用して歪
みを導入し、常誘電体を強誘電体化しているので、低融
点で拡散しやすい鉛やビスマス、或いはナトリウムやカ
リウムなどを使用しない強誘電体膜が実現できる。 （実施例３）図５は、本発明の第３の実施例に係わるＭ
ＦＳダイオードを用いた不揮発性半導体記憶装置を示す
素子構造断面図である。なお、図１と同一部分には同一
符号を付して、その詳しい説明は省略する。

【００５７】本実施例が先に説明した第２の実施例と異
なる点は、下部電極を金属、上部電極を半導体としたこ
とである。即ち、エピタキシャルバリア金属（単結晶ニ
ッケルシリサイド層）３２，白金薄膜の下部電極３３，
エピタキシャル歪み誘起強誘電体膜３６，半導体上部電
極３５からＭＳＦダイオードが形成されている。

【００５８】本実施例の製造方法について、図６の工程
断面図を参照して説明する。図６（ａ）までは第１の実
施例と実質的に同様であり、メモリセルのトランジスタ
部及びビット線８、さらに平坦化用の絶縁層９及び研磨
停止層１０を形成したところである。

【００５９】次いで、図６（ｂ）に示すように、公知の
フォトリソグラフィ及びプラズマエッチングにより、研
磨停止層１０の開口部に引き続きソース領域６へのコン
タクトホールを形成し、選択成長技術により単結晶Ｓｉ
のコンタクトプラグ１１を形成した。即ちコンタクトプ
ラグ１１として、ジクロルシランを原料ガスとしたＬＰ
ＣＶＤ法により、成長温度８２０℃で単結晶Ｓｉを選択
的に埋め込んだ。

【００６０】次いで、図６（ｃ）に示すように、ＣＭＰ
ないしは機械的研磨により研磨停止層１０上に形成され
ている単結晶Ｓｉを除去し、ニッケルの薄膜３１をスパ
ッタ法により形成した。その後、図６（ｄ）に示すよう
に、フォーミングガス中で５００℃の熱処理により単結
晶Ｓｉ層の表面をニッケルと反応させて、バリア金属と
なる単結晶ニッケルシリサイド層３２を形成し、再びＣ
ＭＰ法により研磨停止層１０上に形成されているニッケ
ル薄膜３１を除去した。

【００６１】次いで、図６（ｅ）に示すように、フォト
リソグラフィ及びプラズマエッチングにより、ニッケル
シリサイド層３２を研磨停止層１０の上面よりも低い位
置まで除去した後、下部電極３３となる白金の薄膜をス
パッタ法により形成した。

【００６２】次いで、図６（ｆ）に示すように、再びＣ
ＭＰ法により研磨停止層１０上に形成されている白金薄
膜を除去した後、（ＢａＳｒ）ＴｉＯ₃ 歪み誘起強誘電
体膜３６を形成した。この強誘電体膜３６の形成には、
公知のマグネトロンスパッタ法により６００℃でエピタ
キシャル成長させた。さらに、強誘電体膜３６の上に、
非晶質Ｓｉ半導体上部電極３５を形成した。この上部電
極３５は、モノシラン及びフォスフィンを原料ガスとし
てプラズマＣＶＤ法により、成長温度３００℃で成膜し
た。

【００６３】なお、ここで得られた強誘電体膜３６につ
いて、θ−２θ法によるＸ線回折測定を行った結果、
（１００）及びその倍数に相当するピークのみが観察さ
れ、（１１０），（２１１），（１１１）等に対応する
ピークは観測されなかった。

【００６４】このような構成であれば、ＭＯＳ−ＦＥＴ
とＭＦＳダイオードからメモリセルが構成され、さらに
誘電体膜のエピタキシャル成長時に下地との格子不整合
を利用して歪みを導入し、常誘電体を強誘電体化してい
るので、第２の実施例と同様の効果が得られる。なお、
本発明は上述した各実施例に限定されるものではなく、
その要旨を逸脱しない範囲で、種々変形して実施するこ
とができる。

【００６５】

【発明の効果】以上詳述したように本発明によれば、Ｓ
ｉ基板の上に強誘電体と半導体とのヘテロ接合を利用し
たメモリセルを作成することができ、記憶内容の不揮発
性や読み出し時の非破壊性を有する小型の高集積化半導
体記憶装置を実現することが可能になり、本発明の工業
的価値は極めて大きい。

【図面の簡単な説明】

【図１】第１の実施例に係わるＳＦＳダイオードを利用
した不揮発性半導体記憶装置を示す素子構造断面図。

【図２】第１の実施例に係わる不揮発性半導体記憶装置
の製造工程を示す断面図。

【図３】第２の実施例に係わるＭＦＳダイオードを利用
した不揮発性半導体記憶装置を示す素子構造断面図。

【図４】第２の実施例に係わる不揮発性半導体記憶装置
の製造工程を示す断面図。

【図５】第３の実施例に係わるＭＦＳダイオードを利用
した不揮発性半導体記憶装置を示す素子構造断面図。

【図６】第３の実施例に係わる不揮発性半導体記憶装置
の製造工程を示す断面図。

【図７】本発明に係わるＳＦＳダイオードの動作原理
図。

【図８】従来のＭＦＳ−ＦＥＴの模式断面図。

【図９】公知のＭＦＭ積層構造素子の動作原理図。

【符号の説明】

１…単結晶Ｓｉ基板 ２…素子分離酸化膜 ３…ゲート酸化膜 ４…ゲート電極（ワード線） ５，７…層間絶縁膜 ６…ソース・ドレイン領域 ８…ビット線 ９，１９…平坦化用絶縁膜 １０…研磨停止層 １１…単結晶シリコンコンタクト １３，２３…ＳＴＯ薄膜（下部電極） １５…ＳＴＯ薄膜（上部電極） １６…ＰＺＴ薄膜（強誘電体膜） １７…単結晶シリコン層 １８…ＴｉＮ膜（プレート電極） ２２…ＴｉＮ膜（バリア金属） ２５…ニッケル層（上部電極） ２６，３６…（ＢａＳｒ）ＴｉＯ₃ 歪み誘起強誘電体膜 ３１…ニッケル薄膜 ３２…ニッケルシリサイド層（バリア金属） ３３…白金薄膜（下部電極） ３５…非晶質Ｓｉ半導体層（上部電極）

Claims (1)

【特許請求の範囲】
1. 【請求項１】少なくとも一方が半導体膜からなる２つの
   電極で強誘電体膜を挟んだヘテロ接合構造を有し、かつ
   該強誘電体膜の分極によりヘテロ接合に流れる電流を制
   御するダイオードと、このダイオードに接続されるスイ
   ッチング用トランジスタと、からメモリセルを構成した
   半導体記憶装置であって、 前記スイッチング用トランジスタが形成されたシリコン
   基板を覆う絶縁層上に、該絶縁層の一部に設けた開口部
   から（１００）配向シリコン層が成長され、この（１０
   ０）配向シリコン層上に前記強誘電体膜がエピタキシャ
   ル成長されてなることを特徴とする半導体記憶装置。