JPH0294559A

JPH0294559A - 半導体記憶装置およびその製造方法

Info

Publication number: JPH0294559A
Application number: JP63246406A
Authority: JP
Inventors: Shinichi Takagi; 信一高木
Original assignee: Toshiba Corp
Current assignee: Toshiba Corp
Priority date: 1988-09-30
Filing date: 1988-09-30
Publication date: 1990-04-05

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】〔発明の目的〕（産業上の利用分野）本発明は、半導体記憶装置およびその製造方法に係り、
特に強誘電性メモリのキャパシタ構造に関する。

（従来の技術）近年、半導体技術の進歩、特に微細加工技術の進歩によ
り、メモリにおいても高集積化、大写吊化が急速に進め
られている。

なかでもＭＯ８電界効果トランジスタと強誘電体薄膜を
キャパシタ絶縁膜として用いたキャパシタを組み合わせ
た強誘電性メモリは、不揮光性であること、α線ソフト
エラーに強いこと、集積化に適していること等の理由か
ら、大規模記憶装置として近年開発が進められている。

この強誘電性メモリは、通常第３図に等両回路を示すよ
うに、ＭＯＳＦＥＴ１３と強誘電体キャパシタ１２とを
単位メモリセルとし、ＭＯＳ　Ｆ　ＥＴ１３のゲート電
極をワード線１１に接続すると共にソース・ドレイン電
極の一方を、他方をドライブ線１０に接続してなる強誘
電体キャパシタ１２の一方の電極に接続してなるもので
ある。そしてこのＭＯＳＦＥＴ１３のもう一方のソース
・ドレイン電極はビット線１４、センスアンプ１５およ
びビット線キャパシタ１６に接続されている。

この強誘電性メモリの素子構造としては第４図に断面図
の一例を示すように、単位メモリセルはｐ型シリコン基
板１内に形成されたＭＯＳ　Ｆ　Ｅ　Ｔ１３とこの上層
に形成された強誘電体キャパシタ１２とから単位メモリ
セルが構成されたものが提案されている（８７年国ＷＡ
電子デバイス学会技術ダイジェスト　８７’　Ｉｎｔｅ
ｒｎａ口ｏｎａｌ　Ｅｌｅｃｔｒｏｎ　Ｄｖｃｅ　Ｈｅ
ｅｔｉｎｇ（ＩＥＤＨ）　Ｔｅｃｈｎｉｃａｌ　Ｄｉｃ
＋ｅｓｔ　　８７’　ｐｐ、８５０−８５１＞。

このＭＯＳＦＥＴ１３は、ｐ型シリコン基板１内に形成
されたソース・ドレイン電極としてのｎ型の高不純物濃
度領域５．６と、これら鳥不純物ｍ度領域５．６の間に
位置するｐ型シリコン基板１の表面にゲート絶縁膜３を
介して形成されたゲート電Ｖｉ１４とから構成されてい
る。

そして強誘電体キャパシタ１２は、このＭＯＳＦＥＴ１
３上に第１の層間絶縁膜１７を介してギャバシタ下部電
ｉ１９、キャパシタ絶縁ＷＡ８としての強誘電体薄膜と
、キャパシタ上部電極９が順次積層されて構成されてお
り、この上層に第２の層間絶縁膜１８を形成すると共に
この第２の層間絶縁膜１８にコンタクト孔を間口し、金
属配置９！層２０を介してこのキャパシタ上部電極９と
ＭＯＳＦＥＴ１３のソース・ドレイン電極との接続を行
うようにしている。

かかる構造の強誘電性メモリでは、ソース・ドレイン電
極となるｎ型の高不純物濃度領域５とキャパシタ上部電
極９との接続を行うための金属配線層２０は、多層の層
間絶縁膜等による段差上に形成されているうえ、コンタ
クト孔を介して接続されているため、工程が複雑である
上、配線の信頼性の低下および歩留まりの低下を招くと
いう問題があった。

また、この強誘電体キャパシタの強誘電体薄膜は、キャ
パシタ下部電極１９あるいは第１の層間絶縁ＷＡ１７上
に形成されるため、配向性の良好な薄膜を得るのは極め
て困難であり、残沼分極が低くなったり、抗電界が高く
なったり、また、電界−分橿特性曲線のヒステリシス幅
が狭くなるなどの問題があり、良好な強誘電特性を得る
ことができず、閤き込み・読みだし特性に悪影響を与え
るなど、良好なメモリ・セル特性を得ることは困難であ
った。

さらに、グー１−電極の直上に強誘電体７Ｉｖ膜が形成
された＠造であるため、強誘電体＾（ｉ膜の電歪効果お
よび焦電効果によって、ゲート電極とゲート酸化膜の界
面、あるいはゲート酸化膜と基板表面との界面に応力が
生じ、チャネル領域に歪が生じることにより、素子特性
が不安定となったり、劣化を生じたりするという問題が
あった。

（発明が解決しようとする課題）上）！シたように、従来の強誘電性メモリのメモリセル
構造は、製造工程が複雑で、配線の信頼性の低下を招き
やすいという問題があった。

また、強誘電体薄膜の電歪効果あるいは焦電効果による
ＭＯＳ　Ｆ　Ｅ　Ｔの特性の劣化に加え、強誘電体薄膜
の配向性が悪いことも深刻な問題となっていた。

本発明は、前記実情に厩みてなされたもので、製造が容
易で、書き込み読みだし特性の良好で信頼性の高い強誘
電性メモリを提供することを目的とする。

〔発明の構成］（課題を解決するための手段）そこで本発明では、ＭＯＳＦＥＴのソースまたはドレイ
ン領域に当接するように強誘電体ａ膜を形成し、このＭ
ＯＳＦＥＴのソースまたはドレイン領域をキャパシタの
第１の電極とすると共に、前記強誘電体薄膜上に積層さ
れた第２の電極とによって強誘電体キャパシタを構成す
るようにしている。

望ましくは、この強誘電体薄膜は小結品薄膜で構成する
。

また、本発明の方法では、キャパシタ絶縁膜としての強
誘電体薄膜を、このＭＯＳＦＥＴのソースまたはドレイ
ン領域表面に直接エピタキシャル成長法によって形成す
るようにしている。

（作用）上記構成によれば、キャパシタ絶縁膜としての強誘電体
薄膜を層間絶縁膜を挾んでゲート電極上に形成するので
はなく、ソース・ドレイン領域に直接接触するように形
成されているため、構造が簡単である一Ｆ、層間絶縁膜
のバターニングなどの複雑な工程を経ることなく容易に
形成可能である。

また、強誘電体薄膜を形成するに先立ち、ソース・ドレ
イン領域の半導体表面を露？させ、半導体表面に直接こ
の強誘電体λ９膜を形成するため、絶縁膜上に形成する
場合に比べ配向性の良好な薄膜を得ることができる。従
って、抗電界が低く残留分極が高くかつ広いヒステリシ
ス幅を有する強誘電性に優れた強誘電体薄膜を青ること
ができる。

また、この強誘電体Ｍ股に小結品薄膜を用いるようにす
れば、結晶粒界がないため、ざらに、抗電界が低く残留
分極が高くかつ広いヒステリシス幅を有する強誘電性に
優れた強誘電体薄膜を得ることができる。

また、強誘電体ａｇ＋がゲート電極上ではなく、ソース
・ドレイン領域上に形成されているため、強誘電体薄膜
から光生ずる応力や歪がゲート酸化膜やＭＯ８界面に及
ぼす影響は小さく、ＭＯＳ　ＦＥＴの特性の劣化や不安
定性を低減することができる。

また、強誘電体薄膜を形成するに先立ち、ソース・ドレ
イン領域の半導体表面を露呈さゼ、適切な前処理と薄膜
堆積条件とを選択することにより、露呈する半導体表面
と強誘電体薄膜との格子整合をとることができ、強誘電
体薄膜はエピタキシャル成長することが知られている（
　ＩＥＥＥ　Ｔｒａｎｓ、ＥＩｅｃｔｒｏｎ　　Ｄｅｖ
＋ｃｅ、ｖｏｌ、ＥＤ　　−２１，ＤＤ、４５９−５０
４（１９７４））　　。

このように１ビタキシセル成長した強誘電体薄膜は配向
性が高いため、強誘電性に優れており、メモリ・セル特
性の向上をはかることができる。

（実施例）以下、本発明の実施例について図面を参照しつつ詳細に
説明する。

第１図は、本発明実施例の強誘電性メモリ・セルＭ４造
を示す断面図である。

この強誘電性メモリは、単位セルが、不純物濃度１０１
５〜１０１７Ｃ１１程度のｐ型のシリコン基板１内に形
成された素子分離用フィールド絶縁ｖ２によって分離さ
れた活性化領域内に、ｎチャンネルＭＯＳＦＥＴと強誘
電体キャパシタとを形成してなるもので、ＭＯＳＦＥＴ
のソース・ドレイン領域５に直接、強誘電体キャパシタ
のキャパシタ絶縁膜としての強誘電体薄膜８がエピタキ
シセル成長せしめられてなることを特徴とするものであ
る。

すなわち、このＭＯＳ　Ｆ　Ｅ　Ｔは、ｐ型シリコン基
板１の表面にゲート絶縁膜３としての酸化シリコン膜を
介して形成された多結晶シリコン膜からなるゲート絶縁
膜４と、ｎ型不純物領域からなるソース・ドレイン領域
５．６とから構成されている。

また、強誘電体キャパシタは、このｎ型不純物領域から
なるソース・ドレイン領域５を下部電極とし、この表面
に形成されたチタン酸ビスマス（ＢｉＴｉＯ３）薄膜か
らなる強誘電体薄膜８と、この上層に形成されるタング
ステン薄膜からなる上部電極９とから構成されている。

そしてゲート電極４はメモリアレイの一方向に連続的に
配列されてワード線を構成している。

また、さらにこの上層を覆う層間絶縁膜７としての酸化
シリコン膜にビット線コンタクトのためのコンタクトホ
ールが形成され、高濃度にドープされた多結晶シリコン
層とアルミニウムシリサイド膜との複合膜からなるビッ
トＦｉ１１４が接続されている。

次に、この強誘電性メモリのＢ　Ｂ工程について説明す
る。

まず、不純物濃度１０１５〜１０　ｉｓ　ｃｍ　　程度
のｐ型のシリコン基板１内に、通常のＬＯＣＯ８法によ
り素子分離用フィールド絶縁膜２を形成する。

そして、第２図（ａ）に示すように、熱酸化法により膜
厚１００ｒ＋ｎの酸化シリコン層からなるグー！−絶縁
膜３および膜厚３００　ｒ＋ｒｏの多結晶シリコン層を
堆積し、フォトリソ法および反応性イオンエツチング法
によってこれらをパターニングし、ゲート絶縁膜３およ
びゲート電極４を形成した後、このゲート電極４をマス
クとしてヒ素イオンをイオン注入し、ソース・ドレイン
領域５，６となるｎ型不純物領域をセルフ・アラインで
形成し、スイッチングトランジスタとしてのＭＯＳＦＥ
Ｔを形成する。

こののち、第２図（ｂ）に示すように、この上層に、Ｃ
ＶＤ法により、層間絶縁膜７として膜厚数千人〜数μｍ
程度の酸化シリコン膜を堆積する。

続いて、第２図（Ｃ）に示すように、フォトリソ法およ
び反応性イオンエツチングにより、コンタクト孔りを形
成する。

そして、コンタクト孔り内に露呈する基板表面を清浄化
した後、第２図（ｄ）に示すように、ＣＶＤ法により、
単結晶チタン酸ビスマス薄膜からなる強誘電体薄膜８を
エピタキシセル成長せしめる。

さらに、第２図（ｅ）に示すように、フ７ｔｌ−リソ法
および反応性イオンエツチングにより、この強誘電体薄
膜をソース・ドレイン領域５上にのみ残留させるように
パターニングする。

続いて、第２図（ｆ）に示すように、このキャパシタ絶
縁膜８の上層にＣＶＤ法により、タングステン薄膜を堆
積し、これをパターニングづることにより、上部電極９
形成する。

そしてａｔに、ビット線コンタクトをフォトリソ法およ
び反応性イオンエツチング法により、開口し、アルミニ
ウム層を堆積し、さらにフォトリソ法および反応性イオ
ンエツチング法により、パターニングし、ビット線１４
を形成し、第１図にボしたような、セル部の基本Ｍ４造
が完成する。

この強誘電性メモリによれば、キャパシタ絶縁膜として
の強誘電体ａ膜を層間絶縁膜を挾んでゲート電極上に形
成するのではなく、ソース・ドレイン領域に直接接触す
るように形成されているため、Ｗ造が極めて簡単で、層
間絶縁膜も一屑でよく、層間絶縁膜のパターニングなど
の複雑な工程を経ることなく容易に形成可能である上、
信頼性も高いものとなる。

また、強誘電体薄膜を形成するに先立ち、ソース・ドレ
イン領域の半導体表面を露呈させ、半導体表面に直接こ
の強誘電体薄膜を形成するため、露呈する半導体表面と
強誘電体薄膜との格子整合をとることができ、配向性の
優れた薄膜を得ることができる。従って、抗電界が低く
残留分極が高くかつ広いヒステリシス幅を右する強誘電
性に優れた強誘電体ＭＩＩ２を得ることができ、メモリ
・けル特性の向上をはかることができる。

また、強誘電体薄膜がゲート電極モではなく、ソース・
ドレイン領域上に形成されているため、強誘電体、祷膜
から発生する応力や歪がゲート酸化膜やＭＯ３界面に及
ぼす影響を抑制し、ＭＯＳ　ＦＥ　Ｔの特性は良好で安
定なものどなる。

なお、前記実施例では、キャパシタ絶縁膜としてチタン
酸ビスマス薄膜を用いたが、ジルコニウムチタン酸鉛な
と他の強誘電体λｇ膜を用いてもよいことはいうまでも
ない。

また、強誘電体薄膜の形成に際し、前記実施例Ｔ−ハ、
ＣＶＤ法ヲ用イタが、ＭＯＣＶＤ法、ＲＦスパッタ法な
ど他の方法を用いても良い。このとき、強誘電体薄膜は
かならずしも単結晶である必要はなく、多結晶であって
も、基板の結晶性を引継ぎ格子整合が良好となるように
」「槓条件を設定するようにすれば、配向性が高く強誘
電性の高い強誘電体薄膜を得ることができる。

さらにまた、キャパシタ上部電極としてはタングステン
膜を用いたが、必ずしもタングステン族に限定されるも
のではなく、適宜変更可能である。

（発明の効果）以上説明してきたように、本発明の半導体記憶装置によ
れば、ＭＯＳＦＥＴのソース・ドレイン領域の表面に直
接キャパシタ絶縁膜としての強誘電体Ａｔｉ膜を形成す
るようにしているため、製造が容易で、特性の良好な強
誘電性メモリを得ることが可能となる。

【図面の簡単な説明】

第１図は本発明実施例の強誘電性メモリ構造を示す図、
第２図（ａ）乃至第２図（ｆ）は同強誘電性メモリの製
造工程図、第３図は通常の強誘電性メモリの等価回路図
、第４図は従来例の強誘電性メモリ構造を示す図である
。１・・・ｐ型のシリコン基板、２・・・素子分離用フィ
ールド絶縁膜、３・・・ゲート絶縁膜、４・・・ゲート
電極、５．６・・・ソース・ドレイン領域、７・・・層
間絶縁膜、８・・・強誘電体薄膜（ギャバシタ絶縁膜）
、９・・・キャパシタ上部電極、ｈ・・・コンタクト孔
、１０・・・ドライブ線、１１・・・ワード線、１２・
・・強誘電体キャパシタ、１３・・・ＭＯＳＦＥＴ、１
４・・・ビット線、１５・・・センス・アンプ、１６・
・・ビット線キャパシタ、１７・・・第１の層間絶縁膜
、１８・・・第２の層間絶縁膜、１９・・・キャパシタ
上部電極、２０・・・配置ｉ１層。第２図第図第図ｎ第図

Claims

【特許請求の範囲】

（１）ＭＯＳＦＥＴと、強誘電体キャパシタとによつて
セルを構成した半導体記憶装置において、前記ＭＯＳＦ
ＥＴのソースまたはドレイン領域に当接するように強誘電体薄膜を形成し、前記ＭＯ
ＳＦＥＴのソースまたはドレイン領域をキャパシタの第１の電極とすると共に、前記強誘
電体薄膜上に積層された第２の電極とによって強誘電体
キャパシタを構成してなることを特徴とする半導体記憶
装置。
（２）前記強誘電体薄膜は、単結晶薄膜から構成されて
いることを特徴とする請求項（１）に記載の半導体記憶
装置。
（３）半導体基板上にＭＯＳＦＥＴを形成するＭＯＳＦ
ＥＴ形成工程と、キャパシタを形成するキャパシタ形成工程とを含み、前記ＭＯＳＦＥＴのソースまたはドレイン領域を前記キャパシタの第１の電極とするようにこの表
面に強誘電体キャパシタを積層した半導体記憶装置の製
造方法において、前記キャパシタ形成工程が、このＭＯＳＦＥＴのソースまたはドレイン領域表面にエピタキシャル成長法によってキャパシタ絶
縁膜としての強誘電体薄膜を形成する工程と、この上層に第２の電極を形成する工程とを含むことを特徴とする半導体記憶装置の製造方法。