JP2823393B2 - 半導体メモリ素子及びその製造方法 - Google Patents

半導体メモリ素子及びその製造方法

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Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】この発明は半導体メモリ素子及び
その製造方法に関し、更に詳しくは半導体基板表面に形
成されるＭＯＳ型トランジスタと、そのドレイン領域と
ビットラインとを接続するビットコンタクトと、電荷蓄
積用のキャパシタと、トランジスタのソース領域と電荷
蓄積用のキャパシタの電極とを接続するストレージコン
タクトとからなるメモリセルを有する活性領域を複数個
備えたＤＲＡＭ（ダイナミックランダム アクセス メ
モリ）用トランジスタの構造、及びその製造方法に関す
るものである。
【０００２】
【従来の技術】ＤＲＡＭのメモリセルを構成するセルト
ランジスタとしてのＭＯＳ型トランジスタは素子分離領
域、ゲート電極等が形成された後、イオン注入によって
ソース、ドレイン領域が形成される。ＣＭＯＳ、ＢｉＣ
ＭＯＳ等の素子で構成される周辺回路部には異種導電型
のトランジスタが存在するため（例えばＮＭＯＳＦＥＴ
に対するＰＭＯＳＦＥＴ）、イオン注入を防ぐため、レ
ジストパターンによってこれらの異種導電型トランジス
タを覆って通常の注入を行う。イオン注入角度はチャネ
リング効果を防ぐため、７°程度のイオン注入角度でも
ってＳｉ基板面の法線方向からＳｉ基板面側に対して傾
けて設定される。更に、セルトランジスタの短チャネル
効果を抑制する為、上記イオン注入の際にセルトランジ
スタ部の一部をレジストパターンで覆い、ゲート電極を
挟んでソースとドレイン領域が対面しない様に構成した
セルトランジスタ構造とその製造方法が提案されてい
る。前記発明ではレジストマスクパターンによって蓄積
電極と接続されるトランジスタの電極のＮ型領域が制限
されるセルトランジスタの製造方法が提案されている。
その後の検討でこの構造が蓄積電極部のリーク電流の低
減にも有用である事が明らかとなった。しかし同時に、
Ｎ型領域の面積がレジストパターンのアライメント精度
に依存するという問題点が明らかになった。ＭＯＳＦＥ
Ｔのソース、ドレイン電極を形成する際のイオン注入
（特にＮＭＯＳの低濃度領域を形成するリンイオン注
入）では、ホットキャリア効果を低減し、ＭＯＳＦＥＴ
の長寿命化を図るため、注入角度を十数度から数十度ま
で傾けて行なう方法が提案されている。この方法ではウ
ェハ上で異なる方向を向いたトランジスタに同じ作用を
与えるため、ウェハは連続回転ないしステップ回転させ
られる。一個のトランジスタに対しては様々の方向から
イオン注入される事となる。
【０００３】
【発明が解決しようとする課題】ＤＲＡＭの待機時の消
費電流を低減するためには、セルキャパシタに蓄えられ
ている電荷の保持時間をできる限り引き延ばし、リフレ
ッシュ動作の間隔を長くする必要がある。そのために
は、セルキャパシタのリーク電流を低減する必要があ
り、リーク電流の大部分を占めるキャパシタの一電極が
接続されている接合のリーク電流を低減する事が課題と
なっている。
【０００４】
【課題を解決するための手段及び作用】この発明によれ
ば、半導体基板上に形成されたＭＩＳ型トランジスタで
あって、このトランジスタのソース／ドレイン領域が、
隣に配置するトランジスタのソース／ドレイン領域と共
有しないように、ゲート電極の隣接領域（近傍）にのみ
配置されている半導体メモリ素子が提供される。また、
別の観点から、半導体基板上に形成されるＭＩＳ型トラ
ンジスタの製造方法において、このトランジスタのソー
ス／ドレイン領域を、斜めイオン注入による隣接ゲート
電極の遮閉効果を利用して、隣に配置するトランジスタ
のソース／ドレイン領域と共有しないように、ゲート電
極の隣接領域（近傍）にのみ形成する半導体メモリ素子
の製造方法が提供される。これにより、イオン注入領域
がセルトランジスタを有する活性領域の全面を覆う場合
に比べ、イオン注入領域が限定されて半導体基板との接
合面積を減少できることで、接合容量及び接合リーク電
流の低減を図ることができる。さらに、この発明によれ
ば、半導体基板上に形成されるＭＩＳ型トランジスタの
製造方法において、このトランジスタのソース／ドレイ
ン領域を、斜めイオン注入と、隣接ゲート電極及びマス
クパターンの遮閉効果を利用して、隣に配置するトラン
ジスタのソース／ドレイン領域と共有しないように、ゲ
ート電極の隣接領域（近傍）にのみ、かつゲート電極を
挟んで互いに対面することなく形成する半導体メモリ素
子の製造方法が提供される。すなわち、セルトランジス
タのソース／ドレイン領域を形成するためのイオン注入
を行う際に、注入角度と注入方向を適切に選ぶことによ
り、隣接したゲート電極及びレジスタパターンによる陰
影効果を利用して、セルトランジスタのゲート電極に隣
接する領域にのみイオン注入を行う。特に、注入の際に
適切なマスクパターンをトランジスタ近傍に形成するこ
とにより、セルトランジスタのソース／ドレイン両領域
をゲート電極を挟んで対面しないように構成することが
でき、接合面積の縮小とともに、セルトランジスタの短
チャネル効果の抑制とビット線の寄生容量の低減を図る
ことができる。また、この発明では注入の際の適切なマ
スクパターンをトランジスタ隣接領域に形成することに
より、セルトランジスタのソース／ドレイン領域として
機能する領域にのみにイオン注入することができる。そ
のため、セルトランジスタを構成しないで単に配線とし
て機能している素子分離領域上のワード線の隣接領域に
は、イオンが注入されなくなり、素子分離部に不要な拡
散領域が形成されるのを防止でき、素子分離端とが接す
る接合部分の長さ分だけ減少し、またレジストパターン
により、ソース／ドレイン領域の面積が減少するため、
接合リークで大きなウェイトを占める素子分離端の接合
で発生するリーク電流を低減することができる。
【０００５】
【実施例】以下この発明の実施例について説明する。な
お、それによってこの発明は限定を受けるものではな
い。
【０００６】実施例１ 本発明の第１の実施例を以下に示す。ＤＲＡＭを構成す
るメモリセルの配置図の一例を図１に示す。本実施例で
はセルトランジスタがＮＭＯＳＦＥＴで構成されている
場合について述べる。ＰＭＯＳＦＥＴの場合も同様であ
る。セルトランジスタのゲート電極をなすワード線はＤ
ＲＡＭチップ上では、通常一方方向に整列しており、異
なるメモリセル領域のワード線が互いに直行する方向に
配置されていない場合を想定している。また、図２は、
セルトランジスタのソース、ドレインを形成するための
イオン注入を図に示す。図１において、１はＳｉ基板、
２はＶ字型の活性領域、３はワード線としてのゲート電
極、４はセルトランジスタのソース側活性領域（Ｎ型ソ
ース）、５はセルトランジスタのドレイン側活性領域
（Ｎ型ドレイン）である。６はストレージコンタクト、
７はビットコンタクトである。また、図２において、８
は素子分離領域、９はワード線３ａの近傍にもイオンが
注入されて形成された不必要なＮ型領域である。なお、
３ａはセルトランジスタを構成しないで単に配線として
機能している部分のワード線である。更に、１つのＶ字
型の活性領域２内には、図２に示すように２個のＭＯＳ
型トランジスタが具備されており、それぞれのＭＯＳ型
トランジスタＭ1,Ｍ2 （図１では図示していない）は、
１つのゲート電極３と、ゲート電極３を挟んで互いに対
面して形成され、かつゲート電極３の近傍にのみ配設さ
れたソース４及びドレイン５からなる（図２参照）。す
なわち、１つのＶ字型の活性領域２内に形成されたＭＯ
Ｓ型トランジスタＭ1,Ｍ2 はドレイン５を共有してはい
なくて、互いに独立して活性領域２内に存在している。
１つのＶ字型の活性領域２内でドレイン５を共有しない
トランジスタＭ1,Ｍ2 を形成するには、イオン注入角度
と注入方向を適切に選ぶことにより、特定の１つのゲー
ト電極３に隣接した２つのゲート電極による陰影効果を
利用して上記特定の１つのゲート電極近傍にのみ、イオ
ン注入を行なえば良い（図２参照）。以下特定の１つの
ゲート電極３に具備されるソース４、ドレイン５の形成
方法を説明する。図２において、Ｎ型のイオン（１３）
の注入はワード線３，３に対してほぼ垂直な二方向から
行なう。注入角度θはゲート電極近傍にのみイオンが注
入される様、決定する。Ｎ型ソース４及びＮ型ドレイン
５となる部位は注入角度とワード線の高さで決定され
る。たとえば、トランジスタＭ1 のゲート電極３のゲー
ト長Ｌが0.3 μｍで、ゲート高さｄ1 が0.3 μｍであ
り、これと隣接したトランジスタＭ2との間隔Ｄ1 が0.6
μｍで、トランジスタＭ2のゲート電極３のゲート高さ
ｄ2 が0.3 μｍであり、トランジスタＭ1 のゲート電極
３と隣接したゲート電極３ａ間の間隔Ｄ2 が0.6 μｍ
で、ゲート電極３ａのゲート高さｄ3が0.3 μｍである
場合には、注入角度θは４５〜６０°が好ましい。又、
蓄積電極のストレージコンタクト６及びビット線のコン
タクトホール７とＮ型ソース４及びＮ型ドレイン５が重
なる様に設定されねばならない。トランジスタＭ1 のゲ
ート電極３の近傍に幅Ｗが0.1 μｍから0.3 μｍのＮ型
ソース４及び幅Ｙが0.1 μｍから0.3 μｍのＮ型ドレイ
ン５を形成できる。勿論、トランジスタＭ2 のソース
４、ドレイン５も同時に形成されることは言うまでもな
い。このように本実施例では、トランジスタのソース、
ドレイン電極となる拡散領域が斜めイオン注入と隣接ゲ
ート電極の遮閉効果を利用してゲート電極の近傍にのみ
形成できる。通常のイオン注入では活性領域全体がＮ型
領域になってしまうのに対して、以上の構成により、ワ
ード線近傍にのみ自己整合的にＮ型領域を形成でき、Ｎ
型領域の面積を低減でき、結果的にセルキャパシタのリ
ーク電流を低減できる。しかも本実施例の形成方法で
は、Ｎ型領域となる部位は注入角度とワード線の高さで
決定される為、プロセスのバラツキの影響を受けにくい
利点を有する。なお、Ｎ型のイオン（１）の注入の際、
セル領域に位置するトランジスタＭ1,Ｍ 2 以外のトラン
ジスタはレジストで覆う。また、同時注入を行ってもよ
い。同時注入の場合であってもセル領域外はトランジス
タへのイオン注入は別途必要になる可能性が高く、この
場合にはセル領域はイオン注入されないようレジストパ
ターンで覆う必要がある。
【０００７】実施例２ 半導体基板上に形成されるＭＩＳ型トランジスタの製造
工程において、該トランジスタのソース、ドレイン電極
となる拡散領域が、斜めイオン注入と隣接ゲート電極及
びマスクパターンの遮閉効果を利用してゲート電極の近
傍にのみ、ゲート電極を挟んで互いに対面することなく
形成するようにした本発明の第２の実施例を以下に示
す。第１の実施例との相違点はセルトランジスタのソー
ス、ドレイン領域がワード線を挟んで対面しない様にイ
オン注入マスクとなるレジストパターンが配置されてい
る点である。その他の点では第１の実施例と同様であ
る。ＤＲＡＭを構成するメモリセルの配置図の一例を図
３に示す。また、図４はセルトランジスタのソース、ド
レインを形成するためのイオン注入工程を示す。イオン
注入はワード線に対してほぼ垂直な二方向から行なう注
入のみが有効である。それ以外の方向からの注入は注入
角度が大きい場合にはイオン注入マスク用レジストパタ
ーン（１１）によって遮閉され、イオンはＳｉ基板
（１）まで達しない。この時セル領域以外のトランジス
タはレジストで覆っても良いし、同時注入を行っても良
い。注入角度θはゲート電極近傍にのみイオンが注入さ
れる様、決定する。例えば、第１の実施例と同一条件の
場合、注入角度θは４５〜６０°が好ましい。又、蓄積
電極及びビット線のそれぞれのコンタクトホール６及び
７とＮ型領域４，５とが重なる様に設定されねばならな
い。通常のイオン注入では活性領域全体がＮ型領域にな
ってしまうのに対して、以上の構成により、ワード線近
傍にのみ自己整合的にＮ型領域を形成でき、Ｎ型領域の
面積を低減でき、結果的にセルキャパシタのリーク電流
を低減できる。同時にセルトランジスタのセルトランジ
スタのソース、ドレイン領域がワード線を挟んで対面し
ない為、セルトランジスタの短チャネル効果の抑制とビ
ット線容量の低減をより効果的に実現できる。
【０００８】実施例３ 素子分離端と接する拡散領域のうちセルトランジスタを
構成しないで単に配線として機能している素子分離領域
上のワード線の近傍でイオン注入マスク用レジストパタ
ーン（１２）を用いてイオンを注入しないようにした本
発明の第３の実施例を以下に示す。上記第２の実施例と
の相違点はセルトランジスタのソース、ドレイン領域が
ワード線を挟んで対面しない様に配置する注入マスク１
２のパターン形状にある。その他の点では上記第２の実
施例２と同様である。ＤＲＡＭを構成するメモリセルの
配置図の一例を図５に示す。また、図６はセルトランジ
スタのソース、ドレインを形成する為のイオン注入工程
を示す。イオン注入はワード線に対してほぼ垂直な二方
向から行なう注入のみが有効である。それ以外の方向か
らの注入は注入角度θを２０°以上と大きい場合には注
入マスク用レジストパターン（１２）によって遮閉され
イオンは基板１まで達しない。注入角度θはゲート電極
近傍にのみイオンが注入される様、上記のように決定し
た。この時セル領域以外のトランジスタはレジストで覆
っても良いし、同時注入を行っても良い。又、蓄積電極
やビット線のコンタクトホール（６）（７）とＮ型領域
（４）（５）がそれぞれ重なる様に設定されねばならな
い。上記第１及び第２の実施例ではセルトランジスタを
構成しないで単に配線として機能している部分のワード
線の近傍にもイオンが注入され不必要なＮ型領域９が形
成されていたが、第３の実施例ではレジストパターン１
２によって遮閉される為、セルトランジスタのソース、
ドレイン電極４、５として機能する領域にのみイオン注
入がなされ一層効果的である。通常のイオン注入では活
性領域全体がＮ型領域になってしまうのに対して、以上
の構成により、ワード線近傍にのみ自己整合的にＮ型領
域を形成でき、Ｎ型領域の面積を低減でき、結果的にセ
ルキャパシタのリーク電流を低減できる。同時にセルト
ランジスタのソース、ドレイン領域がワード線を挟んで
対面しない為、セルトランジスタの短チャネル効果の抑
制とビット線線容量の低減ができる。
【０００９】
【発明の効果】セルトランジスタのソース、ドレインを
形成する為のイオン注入を行なう際に、注入角度を適切
に選ぶことにより、セルトランジスタのゲート電極近傍
にのみ、イオン注入を自己整合的に行いソース、ドレイ
ンの面積を縮小する事ができ、セルキャパシタのリーク
電流を低減する事ができ、ポーズタイムの長いＤＲＡＭ
を形成する事ができた。又、マスク合わせ精度等に依存
するバラツキが低減できた。特に、注入の際に適切なマ
スクをセルトランジスタ近傍に形成する事により、接合
面積の縮小と共に、セルトランジスタの短チャネル効果
の抑制とビット線の寄生容量の低減を図る事が同時に可
能となった。
【図面の簡単な説明】
【図１】この発明の第１の実施例を示す構成説明図であ
る。
【図２】上記図１におけるII−II線方向からみた矢視図
である。
【図３】この発明の第２の実施例を示す構成説明図であ
る。
【図４】上記図３におけるIV−IV線方向からみた矢視図
である。
【図５】この発明の第３の実施例を示す構成説明図であ
る。
【図６】上記図５におけるVI−VI線方向からみた矢視図
である。
【符号の説明】
１ Ｓｉ基板 ２ 活性領域 ３，３ａ ワード線（ゲート電極） ６ 蓄積電極コンタクト部 ７ ビット線コンタクト部 １１，１２ イオン注入マスク用レジストパターン １３ イオン

Claims (4)

    (57)【特許請求の範囲】
  1. 【請求項１】 半導体基板表面に形成されるセルトラン
    ジスタと、そのドレイン領域とビットラインとを接続す
    るビットコンタクトと、電荷蓄積用のキャパシタと、ト
    ランジスタのソース領域と電荷蓄積用のキャパシタの電
    極とを接続するストレージコンタクトとからなるメモリ
    セルを少なくとも２つ有する活性領域を複数個備え、 セルトランジスタのソース／ドレイン領域が、隣に配置
    するセルトランジスタのソース／ドレイン領域と共有し
    ないように、ゲート電極の隣接領域にのみ配置されてい
    ることを特徴とする半導体メモリ素子。
  2. 【請求項２】 半導体基板表面に形成されるセルトラン
    ジスタと、そのドレイン領域とビットラインとを接続す
    るビットコンタクトと、電荷蓄積用のキャパシタと、ト
    ランジスタのソース領域と電荷蓄積用のキャパシタの電
    極とを接続するストレージコンタクトとからなるメモリ
    セルを少なくとも２つ有する活性領域を複数個備え、 セルトランジスタのソース／ドレイン領域が、隣に配置
    するセルトランジスタのソース／ドレイン領域と共有し
    ないように、ゲート電極の隣接領域にのみ配置され、か
    つゲート電極を挟んで対面しないように配置されている
    ことを特徴とする半導体メモリ素子。
  3. 【請求項３】 半導体基板表面に形成されるセルトラン
    ジスタと、そのドレイン領域とビットラインとを接続す
    るビットコンタクトと、電荷蓄積用のキャパシタと、ト
    ランジスタのソース領域と電荷蓄積用のキャパシタの電
    極とを接続するストレージコンタクトとからなるメモリ
    セルを少なくとも２つ有する活性領域を複数個備えた半
    導体メモリ素子を形成するに際して、 セルトランジスタのソース／ドレイン領域が、斜めイオ
    ン注入と隣接ゲート電極の遮閉効果とを利用して、隣に
    配置するセルトランジスタのソース／ドレイン領域と共
    有しないように、ゲート電極の隣接領域にのみ形成する
    ことを特徴とする半導体メモリ素子の製造方法。
  4. 【請求項４】 半導体基板表面に形成されるセルトラン
    ジスタと、そのドレイン領域とビットラインとを接続す
    るビットコンタクトと、電荷蓄積用のキャパシタと、ト
    ランジスタのソース領域と電荷蓄積用のキャパシタの電
    極とを接続するストレージコンタクトとからなるメモリ
    セルを少なくとも２つ有する活性領域を複数個備えた半
    導体メモリ素子を形成するに際して、 セルトランジスタのソース／ドレイン領域が、斜めイオ
    ン注入と隣接ゲート電極及びマスクパターンの遮閉効果
    とを利用して、隣に配置するセルトランジスタのソース
    ／ドレイン領域と共有しないように、ゲート電極の隣接
    領域にのみ、かつゲート電極を挟んで対面しないように
    形成することを特徴とする半導体メモリ素子。
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