DE10240429A1 - Verfahren zur Herstellung einer Halbleiterstruktur mit einer Mehrzahl von Gate-Stapeln auf einem Halbleitersubstrat und entsprechende Halbleiterstruktur - Google Patents

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Abstract

Die vorliegende Erfindung stellt ein Verfahren zur Herstellung einer Halbleiterstruktur mit mehreren Gate-Stapeln (GS1-GS8) auf einem Halbleitersubstrat (1) bereit, mit den folgenden Schritten: Aufbringen der Gate-Stapel (GS1-GS8) auf ein Gate-Dielektrikum (5) über dem Halbleitersubstrat (1); Implantieren einer Dotierung (100, 105, 110, 120, 130; 105''', 110''', 120''', 130''', 140''') selbstjustiert zu Kanten der Gate-Stapel (GS1-GS8); und Bilden eines Seitenwand-Oxids (40) an freiliegenden Seitenwänden der Gate-Stapel (GS1-GS8) unter gleichzeitiger Bildung diffundierter Dotierungsbereiche (100', 110', 120', 130'; 110''', 120''', 130''', 140''') unter der Gate-Kante. Die vorliegende Erfindung stellt ebenfalls eine derartige Halbleiterstruktur bereit.

Description

  • Verfahren zur Herstellung einer Halbleiterstruktur mit einer Mehrzahl von Gate-Stapeln auf einem Halbleitersubstrat und entsprechende Halbleiterstruktur
  • Die vorliegende Erfindung betrifft ein Verfahren zur Herstellung einer Halbleiterstruktur mit einer Mehrzahl von Gate-Stapeln auf einem Halbleitersubstrat und eine entsprechende Halbleiterstruktur.
  • Planare Auswahl-Transistoren für DRAM-Speichereinrichtungen stoßen bei Gate-Längen unter 100 nm an technologische Grenzen, da einerseits ein ausreichendes Abschaltverhalten der hergestellten Transistoren zu garantieren ist und andererseits die auftretenden elektrischen Felder im Übergangs- bzw. Junction-Bereich kontrollierbar sein müssen. Insbesondere unter Berücksichtigung der im Herstellungsprozess unvermeidbaren Toleranzen müsste für die Einstellung der Einsatzspannung eine derart hohe Dotierung im Kanal gewählt werden, dass die daraus resultierenden elektrischen Felder zu einer unzureichenden Haltedauer der gespeicherten Ladung (retention) führte.
  • Bei Logik-Transistoren hingegen führen sehr hohe Kanal- bzw. Halo-Dotierungen, welche zur Verhinderung eines Durchschlags bzw. Punch through nötig sind, durch auftretende hohe Feldstärken zu Problemen in der Zuverlässigkeit an der Drain-Seite. Darüber hinaus erhöhen sich durch die hohen Dotierungen die Serienwiderstände auf Source- und Drain-Seite der Halbleitereinrichtung bzw. des Devices.
  • Die der vorliegenden Erfindung zugrunde liegende Aufgabe besteht darin, die Skalierbarkeit von planaran Array-Ruswahl-Transistoren, insbesondere für Gate-Längen unter 100 nm, zu verbessern und ebenfalls eine Verbesserung der Device-Eigen schaften planarer Logik-Transistoren durch Feldreduktion bei Transistoren in unidirektionalem Betrieb vorzusehen.
  • Erfindungsgemäß wird diese Aufgabe durch das in Anspruch 1 angegebene Herstellungsverfahren einer Halbleiterstruktur und die entsprechende Halbleiterstruktur nach Anspruch 19 gelöst.
  • Von Vorteil beim erfindungsgemäßen Verfahren zur Herstellung einer Halbleiterstruktur ist, dass eine weitere Verkleinerung von DRAM-Speicherzellen möglich wird, wodurch ein Kostenvorteil begründet wird. Die Anwendung ist darüber hinaus für alle DRAM-Schaltungen mit sehr stark skalierten Planaren Transistoren vorteilhaft, da dort möglichst kurze Transistoren mit möglichst idealen Schaltereigenschaften (on-off current ratio) bei möglichst niedrigem Gate-Spannungshub erforderlich sind. Weitere vorteilhafte Anwendungen liegen bei hochintegrierten Schaltungen, da durch die im erfindungsgemäßen Herstellungsverfahren generierte Halbleiterstruktur aufgrund der Reduktion der Halo- bzw. Wannen-Dotierungskonzentration nahe der Source/Drain-Oberfläche ein erhöhter Treiberstrom bei gleichzeitig niedrigem Anschlußwiderstand im Drain-Gebiet ermöglicht wird. Auch reduziert sich dadurch das Drain-seitige Feld des Transistors, das für Degradationseffekte aufgrund von "hot carrier-" oder "non conducting-stress" verantwortlich ist. Dies ist jedoch nur möglich, wenn Source und Drain Design-seitig definiert werden (z.B. bei unidirektionalem Betrieb).
  • Die der Erfindung zugrunde liegende Idee besteht im wesentlichen darin, eine einseitige Dotierung in einen Transistor einzubringen (z.B. Bor für einen n-Kanal-Transistor), und zwar selbstjustiert zur Gate-Kante nach Herstellung des Gate-Stack. Bei einer Speichertechnologie erfolgt dies – abhängig vom Layout der Zelle – z.B. durch eine entsprechende Photomaske, auf der die zu implantierende Seite des Devices aufbelichtet ist. So wird beispielsweise für ein MINT-Layout eine Streifenmaske verwendet, im Gegensatz zu einer i-line-Blockmaske bei einem Checkerboard-Layout.
  • Bei Logik-Transistoren wird im Gegensatz dazu die zusätzliche Dotierung durch eine auf der Source-Seite geöffnete Maske eingebracht. In beiden Fällen vergrößert diese zusätzliche Dotierung die Potentialbarierre und erhöht somit die Einsatzspannung im Kurzkanalbereich der Transistoren. Darüber hinaus ist bei Logik-Transistoren eine Erhöhung des Device-Stromes durch den damit verbundenen "velocity"-Overshoot verbunden.
  • Die Implantation der Dotierung wird nach der Ätzung des Gate-Stapels direkt vor oder während der sogenannten Seitenwand-Oxidation durchgeführt. Durch die anschließende Oxidation der Gate-Seitenwand diffundiert der Dotierstoff unter die Gate-Kante. Im Falle einer p-Dotierung mittels Bor beispielsweise verringert sich dadurch die Dotierungskonzentration nahe der freiliegenden Oberfläche neben dem Gate bzw. im sogenannten Source/Drain-Gebiet durch Segregation (Abreicherung ins entstehende Oxid), während die Konzentration an der Gate-Kante durch eine Oxygen-enhanced Diffusion zunimmt.
  • In der vorliegenden Erfindung wird das eingangs erwähnte Problem insbesondere dadurch gelöst, dass Gate-Stapel auf ein Gate-Dielektrikum über einem Halbleitersubstrat aufgebracht werden, eine Dotierung selbstjustiert zu Kanten der Gate-Stapel implantiert werden, und ein Seitenwand-Oxid an freiliegenden Seitenwänden der Gate-Stapel unter gleichzeitiger Bildung unter die Gate-Kante diffundierter Dotierungsbereiche generiert wird.
  • In den Unteransprüchen finden sich vorteilhafte Weiterbildungen und Verbesserungen des jeweiligen Erfindungsgegenstandes.
  • Gemäß einer bevorzugten Weiterbildung werden die Gate-Stapel in etwa äquidistant zueinander aufgebracht und unter jedem zweiten benachbarten Gate-Stapel ist im Halbleitersubstrat ein Speicherkondensator angeordnet.
  • Gemäß einer weiteren bevorzugten Weiterbildung erfolgt die Implantation der Dotierung asymmetrisch aus einer vorbestimmten Richtung unter einem vorbestimmten Winkel.
  • Gemäß einer weiteren bevorzugten Weiterbildung werden die Gate-Stapel in etwa äquidistant zueinander aufgebracht, wobei alternierend unter jedem dritten oder ersten benachbarten Gate-Stapel im Halbleitersubstrat ein Speicherkondensator angeordnet ist.
  • Gemäß einer weiteren bevorzugten Weiterbildung wird zwischen jedem zweiten Gate-Stapelpaar eine Maske vor dem Implantieren der Dotierung vorgesehen.
  • Gemäß einer weiteren bevorzugten Weiterbildurg wird die Dotierung aus zwei vorbestimmten Richtungen jeweils unter einem vorbestimmten Winkel implantiert.
  • Gemäß einer weiteren bevorzugten Weiterbildung wird die Dotierung unter einem vorbestimmten Winkel von α = 0° implantiert.
  • Gemäß einer weiteren bevorzugten Weiterbildung wird die Dotierung nach der Implantation durch einen vorbestimmt eingestellten Extra-Temperschritt diffundiert.
  • Gemäß einer weiteren bevorzugten Weiterbildung wird die Seitenwand-Oxidation auf zwei oder mehrere Teilschritte aufgeteilt, wobei die Dotierungsimplantation zwischen Teilschritten erfolgt.
  • Gemäß einer weiteren bevorzugten Weiterbildung wird die Dotierung jeweils auf nur einer Seite der Gate-Stapel implantiert.
  • Gemäß einer weiteren bevorzugten Weiterbildung wird das Verfahren zur Herstellung von Logik-Transistoren. bzw. Logikschaltkreisen, insbesondere für DRAMs, eingesetzt.
  • Gemäß einer weiteren bevorzugten Weiterbildung wird das Verfahren zur Herstellung von Auswahl-Transistoren eingesetzt. Diese Auswahl-Transistoren sind vorzugsweise durch STI (Shallow Trench Isolation)-Gräben voneinander gertrennt.
  • Gemäß einer weiteren bevorzugten Weiterbildung werden die Gate-Stapel mit einer Länge von unter 100 nm hergestellt.
  • Gemäß einer weiteren bevorzugten Weiterbildung werden die Gate-Stapel parallel, streifenförmig auf dem Halbleitersubstrat vorgesehen.
  • Gemäß einer weiteren bevorzugten Weiterbildung weisen die Gate-Stapel eine untere erste Schicht aus einem Polysilizium und eine darüberliegende zweite Schicht aus einem Metall-Silizid oder einem Metall auf.
  • Gemäß einer weiteren bevorzugten Weiterbildung wird zum Erstellen der Gate-Stapel ein Aufbringen und Strukturieren der ersten, der darüberliegenden zweiten und einer darauf angeordneten dritten Schicht auf dem Gate-Dielektrikum durchgeführt.
  • Gemäß einer weiteren bevorzugten Weiterbildung weist die dritte Schicht Siliziumnitrid bzw. -oxid auf.
  • Gemäß einer weiteren bevorzugten Weiterbildung werden an den Seitenwänden der Gate-Stapel Seitenwand-Spacer vorzugsweise aus Siliziumnitrid bzw. -oxid vorgesehen.
  • Ausführungsbeispiele der Erfindung sind in den Zeichnungen dargestellt und in der nachfolgenden Beschreibung näher erläutert.
  • Es zeigen:
  • 1 bis 4 schematische Darstellungen aufeinanderfolgender Stadien im Herstellungsverfahren zur Erläuterung einer ersten Ausführungsform der vorliegenden Erfindung; und
  • 5 bis 8 schematische Darstellungen aufeinanderfolgender Stadien im Herstellungsverfahren zur Erläuterung einer zweiten Ausführungsform der vorliegenden Erfindung.
  • In den Figuren bezeichnen gleiche Bezugszeichen gleiche oder funktionsgleiche Bestandteile.
  • In 1 ist eine Halbleiterstruktur nach vorausgehenden elementaren Schritten im Herstellungsprozess dargestellt. In einem Halbleitersubstrat 1 sind Speicherkondensatoren TK1, TK2, TK3 und TK4 vertikal zur Oberfläche des Halbleitersubstrats 1 angeordnet. Über dem Halbleitersubstrat 1 ist ein Dielektrikum 5 aufgebracht, welches zur Passivierung des Halbleitersubstrats 1 dient. Auf dem Gate-Dielektrikum 5 ist in etwa äquidistant eine Vielzahl von Gate-Stapeln GS1 bis GS8 aufgebracht, wobei jeder Gate-Stapel vorzugsweise in drei gleichartig strukturierten Schichten 10, 20 und 30 vorgesehen ist. Die erste Gate-Stapelschicht 10, welche sich direkt an das Gate-Dielektrikum 5 anschließt, weist vorzugsweise Polysilizium auf. Darüber schließt sich eine zweite Gate-Stapelschicht 20 an, die insbesondere aus einem Metall-Silizid besteht, und auf welche eine dritte Gate-Stapelschicht 30 folgt, die vorzugsweise Siliziumnitrid aufweist. Die Gate-Stapel GS1 bis GS8 erstrecken sich in Zeichenebene vorzugsweise parallel und streifenförmig und weisen im wesentlichen dieselben Abmessungen auf. ST bezeichnet in 1 STI (Shallow Trench Isolation)-Gräben, welche die Zellen voneinander trennen. Aus Gründen der Übersichtlichkeit werden diese STI (Shallow Trench Isolation)-Gräben im folgenden nicht weiter erwähnt bzw. sind nicht in den weiteren Zeichnungen dargestellt.
  • Gemäß der ersten vorliegenden Ausführungsform sind die Speicherkondensatoren TK1, TK2, TK3 und TK4 derart angeordnet, dass alternierend jeweils jeder dritte oder erste Gate-Stapel GS1, GS4, GS5 und GS8 über einem Kondensator TK1, TK2, TK3, TK4 zu liegen kommen.
  • In 2 ist die Halbleiterstruktur gemäß 1 in einem nachfolgenden Stadium des Herstellungsprozesses dargestellt. Zwischen jedem zweiten lateral benachbarten Gate-Stapelpaar GS1, GS2; GS3, GS4; GS5, GS6; GS7, GS8 ist eine, vorzugsweise photolithographisch strukturierte, Maske M vorgesehen, wobei ein Maskenabschnitt M zwischen zwei Gate-Stapeln, z.B. GS1 und GS2, angeordnet ist und einer der Gate-Stapel GS1 über einem Kondensator TK1 liegt, wohingegen der lateral benachbarte Gate-Stapel GS2 nicht über einem Speicherkondensator angeordnet ist. Ein solcher Maskenabschnitt M erstreckt sich vorzugsweise in vertikaler Richtung über die Gate-Stapel, z.B. GS1, GS2, hinaus und ist in der Breite derart strukturiert, dass ein aus einer vorbestimmten Richtung I1, I2 eingesetzter Implantationsstrahl zur Dotierung des Halbleitersubstrats 1 in den von der Maske unbedeckten Bereichen durch die Maske bzw. die Maskenabschnitte M nicht beeinträchtigt wird.
  • Gemäß der ersten Ausführungsform der vorliegenden Erfindung wird in von den Maskenabschnitten M nicht bedeckten Bereichen ein Dotierstoff in das Halbleitersubstrat 1 implantiert, wobei die Implantation aus einer bzw. zwei vorbestimmten Richtungen I1, I2 erfolgt und sich dementsprechend Dotierungen 100, 110, 105, 120, 130 vorzugsweise selbstjustiert zur Gate-Kante im Halbleitersubstrat. 1 bilden.
  • Die Implantationsrichtungen I1, I2 bilden mit der Vertikalen einen Winkel α bzw. –α, welcher zwischen 0°, d.h. I1 = I2, und dem Winkel zwischen der Vertikalen und einer Geraden, welche sich vom unteren Übergang zwischen Gate-Dielektrikum 5 und Gate-Stapel, z.B. GS3, unter Berühren der oberen seitlichen Außenkante eines lateral benachbarten Gate-Stapels, z.B. GS2, erstreckt. Ein Dotierstoff im Falle eines n-Kanal-Transistors ist beispielsweise Bor, welches gemäß der ersten Ausführungsform unter Einsatz einer Streifenmaske mit dem Maskenabschnitten M in das Halbleitersubstrat 1 eingebracht wird. Eine Dotierung 100, 110, 105, 120 und 130 wird jeweils nur an einer Seite bzw. Gate-Kante eines entsprechenden Gate-Stapels GS2, GS3, GS4, GS5, GS6, GS7 vorgesehen, welches zu einem asymmetrischen Design führt. Die Gebiete 105 liegen in den STI-Gräben und haben keine elektrische Funktion bzw. können durch geeignete Maskierung auch weggelassen werden.
  • 3 zeigt die Halbleiterstruktur gemäß 2 nach weiteren Verfahrensschritten gemäß der ersten Ausführungsform der vorliegenden Erfindung. Nach einem Strip der Maskenabschnitte M, d.h. der Streifenmaske bei einem MINT-Layout, wird über den oxidierbaren Seitenwänden der zwei unteren Gate-Stapelschichten 10, 20 eine Seitenwand-Oxidation durchgeführt, wodurch eine Seitenwand-Oxidationsschicht 40 gebildet wird. Während der thermisch durchgeführten Seitenwand-Oxidation ändern sich die Dotierstoffprofile der Dotierungen 100', 110', 120', 130' im Halbleitersubstrat 1 insbesondere im Source-Junction-Bereich.
  • Darüber hinaus besteht die Möglichkeit für die Verteilung der Dotierstoffe im Halbleitersubstrat 1, einen gezielt eingestellten Extra-Temperschritt einzusetzen oder die Seitenwand-Oxidation auf zwei oder mehrere Teilschritte aufzuteilen, wobei die Implantation der Dotierung, wie mit Bezug auf 2 dargestellt, zwischen einzelnen Teilschritten ausgeführt wird. Auf diese Weise lässt sich die räumliche Verteilung der Dotierstoffe 100', 110', 120', 130' optimieren. Die Seitenwand-Oxidation wird somit zur Erzeugung vorbestimmter geeigneter Dotierstoffprofile ausgenutzt, welche auch durch eine mehrstufige Abfolge von Anneals und/oder Oxidationen generierbar sind. Die im Zuge der Seitenwand-Oxidation in ihrem Konzentrationsprofil veränderten Dotierungen 100', 110', 120' und 130' erstrecken sich demgemäss durch Diffusion unter die Gate-Kante der entsprechenden Gate-Stapel GS2, GS3, GS6 und GS7.
  • Durch geschicktes Ausnutzen der Segregation (Abreicherung der Dotierung ins entstehende Oxid) in das auf den Übergangs- bzw. Junction-Gebieten aufwachsende Oxid und der Diffusion unter die Gate-Kante kann die Potentialbarierre auf der Source-Seite des Devices beeinflußt, d.h. designed, werden, und die Junction-Felder (E-Felder) auf der Drain-Seite werden stark reduziert. Darüber hinaus kann beispielsweise bei der Verwendung von Bor in einem n-FET-Device ein niedriger Junction-Serienwiderstand generiert werden, ohne dass die erwünschte Erhöhung der Potentialbarierre darunter leidet.
  • In 4 ist eine Halbleiterstruktur gemäß 3 nach im Herstellungsprozeß nachfolgenden Schritten dargestellt, wobei ein Seitenwand-Spacer 50, z.B. aus Siliziumnitrid, über den Seitenwänden der Gate-Stapel GS1 bis GS8 bzw. über den Seitenwand-Oxidschichten 40 aufgebracht sind. Darüber hinaus wurden aktive Halbleiterbereiche 60, 61, 62, 63, 64 und 65 zwischen den entsprechenden Gate-Stapeln GS1 bis GS8 ausgebildet. Weiter führende Herstellungsschritte wie Entfernen des Gate-Dielektrikums und ein nachfolgendes Vorsehen einer Kontaktierungseinrichtung (jeweils nicht dargestellt) sei nur ergänzend erwähnt.
  • Eine derart hergestellte Halbleiterstruktur mit asymmetrischer Dotierung, welche direkt vor, direkt nach und/oder wäh rend der Seitenwand-Oxidation durch Diffusion in ihrem Konzentrationsprofil angepasst wird, verbessert das Kurzkanal-Verhalten des Transistors und reduziert zugleich die elektrischen Felder auf der Drain-Seite des Devices. Die Drain-Seite ist im Falle einer Speicherzelle, bei der eine logische "1" als Information gespeichert ist, die Knoten- bzw. Node-Seite mit dem Speicherkondensator, während sie im Fall einer Logik-Anwendung die Seite des Devices mit dem höheren Potential charakterisiert. Prinzipiell kann dieses Verfahren sowohl für n- als auch für p-FET-Strukturen bzw. Devices unter der Verwendung entsprechender Species bzw. Substrat Dotierstoff-Kombinationen eingesetzt werden, wobei die Diffusion unter das Gate und die Segregation in das auf dem Source/Drain-Gebiet aufwachsende Oxid stark von dem verwendeten Dotierstoff abhängt.
  • 5 zeigt eine Halbleiterstruktur, welche sich im wesentlichen von der Halbleiterstruktur gemäß 1 darin unterscheidet, dass die Speicherkondensatoren TK1', TK2', TK3' und TK4', welche vertikal im Halbleitersubstrat 1 angeordnet sind, unter jedem zweiten, lateral benachbarten Gate-Stapel GS1, GS3, GS5 und GS7 vorgesehen sind. Dies entspricht einem Checkerboard-Layout. Auch bei diesem Layout können streifenförmige STI-Gräben vorgesehen werden, sind allerdings in diesem Schnitt nicht sichtbar.
  • In 6 ist die Halbleiterstruktur gemäß 5 dargestellt, wobei an den rechten Kanten der Gate-Stapel GS1 bis GS8 ohne Einsatz einer Maske Dotierungen 105'', 110'', 120'', 130'' und 140'' mittels einer gewinkelten Implantation I1' in dem Halbleitersubstrat 1 vorgesehen sind. Für den vorbestimmten Implantationswinkel α gilt das mit Bezug auf 2 Erläuterte, wobei gemäß dieser zweiten Ausführungsform der vorliegenden Erfindung nur aus einer Richtung I1' implantiert wird, und zwar bei jedem benachbarten Gate-Stapel GS1 bis GS8 auf der gleichen Seite im Bereich des Übergangs zwischen dem Gate-Dielektrikum 5 und der ersten Gate-Stapelschicht 10 im Halbleitersubstrat. Grundsätzlich kann die Implantation ebenfalls aus der entsprechend anderen Richtung (nicht dargestellt) erfolgen, wobei ein negativer Winkel α auftritt und der andere Kantenbereich eines jeden Gate-Stapels GS1 bis GS8 am Übergang zwischen dem Gate-Dielektrikum 5 und der ersten Gate-Stapelschicht 10 im Halbleitersubstrat 1 mit einer entsprechenden Dotierung versehen wird.
  • In 7 ist eine Anordnung gemäß 6 nach im Herstellungsverfahren nachfolgenden Prozeßschritten dargestellt. Wie mit Bezug auf 3 beschrieben, wird über den oxidierbaren Seitenwänden der Gate-Stapel GS1 bis GS8 eine Seitenwand-Oxidierung 40 generiert, währenddessen die Dotierung an den Gate-Kanten 110''', 120''', 130''', 140''' der Gate-Stapel GS2, GS4, GS6 und GS8, welche nicht über einem Speicherkondensator angeordnet sind, unter die entsprechende Gate-Kante diffundiert. Auch hier ist, wie mit Bezug auf 3 beschrieben, zur Verteilung der Dotierung in dem Halbleitersubstrat 1 ein gezielt eingestellter Extra-Temperschritt vorsehbar oder die Seitenwand-Oxidation auf zwei oder mehrere Teilschritte aufteilbar und die Implantation des Dotierungsstoffes, welche mit Bezug auf 6 erläutert wurde, dazwischen ausführbar, um eine optimierte räumliche Dotierungskonzentrationsverteilung zu generieren.
  • In 8 ist eine Struktur gemäß 7 dargestellt, wobei über den Seitenwänden bzw. dem Seitenwand-Oxid 40 der Gate-Stapel GS1 bis GS8 ein Seitenwand-Spacer 50 aufgebracht ist, welcher vorzugsweise aus Siliziumnitrid besteht. Außerdem sind aktive Halbleiterbereiche 60', 61', 62', 63', 64', 65', 66' und 67' vorgesehen, welche nach einer nachfolgenden Entfernung des Gate-Dielektrikums 5 in vom ummantelten Gate-Stack 10, 20, 30, 40 und 50 unbedeckten Bereichen zwischen den einzelnen Gate-Stapeln GS1 bis GS8 zur Anbindung an eine elektrische Kontakteinrichtung (nicht dargestellt) dienen.
  • Obwohl die vorliegende Erfindung vorstehend anhand zweier bevorzugter Ausführungsbeispiele beschrieben wurde, ist sie darauf nicht beschränkt, sondern auf vielfältige Art und Weise modifizierbar.
  • Insbesondere sind die Schichtmaterialien für die Gate-Stapel, deren Anordnung und der genannte Dotierstoff nur beispielhaft. Darüber hinaus ist die vorliegende Erfindung sowie die ihr zugrunde liegende Aufgabe prinzipiell auf beliebige integrierte Schaltungen anwendbar, obwohl sie mit Bezug auf integrierte DRAM-Speicher bzw. Logik-Schaltungen in Silizium-Technologie erläutert wurden. Ebenfalls sind auf Basis des erfindungsgemäßen Herstellungsverfahrens für eine Halbleiterstruktur sowohl n- als auch p-Kanal-Feldeffekt-Transistoren bzw. -Devices realisierbar.
    • 1
    Halbleitersubstrat
    5
    Dielektrikum
    10
    Gate-Stapelschicht, vorzugsweise aus Polysilizium
    20
    Gate-Stapelschicht, vorzugswseise aus Metallsilizid
    30
    Gate-Stapelschicht, vorzugswseise aus Siliziumnitrid
    40
    Seitenwand-Oxid
    50
    Seitenwand-Spacer, z.B. aus Siliziumnitrid
    60 – 65
    aktive Gebiete
    60' – 67'
    aktive Gebiete
    100, 105, 110, 120, 130
    implantierte Dotierung (2-stg.)
    100', 110', 120', 130'
    diffundierte, impl. Dotierung
    105'', 110'', 120'', 130'', 140''
    implant. Dot. (einseitig)
    110''', 120''', 130''', 140'''
    diffundierte, impl . Dot
    GS1 – GS8
    Gatestapel
    M
    Maske
    I1
    Implantationsrichtung α
    I2
    Implantationsrichtung –α
    I1'
    Implantationsrichtung α
    α
    Implantationswinkel zur Vertikalen

Claims (19)

  1. Verfahren zur Herstellung einer Halbleiterstruktur mit mehreren Gate-Stapeln (GS1 – GS8) auf einem Halbleitersubstrat (1) mit den folgenden Schritten: Aufbringen der Gate-Stapel (GS1 – GS8) auf ein Gate-Dielektrikum (5) über dem Halbleitersubstrat (1); Implantieren einer Dotierung (100, 105, 110, 120, 130; 105'', 110'', 120'', 130'', 140'') selbstjustiert zu Kanten der Gate-Stapel (GS1 – GS8); und Bilden eines Seitenwand-Oxids (40) an freiliegenden Seitenwänden der Gate-Stapel (GS1 – GS8) unter gleichzeitiger Bildung diffundierter Dotierungsbereiche (100', 110', 120', 130'; 110''', 120''', 130''', 140''') unter der Gate-Kante.
  2. Verfahren nach Anspruch 1, dadurch gekennzeichnet, dass die Gate-Stapel (GS1 – GS8) in etwa. äquidistant zueinander aufgebracht werden, wobei unter jedem zweiten benachbarten Gate-Stapel (GS1, GS3, GS5, GS7) im Halbleitersubstrat (1) ein Speicherkondensator (TK1', TK2', TK3', TK4') angeordnet ist.
  3. Verfahren nach Anspruch 2, dadurch gekennzeichnet, dass die Implantation der Dotierung (105'', 110'', 120'', 130'' , 140'') asymmetrisch aus einer vorbestimmten Richtung (I1') unter einem vorbestimmten Winkel (a) erfolgt.
  4. Verfahren nach Anspruch 1, dadurch gekennzeichnet, dass die Gate-Stapel (GS1 – GS8) in etwa äquidistant zueinander aufgebracht werden, wobei alternierend unter jedem dritten oder ersten benachbarten Gate-Stapel (GS1, GS4, GS5, GS8) im Halbleitersubstrat (1) ein Speicherkondensator (TK1, TK2, TK3, TK4) angeordnet ist.
  5. Verfahren nach Anspruch 4, dadurch gekennzeichnet, dass zwischen jedem zweiten Gate-Stapelpaar (GS1, GS2; GS3, GS4; GS5, GS6; GS7, GS8) eine Maske (M) vor dem Implantieren der Dotierung (100, 105, 110, 120, 130) vorgesehen wird.
  6. Verfahren nach Anspruch 5, dadurch gekennzeichnet, dass die Dotierung (100, 105, 110, 120, 130) aus zwei vorbestimmten Richtungen (I1, I2) jeweils unter einem vorbestimmten Winkel (α, –α) implantiert wird.
  7. Verfahren nach Anspruch 5, dadurch gekennzeichnet, dass die Dotierung (100, 105, 110, 120, 130) unter einem vorbestimmten Winkel (α) α = 0° implantiert wird.
  8. Verfahren nach einem der vorangehenden Ansprüche, dadurch gekennzeichnet, dass die Dotierung nach der Implantation durch einen vorbestimmt eingestellten Extra-Temperschritt diffundiert wird.
  9. Verfahren nach einem der vorangehenden Ansprüche, dadurch gekennzeichnet, dass die Seitenwand-Oxidation auf zwei oder mehrere Teilschritte aufgeteilt wird, wobei die Dotierungsimplantation zwischen Teilschritten erfolgt.
  10. Verfahren nach einem der vorangehenden Ansprüche, dadurch gekennzeichnet, dass die Dotierung (100, 105, 110, 120, 130; 105'', 110'', 120'', 130'', 140'') jeweils auf nur einer Seite der Gate-Stapel (GS1 – GS8) implantiert wird.
  11. Verfahren nach einem der vorangehenden Ansprüche, dadurch gekennzeichnet, dass das Verfahren zur Herstellung von Logik-Transistoren eingesetzt wird.
  12. Verfahren nach einem der vorangehenden Ansprüche, dadurch gekennzeichnet, dass das Verfahren zur Herstellung von Ruswahl-Transistoren, vorzugsweise von einem DARM, eingesetzt wird.
  13. Verfahren nach einem der vorangehenden Ansprüche, dadurch gekennzeichnet, dass die Gate-Stapel (GS1 – GS8) mit einer Länge von unter 100 nm hergestellt werden.
  14. Verfahren nach einem der vorangehenden Ansprüche, dadurch gekennzeichnet, dass die Gate-Stapel (GS1 – GS8) parallel, streifenförmig auf dem Halbleitersubstrat (1) vorgesehen werden.
  15. Verfahren nach einem der vorangehenden Ansprüche, dadurch gekennzeichnet, dass die Gate-Stapel (GS1 – GS8) eine untere erste Schicht (10) aus Polysilizium und eine darüberliegende zweite Schicht (20) aus einem Metall-Silizid oder einem Metall aufweisen.
  16. Verfahren nach einem der vorangehenden Ansprüche, dadurch gekennzeichnet, dass zum Erstellen der Gate-Stapel (GS1 – GS8) ein Aufbringen und Strukturieren der ersten, der darüberliegenden zweiten und einer darauf angeordneten dritten Schicht (10, 20, 30) auf dem Gate-Dielektrikum (5) durchgeführt wird.
  17. Verfahren nach einem der vorangehenden Ansprüche, dadurch gekennzeichnet, dass die dritte Schicht (30) Siliziumnitrid oder -oxid aufweist.
  18. Verfahren nach einem der vorangehenden Ansprüche, dadurch gekennzeichnet, dass an den Seitenwänden der Gate-Stapel (GS1 – GS8) Seitenwand-Spacer (50), vorzugsweise aus Siliziumnitrid oder -oxid, vorgesehen werden.
  19. Halbleiterstruktur mit: mehreren Gate-Stapeln (GS1 – GS8) auf einem mit einem Gate-Dilektrikum (5) versehenen Halbleitersubstrat (1); einer Oxidschicht (40) auf den Seitenwänden der Gate-Stapel (GS1 – GS8); und mit implantierten, diffundierten Dotierungen (100', 110', 120', 130'; 110''', 120''', 130''', 140'''), welche sich unter die Gate-Stapel (GS1 – GS8) erstrecken.
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