JP2870757B2 - Ｍｉｓ型トランジスタの製造方法 - Google Patents
Ｍｉｓ型トランジスタの製造方法Info
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- JP2870757B2 JP2870757B2 JP63133031A JP13303188A JP2870757B2 JP 2870757 B2 JP2870757 B2 JP 2870757B2 JP 63133031 A JP63133031 A JP 63133031A JP 13303188 A JP13303188 A JP 13303188A JP 2870757 B2 JP2870757 B2 JP 2870757B2
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- forming
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- gate electrode
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Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明はMIS型即ち絶縁ゲート型トランジスタの製造
方法に係わる。
方法に係わる。
本発明は、半導体基体上に突出してゲート絶縁膜を介
してゲート電極を形成し、このゲート電極の少なくとも
相対向する側壁部に絶縁層を形成し、この絶縁層形成部
周囲の半導体基体が露出された部分上に半導体層を選択
的にエピタルキシャル成長させてここにソースおよびド
レイン領域を形成することによってシャロウジャンクシ
ョン型で均一な特性を有するMIS型トランジスタを製造
することができるようにする。そして、本発明において
は、このMIS型トランジスタの製造において、そのソー
ス領域およびドレイン領域へのシリサイドの形成を何ら
特段のマスクを用いることなくセルフアライン（自己整
合）によって形成する。いわゆるサリサイド製造による
MIS型トランジスタを得ることができるようにする。
してゲート電極を形成し、このゲート電極の少なくとも
相対向する側壁部に絶縁層を形成し、この絶縁層形成部
周囲の半導体基体が露出された部分上に半導体層を選択
的にエピタルキシャル成長させてここにソースおよびド
レイン領域を形成することによってシャロウジャンクシ
ョン型で均一な特性を有するMIS型トランジスタを製造
することができるようにする。そして、本発明において
は、このMIS型トランジスタの製造において、そのソー
ス領域およびドレイン領域へのシリサイドの形成を何ら
特段のマスクを用いることなくセルフアライン（自己整
合）によって形成する。いわゆるサリサイド製造による
MIS型トランジスタを得ることができるようにする。
近年ますますMIS型半導体集積回路におけるMIS型トラ
ンジスタにおいて、その高集積度および高速性の要求に
よってそのMIS型トランジスタ部の微細化が要求され、
これに伴ってソースおよびドレイン領域の浅薄化、すな
わちシャロウ化が重要となってきている。例えば、0.5
μｍゲート幅（チャンネル長）のトランジスタにおいて
は、ソース及びドレイン接合の深さxjが0.15μｍ以下と
する必要が生じている。
ンジスタにおいて、その高集積度および高速性の要求に
よってそのMIS型トランジスタ部の微細化が要求され、
これに伴ってソースおよびドレイン領域の浅薄化、すな
わちシャロウ化が重要となってきている。例えば、0.5
μｍゲート幅（チャンネル長）のトランジスタにおいて
は、ソース及びドレイン接合の深さxjが0.15μｍ以下と
する必要が生じている。
また、ソースおよびドレイン接合のシャロウ化は、例
えば、これが深くなることによって、これらゲート電極
下にまわり込むことによる狭チャンネル化，ショートチ
ャンネル，ゲート絶縁層へのホットエレクトロン（ホッ
トキャリア）によるキャリアの授受等による特性低下な
いし動作阻害，さらには接合容量による寄生容量の増大
などの諸問題を招来することに基く。
えば、これが深くなることによって、これらゲート電極
下にまわり込むことによる狭チャンネル化，ショートチ
ャンネル，ゲート絶縁層へのホットエレクトロン（ホッ
トキャリア）によるキャリアの授受等による特性低下な
いし動作阻害，さらには接合容量による寄生容量の増大
などの諸問題を招来することに基く。
またMIS型トランジスタの微細化は、浅い拡散層によ
るソースおよびドレインの形成に限界が生じてきている
ことから、これに限界が生じてきている。
るソースおよびドレインの形成に限界が生じてきている
ことから、これに限界が生じてきている。
これに対してこの浅い拡散層の形成を必要としないい
わゆるリセス（溝）構造ゲートによるMISトランジスタ
の開発がなされている。この場合リセス構造のMISトラ
ンジスタの製造方法の一例を第３図を参照してその工程
順に説明する。
わゆるリセス（溝）構造ゲートによるMISトランジスタ
の開発がなされている。この場合リセス構造のMISトラ
ンジスタの製造方法の一例を第３図を参照してその工程
順に説明する。
第３図Ａに示すように一の導電型例えばｐ型のシリコ
ン半導体基体（１）を用意し、その一主面（1a）の最終
的にMISトランジスタ等の回路素子を形成すべき部分以
外のフィールド部に選択酸化を行って厚い酸化膜よりな
る絶縁層（２）を形成する。そして、絶縁層（２）が形
成されてないMISトランジスタの形成部の半導体基体
（１）の主面（1a）にリセス即ち溝（３）を選択的異方
性エッチング例えばRIE（反応性イオンエッチング）に
よって形成する。
ン半導体基体（１）を用意し、その一主面（1a）の最終
的にMISトランジスタ等の回路素子を形成すべき部分以
外のフィールド部に選択酸化を行って厚い酸化膜よりな
る絶縁層（２）を形成する。そして、絶縁層（２）が形
成されてないMISトランジスタの形成部の半導体基体
（１）の主面（1a）にリセス即ち溝（３）を選択的異方
性エッチング例えばRIE（反応性イオンエッチング）に
よって形成する。
その後熱酸化によって第３図Ｂに示すように、溝
（３）内の内面を含んで全面的にゲート絶縁層（４）を
形成する。
（３）内の内面を含んで全面的にゲート絶縁層（４）を
形成する。
第３図Ｃに示すように、例えばゲート絶縁層（４）上
を全面的に覆ってゲート取出し電極となる低比抵抗の例
えば多結晶シリコン層（５）をCVD法等によって形成
し、これの上に例えば表面が平坦化するように平坦化材
料層（６）例えばフォトレジスト層を全面的に被着形成
する。
を全面的に覆ってゲート取出し電極となる低比抵抗の例
えば多結晶シリコン層（５）をCVD法等によって形成
し、これの上に例えば表面が平坦化するように平坦化材
料層（６）例えばフォトレジスト層を全面的に被着形成
する。
次に第３図Ｄに示すように第３図Ｃの平坦化材料層
（６）の表面よりエッチバックを行って多結晶シリコン
層（５）を、溝（３）内にのみ残して他部をエッチング
除去し、この多結晶シリコン層（５）によりゲート電極
（７）を形成する。そしてこのゲート電極（７）の両側
にその例えばｎ型の不純物をイオン注入してほぼ溝
（３）の深さに対応する深さのソースおよびドレイン領
域（８）および（９）を形成する。
（６）の表面よりエッチバックを行って多結晶シリコン
層（５）を、溝（３）内にのみ残して他部をエッチング
除去し、この多結晶シリコン層（５）によりゲート電極
（７）を形成する。そしてこのゲート電極（７）の両側
にその例えばｎ型の不純物をイオン注入してほぼ溝
（３）の深さに対応する深さのソースおよびドレイン領
域（８）および（９）を形成する。
このような構成によるMISトランジスタは、そのソー
ス領域（８）およびドレイン領域（９）の深さを溝
（３）の深さと同程度に選定し得ることによって、ソー
スおよびドレイン各領域（８）および（９）がゲート電
極（７）の即ちこの例では溝（３）の底部側にまわり込
むことを回避できることによって前述の狭チャンネル
化，接合容量の増大化等の諸問題を回避できるという利
点がある。
ス領域（８）およびドレイン領域（９）の深さを溝
（３）の深さと同程度に選定し得ることによって、ソー
スおよびドレイン各領域（８）および（９）がゲート電
極（７）の即ちこの例では溝（３）の底部側にまわり込
むことを回避できることによって前述の狭チャンネル
化，接合容量の増大化等の諸問題を回避できるという利
点がある。
しかしながらこのような方法による場合、この溝
（３）の底部の幅がチャンネル長を規制することになる
にもかかわらず、この溝（３）の幅を均一高精度に設定
して形成することが難しいことから特性のばらつきが生
じやすいこと、さらにまたこの溝（３）内にゲート絶縁
層（４）を均一一様に形成することが難しいことなどか
ら、寄生容量の変動等を招来するとか、さらに溝（３）
の形成を例えばRIEで行う場合、そのRIEに際しての溝底
部のダメージによるトランジスタ特性に影響を及ぼすな
どの多くの問題をかかえている。
（３）の底部の幅がチャンネル長を規制することになる
にもかかわらず、この溝（３）の幅を均一高精度に設定
して形成することが難しいことから特性のばらつきが生
じやすいこと、さらにまたこの溝（３）内にゲート絶縁
層（４）を均一一様に形成することが難しいことなどか
ら、寄生容量の変動等を招来するとか、さらに溝（３）
の形成を例えばRIEで行う場合、そのRIEに際しての溝底
部のダメージによるトランジスタ特性に影響を及ぼすな
どの多くの問題をかかえている。
さらにまたこのリセス型MISトランジスタにおいて、
そのソース領域（８）およびドレイン領域（９）の形成
に当って上述したようにエッチバック後にこれらを形成
する方法をとらずに、例えば第３図Ｃにおいて平坦化材
料層（６）を形成せずに多結晶シリコン層（５）に対し
てフォトリソグラフィーによってパターニングしてゲー
ト電極部以外を排除する方法をとる場合は、そのフォト
リソグラフィーにおるマスク合せの位置ずれによる特性
変動の問題がある。
そのソース領域（８）およびドレイン領域（９）の形成
に当って上述したようにエッチバック後にこれらを形成
する方法をとらずに、例えば第３図Ｃにおいて平坦化材
料層（６）を形成せずに多結晶シリコン層（５）に対し
てフォトリソグラフィーによってパターニングしてゲー
ト電極部以外を排除する方法をとる場合は、そのフォト
リソグラフィーにおるマスク合せの位置ずれによる特性
変動の問題がある。
さらにまたゲート電極（７）を多結晶シリコン層に代
えて、金属例えばAlあるいはＷによって形成うる場合
は、これを溝（３）に埋込んで形成する必要が生じる
が、この狭小な溝（３）内に金属を蒸着によって埋込む
場合、この溝（３）内にいわゆるす（鬆）の発生が生ず
る等の信頼性に課題がある。
えて、金属例えばAlあるいはＷによって形成うる場合
は、これを溝（３）に埋込んで形成する必要が生じる
が、この狭小な溝（３）内に金属を蒸着によって埋込む
場合、この溝（３）内にいわゆるす（鬆）の発生が生ず
る等の信頼性に課題がある。
本発明は上述した諸課題を解決し、シャロウジャンク
ション型のソースおよびドレインを確実に形成し、狭チ
ャンネル化、ショートチャンネルの発生によるトランジ
スタ動作の阻害，不均一性また接合容量の増大化の回
避、さらにリセス型MISトランジスタ構造をとる場合の
諸課題を解決することができ、加えてサリサイド構造の
MIS型トランジスタを得ることができるようにする。
ション型のソースおよびドレインを確実に形成し、狭チ
ャンネル化、ショートチャンネルの発生によるトランジ
スタ動作の阻害，不均一性また接合容量の増大化の回
避、さらにリセス型MISトランジスタ構造をとる場合の
諸課題を解決することができ、加えてサリサイド構造の
MIS型トランジスタを得ることができるようにする。
本発明は第１図Ｄに示すように半導体基体（11）上の
ゲート絶縁膜（12）上に多結晶半導体層（24）を形成す
る工程と、多結晶半導体層（24）上に、化学的気相成長
法により、金属シリコン化合物からなる低抵抗層（25）
を形成する工程と、選択的エッチングにより、ソース領
域およびドレイン領域の形成部上の上記多結晶半導体層
（24）と上記低抵抗層（25）とを除去してゲート電極
（13）を形成する工程と、第１図Ｆに示すようにこのゲ
ート電極（13）の少なくとも側壁部に絶縁層（14）を形
成する工程と、第１図Ｇに示すように、この絶縁層（1
4）の形成部周囲の半導体基体（11）の露出部上にノン
ドープの半導体層（15）をゲート電極よりも低く、かつ
選択的にエピタキシャル成長させる工程と、このエピキ
シャル成長半導体層（15）上に跨がって全面的に高融点
金属層を形成し、半導体層（15）と高融点金属層とによ
り、自己整合的にシリサイド層を形成し、その後、半導
体層中に不純物をイオン注入してソース及びドレイン各
領域（16）及び（17）を形成する工程とを経てMIS型ト
ランジスタを得る。
ゲート絶縁膜（12）上に多結晶半導体層（24）を形成す
る工程と、多結晶半導体層（24）上に、化学的気相成長
法により、金属シリコン化合物からなる低抵抗層（25）
を形成する工程と、選択的エッチングにより、ソース領
域およびドレイン領域の形成部上の上記多結晶半導体層
（24）と上記低抵抗層（25）とを除去してゲート電極
（13）を形成する工程と、第１図Ｆに示すようにこのゲ
ート電極（13）の少なくとも側壁部に絶縁層（14）を形
成する工程と、第１図Ｇに示すように、この絶縁層（1
4）の形成部周囲の半導体基体（11）の露出部上にノン
ドープの半導体層（15）をゲート電極よりも低く、かつ
選択的にエピタキシャル成長させる工程と、このエピキ
シャル成長半導体層（15）上に跨がって全面的に高融点
金属層を形成し、半導体層（15）と高融点金属層とによ
り、自己整合的にシリサイド層を形成し、その後、半導
体層中に不純物をイオン注入してソース及びドレイン各
領域（16）及び（17）を形成する工程とを経てMIS型ト
ランジスタを得る。
上述の本発明製造方法によれば、リセス即ち溝の形成
を回避し半導体基体（11）上に突出するゲート電極（1
3）を形成するようにしたことによって、溝を形成する
場合の加工の不均一性従ってチャンネル長の不均一性さ
らにゲート絶縁層の膜厚の不均一性を回避でき、またゲ
ート電極（13）の側面に半導体層（15）が配置される構
成とし、ここにソースおよびドレイン各領域（16）およ
び（17）を形成したので、ソースおよびドレイン各接合
Js及びJdがゲート電極（13）下のチャンネル形成部にま
わり込んでチャンネル長に変動を来す、狭チャンネル
化，ショートチャンネルの発生を回避することができ、
トランジスタ動作を損なうとか、特性低下を来すとか、
接合容量の増大化を来すなどの不都合をすべて回避でき
る。
を回避し半導体基体（11）上に突出するゲート電極（1
3）を形成するようにしたことによって、溝を形成する
場合の加工の不均一性従ってチャンネル長の不均一性さ
らにゲート絶縁層の膜厚の不均一性を回避でき、またゲ
ート電極（13）の側面に半導体層（15）が配置される構
成とし、ここにソースおよびドレイン各領域（16）およ
び（17）を形成したので、ソースおよびドレイン各接合
Js及びJdがゲート電極（13）下のチャンネル形成部にま
わり込んでチャンネル長に変動を来す、狭チャンネル
化，ショートチャンネルの発生を回避することができ、
トランジスタ動作を損なうとか、特性低下を来すとか、
接合容量の増大化を来すなどの不都合をすべて回避でき
る。
第１図を参照して本発明によってｎチャンネル型MIS
トランジスタを得る場合の一例を説明する。
トランジスタを得る場合の一例を説明する。
第１図Ａに示すようにｐ型の半導体基体例えば単結晶
シリコン基体（11）を用意し、その一主面（11a）のMIS
トランジスタ形成部上に例えばSiO2バッファ層（21）を
介してsiN等の酸化マスク層（22）を選択的に形成し、
これをマスクとして熱酸化を行って厚い酸化膜よりなる
絶縁層（23）をフィールド部に形成する。
シリコン基体（11）を用意し、その一主面（11a）のMIS
トランジスタ形成部上に例えばSiO2バッファ層（21）を
介してsiN等の酸化マスク層（22）を選択的に形成し、
これをマスクとして熱酸化を行って厚い酸化膜よりなる
絶縁層（23）をフィールド部に形成する。
次に第１図Ｂに示すように酸化マスク層（22）および
バッファ層（21）を除去し、SiO2等よりなるゲート絶縁
層（12）を熱酸化等によって形成し、さらにこれの上に
全面的にゲート電極の少なくとも一部となる例えば低比
抵抗の多結晶シリコン半導体層（24）をCVD（Chemical
Vapor Deposition）法等によって被着形成する。
バッファ層（21）を除去し、SiO2等よりなるゲート絶縁
層（12）を熱酸化等によって形成し、さらにこれの上に
全面的にゲート電極の少なくとも一部となる例えば低比
抵抗の多結晶シリコン半導体層（24）をCVD（Chemical
Vapor Deposition）法等によって被着形成する。
第１図Ｃに示すように、さらに半導体層（24）上に、
例えば金属シリコン化合物wsiより成る低抵抗層（25）
をCVD法等によって全面的に被着形成する。
例えば金属シリコン化合物wsiより成る低抵抗層（25）
をCVD法等によって全面的に被着形成する。
次に第１図Ｄに示すように、選択的エッチングを行っ
てゲート形成部のみを残して他部の低抵抗層（25）およ
び多結晶半導体層（24）をエッチングしてゲート電極
（13）を形成する。
てゲート形成部のみを残して他部の低抵抗層（25）およ
び多結晶半導体層（24）をエッチングしてゲート電極
（13）を形成する。
第１図Ｅに示すようにこのゲート電極（13）の表面を
例えばO2中或いはNH3雰囲気中でアニールしてゲート電
極（13）の表面にSiO2,SiN等の絶縁層（14）を形成す
る。この場合低抵抗層（25）においてそのWSiをCVDによ
って形成するとその表面にはSiが析出するものであるこ
とが知られており、これをO2中，NH3中でアニールする
ときは、この低抵抗層（25）の表面にもSiO2またはSiN
の絶縁層（14）の形成がなされる。
例えばO2中或いはNH3雰囲気中でアニールしてゲート電
極（13）の表面にSiO2,SiN等の絶縁層（14）を形成す
る。この場合低抵抗層（25）においてそのWSiをCVDによ
って形成するとその表面にはSiが析出するものであるこ
とが知られており、これをO2中，NH3中でアニールする
ときは、この低抵抗層（25）の表面にもSiO2またはSiN
の絶縁層（14）の形成がなされる。
次に第１図Ｆに示すように、RIEによってゲート電極
（13）によって覆われていない半導体基体（11）の主面
（11a）上の絶縁層（14）とゲート絶縁膜（12）とを除
去する。
（13）によって覆われていない半導体基体（11）の主面
（11a）上の絶縁層（14）とゲート絶縁膜（12）とを除
去する。
第１図Ｇに示すように選択的エピタキシによって半導
体基体（11）が直接的に露出する部分にシリコン半導体
層（15）をエピタキシャル成長する。この半導体層（1
5）は、ノンドープシリコン層とし、第２図Ａに示すよ
うに全面的にチタンTi,タングステンＷ等の金属層（3
0）を形成し、その後800℃のアニール処理を施して半導
体層（15）さらにある場合はゲート電極（13）上にチタ
ンシリサイドTiSi層による低抵抗層（31）を形成し、そ
の後第２図Ｂに示すように選択的エッチングを行ってゲ
ート電極（13）上のシリサイド膜を除去し、電極（13）
の両側に浅いソースおよびドレイン各領域（16）および
（17）をイオン注入法等によって形成する。
体基体（11）が直接的に露出する部分にシリコン半導体
層（15）をエピタキシャル成長する。この半導体層（1
5）は、ノンドープシリコン層とし、第２図Ａに示すよ
うに全面的にチタンTi,タングステンＷ等の金属層（3
0）を形成し、その後800℃のアニール処理を施して半導
体層（15）さらにある場合はゲート電極（13）上にチタ
ンシリサイドTiSi層による低抵抗層（31）を形成し、そ
の後第２図Ｂに示すように選択的エッチングを行ってゲ
ート電極（13）上のシリサイド膜を除去し、電極（13）
の両側に浅いソースおよびドレイン各領域（16）および
（17）をイオン注入法等によって形成する。
なお上述した例においてはｎチャンネル型MISトラン
ジスタを得る場合に本発明を適用した場合であるが、ｐ
チャンネル型MISトランジスタに適用することもでき
る。
ジスタを得る場合に本発明を適用した場合であるが、ｐ
チャンネル型MISトランジスタに適用することもでき
る。
また上述した例ではゲート電極（13）が多結晶シリコ
ン層（24）と金属シリコン化合物低抵抗層（25）の積層
構造によって形成した場合であるが、これを金属電極に
よって構成することもできる。また絶縁層（14）として
はSiO2あるいはSiNに限らず他の絶縁層等の被着を行う
こともできる。
ン層（24）と金属シリコン化合物低抵抗層（25）の積層
構造によって形成した場合であるが、これを金属電極に
よって構成することもできる。また絶縁層（14）として
はSiO2あるいはSiNに限らず他の絶縁層等の被着を行う
こともできる。
上述したように本発明によれば、基体（11）から突出
してゲート電極（13）を配置し、その側面にソースおよ
びドレイン各領域（16）および（17）が配置される構造
としたので、溝を形成する場合に比して格段にゲート部
の幅すなわちチャンネル長の設定を正確に行うことがで
きる。またそのゲート電極（13）の側面にソースおよび
ドレインを形成することができるので、ソースおよびド
レイン接合がゲート部下に入り込んでショートチャンネ
ルを形成したり、接合容量が増大したりする不都合が回
避され高精度に微細な即ち高集積度，高速度型MISトラ
ンジスタを得ることができると共に、さらに安定した均
一な特性を有するMISトランジスタを得ることができ、
その工業的利益は大である。
してゲート電極（13）を配置し、その側面にソースおよ
びドレイン各領域（16）および（17）が配置される構造
としたので、溝を形成する場合に比して格段にゲート部
の幅すなわちチャンネル長の設定を正確に行うことがで
きる。またそのゲート電極（13）の側面にソースおよび
ドレインを形成することができるので、ソースおよびド
レイン接合がゲート部下に入り込んでショートチャンネ
ルを形成したり、接合容量が増大したりする不都合が回
避され高精度に微細な即ち高集積度，高速度型MISトラ
ンジスタを得ることができると共に、さらに安定した均
一な特性を有するMISトランジスタを得ることができ、
その工業的利益は大である。
第１図Ａ〜Ｇは本発明製造方法の一例の一部の工程図、
第２図ＡおよびＢは本発明製造方法の一例の一部の工程
図、第３図は従来方法の一例の工程図である。 （11）は半導体基体、（12）はゲート絶縁膜、（13）は
ゲート電極、（14）は絶縁層、（15）は半導体層、（1
6）および（17）はソースおよびドレイン領域である。
第２図ＡおよびＢは本発明製造方法の一例の一部の工程
図、第３図は従来方法の一例の工程図である。 （11）は半導体基体、（12）はゲート絶縁膜、（13）は
ゲート電極、（14）は絶縁層、（15）は半導体層、（1
6）および（17）はソースおよびドレイン領域である。
Claims (1)
- 【請求項１】半導体基体のゲート絶縁膜上に、多結晶半
導体層を形成する工程と、 該多結晶半導体層上に、化学的気相成長法により、金属
シリコン化合物からなる低抵抗層を形成する工程と、 選択的エッチングにより、ソース領域およびドレイン領
域の形成部上の上記多結晶半導体層と上記低抵抗層とを
除去して、ゲート電極を形成する工程と、 該ゲート電極の少なくとも側壁部に絶縁層を形成する工
程と、 該絶縁層の外側の上記半導体基体主面の絶縁膜を除去し
た露出部上に、上記ゲート電極よりも低く、かつ選択的
に、ノンドープの半導体層をエピタキシャル成長させる
工程と、 上記半導体層に跨がって全面的に高融点金属層を形成す
る工程と、 少なくとも上記半導体層とこれの上の上記高融点金属層
とにより自己整合的にシリサイド層を形成する熱処理工
程と、 その後、上記半導体層中に所定の不純物をイオン注入し
て、ソース領域およびドレイン領域を0.15μｍ以下の接
合深さに形成する工程とを有することを特徴とするMIS
型トランジスタの製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63133031A JP2870757B2 (ja) | 1988-05-31 | 1988-05-31 | Ｍｉｓ型トランジスタの製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63133031A JP2870757B2 (ja) | 1988-05-31 | 1988-05-31 | Ｍｉｓ型トランジスタの製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH01302863A JPH01302863A (ja) | 1989-12-06 |
| JP2870757B2 true JP2870757B2 (ja) | 1999-03-17 |
Family
ID=15095189
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63133031A Expired - Fee Related JP2870757B2 (ja) | 1988-05-31 | 1988-05-31 | Ｍｉｓ型トランジスタの製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2870757B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0555250A (ja) * | 1991-08-28 | 1993-03-05 | Rohm Co Ltd | 半導体装置およびその製法 |
Family Cites Families (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS53130986A (en) * | 1977-04-20 | 1978-11-15 | Matsushita Electric Ind Co Ltd | Semiconductor device and its manufacture |
| JPS59189677A (ja) * | 1983-04-13 | 1984-10-27 | Fujitsu Ltd | 半導体装置の製造方法 |
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1988
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