JP2817184B2 - Method for manufacturing semiconductor device - Google Patents

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は半導体装置の製造方法に関し、特にバイポー
ラ・トランジスタを含む半導体装置の製造方法に関す
る。Description: BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a method for manufacturing a semiconductor device, and more particularly to a method for manufacturing a semiconductor device including a bipolar transistor.

〔従来の技術〕[Conventional technology]

従来、高速動作するバイポーラ・トランジスタを実現
するためには浅い接合の形成と微細化による接合容量の
減少が重要であるが、前者に対しては酸化膜等を介して
加速電圧を下げてイオン注入を行なう方法及び短時間の
熱拡散による方法が行なわれており、後者に対しては自
己整合でデバイスを形成する方法としてSST（Super Sel
faligned Process Technology）と呼ばれる技術があ
る。SSTについては、例えば、長田穣編、高速バイポー
ラデバイス、（倍風館）、278〜281頁に解説されてい
る。Conventionally, in order to realize a bipolar transistor that operates at high speed, it is important to reduce the junction capacitance by forming a shallow junction and miniaturizing it. A method of forming a device by self-alignment with respect to the latter is known as SST (Super Sel).
There is a technology called faligned Process Technology). The SST is described in, for example, edited by J. Nagata, High-speed Bipolar Device, (Baifukan), pp. 278-281.

第３図（ａ）〜（ｅ）は従来のSSTによるバイポーラ
・トランジスタの製造方法を説明するための工程順に示
した半導体チップの断面図である。3 (a) to 3 (e) are cross-sectional views of a semiconductor chip shown in the order of steps for explaining a conventional method for manufacturing a bipolar transistor by SST.

まず、第３図（ａ）に示すように、Ｐ型半導体基板１
にＮ型埋込層21を形成し、Ｎ型エピタキシャル層２を成
長させる。LOCOS法を用いて酸化膜６を形成して絶縁分
離層とし、素子領域を区画する。表面に薄い窒化膜31、
ノンドープの多結晶シリコン層32、窒化膜33を順次堆積
する。窒化膜33を選択除去し、窒化膜33を耐酸化性マス
クにして熱酸化して露出している多結晶シリコン層32の
一部を酸化膜34に変換する。ベース電極となる部分の多
結晶シリコン層にのみホウ素をイオン注入する。そし
て、エミッタ領域とベース領域に相当する部分の多結晶
シリコン層32を選択除去する。First, as shown in FIG.
Then, an N-type buried layer 21 is formed, and the N-type epitaxial layer 2 is grown. An oxide film 6 is formed by using the LOCOS method to form an insulating isolation layer, thereby defining an element region. Thin nitride film 31, on the surface
A non-doped polycrystalline silicon layer 32 and a nitride film 33 are sequentially deposited. The nitride film 33 is selectively removed, and a part of the exposed polycrystalline silicon layer 32 is converted into an oxide film 34 by thermal oxidation using the nitride film 33 as an oxidation resistant mask. Boron is ion-implanted only into the portion of the polycrystalline silicon layer that will be the base electrode. Then, portions of the polysilicon layer 32 corresponding to the emitter region and the base region are selectively removed.

次に、第３図（ｂ）に示すように、熱酸化して多結晶
シリコン層32の表面に酸化膜35を形成した後、窒化膜33
を除去する。このとき、窒化膜31をサイドエッチングし
て多結晶シリコン層32がオーバーハング状態となるよう
にする。Next, as shown in FIG. 3 (b), after an oxide film 35 is formed on the surface of the polycrystalline silicon layer 32 by thermal oxidation, a nitride film 33 is formed.
Is removed. At this time, the nitride film 31 is side-etched so that the polycrystalline silicon layer 32 is in an overhang state.

次に、第３図（ｃ）に示すように、ノンドープの多結
晶シリコン層36を堆積してオーバーハング部を多結晶シ
リコンで埋めた後、この埋込んだ部分以外の多結晶シリ
コン層を除去する。Next, as shown in FIG. 3C, a non-doped polycrystalline silicon layer 36 is deposited to fill the overhang portion with polycrystalline silicon, and then the polycrystalline silicon layer other than the buried portion is removed. I do.

次に、第３図（ｄ）に示すように、熱酸化して、多結
晶シリコン層36の表面に酸化膜37を形成した後、ホウ素
をイオン注入してＰ型のベース領域38を形成する。再び
ノンドープの多結晶シリコン層を堆積した後、上方から
異方性エッチングを行って開口部側面にのみ多結晶シリ
コン層39を残す。この多結晶シリコン層39をマスクにし
て酸化膜37をエッチングして窓をあける。Next, as shown in FIG. 3 (d), after thermal oxidation to form an oxide film 37 on the surface of the polycrystalline silicon layer 36, boron ions are implanted to form a P-type base region 38. . After the non-doped polycrystalline silicon layer is deposited again, anisotropic etching is performed from above to leave the polycrystalline silicon layer 39 only on the side surfaces of the opening. Using the polycrystalline silicon layer 39 as a mask, the oxide film 37 is etched to open a window.

次に、第３図（ｅ）に示すように、ノンドープの多結
晶シリコン層40を開口部にのみ堆積し、Ｎ型不純物のイ
オン注入を行ってノンドープの多結晶シリコン層32,40
をＮ型にする。熱処理してＮ型不純物を拡散させてＮ型
エミッタ領域41を形成する。酸化膜35を選択エッチング
して窓をあけ、金属膜を蒸着、パターニングしてエミッ
タ電極42A,ベース電極42B及びコレクタ電極42Cを形成す
る。Next, as shown in FIG. 3 (e), a non-doped polycrystalline silicon layer 40 is deposited only in the openings, and N-type impurities are ion-implanted to form the non-doped polycrystalline silicon layers 32, 40.
To N-type. An N-type impurity is diffused by heat treatment to form an N-type emitter region 41. The oxide film 35 is selectively etched to open a window, and a metal film is deposited and patterned to form an emitter electrode 42A, a base electrode 42B, and a collector electrode 42C.

以上説明したように、SSTを用いると１枚のホトマス
クを使用するのみなので、マスク目合せマージをとる必
要がなく、自己整合で、かつ微細化をしたトランジスタ
を形成することができ、従ってコレクタ・ベース間接合
容量を小さくすることができ、高速動作をするトランジ
スタを製造することができる。As described above, since only one photomask is used when SST is used, there is no need to perform mask alignment merging, and a self-aligned and miniaturized transistor can be formed. The junction capacitance between bases can be reduced, and a transistor which operates at high speed can be manufactured.

〔発明が解決しようとする課題〕[Problems to be solved by the invention]

上述した従来の技術では、電極形成工程でのエミッタ
およびベース電極42A,42Bの間隔は、解像寸法，目合せ
精度，エッチングというリソグラフィ技術での微細化の
限界により決まってしまい、それ以上の微細化はできな
いという欠点がある。In the above-described conventional technology, the distance between the emitter and base electrodes 42A and 42B in the electrode forming process is determined by the resolution limit, the alignment accuracy, and the limit of lithography technology such as etching. There is a drawback that conversion cannot be performed.

上述した従来のトランジスタの製造方法に対し本発明
は、ベース電極とエミッタ電極の形成を異なった工程で
行うため、ベース・エミッタ電極間隔をリソグラフィ技
術の限界より狭くでき、各電極の占める面積を小さくで
きるという相違点を有する。In contrast to the conventional transistor manufacturing method described above, the present invention performs the formation of the base electrode and the emitter electrode in different steps, so that the base-emitter electrode interval can be narrower than the limit of the lithography technique, and the area occupied by each electrode is reduced. There is a difference that can be.

〔課題を解決するための手段〕[Means for solving the problem]

本発明の半導体装置の製造方法は、一導電型半導体基
板上に一導電型エピタキシャル層を形成したのち選択酸
化を行ない島状の素子形成領域を形成する工程と、逆導
電型不純物を導入し素子形成領域内の前記エピタキシャ
ル層表面にベース層を形成する工程と、前記ベース層上
の中心部に延在する一導電型エミッタ層を形成する工程
と、前記エミッタ層を絶縁膜で覆ったのち該絶縁膜で分
離されエミッタ層より長さの短いベース電極を形成する
工程と、前記ベース電極の表面を含む全面に絶縁膜を形
成したのち前記エミッタ層の端部に接続するコンタクト
ホールを形成する工程とを含んで構成される。The method of manufacturing a semiconductor device according to the present invention comprises the steps of: forming a one-conductivity-type epitaxial layer on a one-conductivity-type semiconductor substrate and then performing selective oxidation to form an island-shaped element formation region; Forming a base layer on the surface of the epitaxial layer in the formation region, forming a one-conductivity-type emitter layer extending to a central portion of the base layer, and covering the emitter layer with an insulating film. Forming a base electrode separated by an insulating film and having a shorter length than the emitter layer; and forming an insulating film on the entire surface including the surface of the base electrode and then forming a contact hole connected to an end of the emitter layer. It is comprised including.

〔実施例〕〔Example〕

次に、本発明の実施例について図面を参照して説明す
る。Next, embodiments of the present invention will be described with reference to the drawings.

第１図（ａ）〜（ｈ）及び第２図は本発明の第１の実
施例を説明するための工程順に示した半導体チップの断
面図及び素子形成領域における電極の平面図である。1 (a) to 1 (h) and FIG. 2 are a sectional view of a semiconductor chip and a plan view of electrodes in an element formation region, which are shown in the order of steps for explaining a first embodiment of the present invention.

まず、第１図（ａ）に示すように、Ｎ型半導体基板２
上にＮ型エピタキシャル層2Aを形成したのち選択酸化を
行ない、酸化膜６を形成して島状の素子形成領域を形成
する。この時Ｎ型エピタキシャル層2Aと2000Å以上の段
差が形成されるように酸化膜６を厚くする。First, as shown in FIG.
After an N-type epitaxial layer 2A is formed thereon, selective oxidation is performed, and an oxide film 6 is formed to form an island-shaped element formation region. At this time, the oxide film 6 is made thicker so that a step of 2000 ° or more is formed with the N-type epitaxial layer 2A.

次に第１図（ｂ）に示すように、ホウ素等のＰ型不純
物をイオン注入し、Ｎ型エピタキシャル層2Aの表面にＰ
型のベース層４を形成する。次で全面にCVD法により酸
化膜３を形成したのち、異方性ドライエッチング法によ
りエッチングし、酸化膜６の側壁部のみに残す。Next, as shown in FIG. 1B, a P-type impurity such as boron is ion-implanted, and a P-type impurity is formed on the surface of the N-type epitaxial layer 2A.
A mold base layer 4 is formed. Next, after the oxide film 3 is formed on the entire surface by the CVD method, the oxide film 3 is etched by the anisotropic dry etching method, and is left only on the side wall of the oxide film 6.

次に第１図（ｃ）に示すように、MBE法を用いて、全
面に例えば１×10²¹〜１×10¹⁹cm^-3のＮ型層を成長させ
ると、ベース層４上にはＮ型単結晶からなるエミッタ層
５、酸化膜上には多結晶シリコン層７が成長する。この
とき、エミッタ層５と多結晶シリコン層７は下地の段差
により不連続とることができる。続けてCVD法により、1
000〜2000Å程度の酸化膜８を成長させる。Next, as shown in FIG. 1C, when an N-type layer of, for example, 1 × 10 ²¹ to 1 × 10 ¹⁹ cm ⁻³ is grown on the entire surface by MBE, an N-type layer is formed on the base layer 4. A polycrystalline silicon layer 7 is grown on the emitter layer 5 made of a type single crystal and the oxide film. At this time, the emitter layer 5 and the polycrystalline silicon layer 7 can be discontinuous due to the step of the base. Then, by CVD method,
An oxide film 8 having a thickness of about 2,000 to 2,000 is grown.

次に第１図（ｄ）に示すように、全面にフォトレジス
トを塗布したのちエッチバック法によりエミッタ層５上
の凹部にのみフォトレジスト９を残し、このフォトレジ
スト９をマスクに酸化膜8,多結晶シリコン層７及び、酸
化膜3,6をエッチングする。Next, as shown in FIG. 1 (d), after a photoresist is applied to the entire surface, the photoresist 9 is left only in the concave portion on the emitter layer 5 by an etch back method, and the oxide film 8, The polycrystalline silicon layer 7 and the oxide films 3 and 6 are etched.

次に第１図（ｅ）に示すように、フォトレジスト９を
除去後、全面にCVD法により酸化膜を500〜2000Åの厚さ
に成長させ、次い異方性エッチング法によりエッチング
し、側壁酸化膜8Aのみを残す。この操作によりエッチン
グ層５は、酸化膜8.8Aにより覆われる。Next, as shown in FIG. 1 (e), after removing the photoresist 9, an oxide film is grown to a thickness of 500 to 2000 ° on the entire surface by a CVD method, and then etched by an anisotropic etching method. Only the oxide film 8A is left. With this operation, the etching layer 5 is covered with the oxide film 8.8A.

次に、ベース電極用の金属層を全面に形成したのちパ
ターニングし、第２図に示したように、エミッタ層５よ
り短いベース電極10を形成する。尚、このベース電極は
エミッタ層５を覆うように形成してもよい。Next, a metal layer for a base electrode is formed on the entire surface and then patterned to form a base electrode 10 shorter than the emitter layer 5 as shown in FIG. Incidentally, this base electrode may be formed so as to cover the emitter layer 5.

次に第１図（ｆ）に示すように、全面に層間絶縁膜11
を成長させる。次に第１図（ｇ），（ｈ）及び第２図に
示すように、エミッタ層５の端部における層間絶縁約11
にコンタクトホール13を形成したのち金属層を形成し、
パターニングしてエミッタ電極12を形成する。Next, as shown in FIG. 1 (f), an interlayer insulating film 11 is formed on the entire surface.
Grow. Next, as shown in FIGS. 1 (g), (h) and FIG.
A metal layer is formed after forming a contact hole 13 in
By patterning, an emitter electrode 12 is formed.

なお、第１図（ｇ）及び第１図（ｈ）は、それぞれ第
２図におけるＡ−Ａ′線及びＢ−Ｂ′線断面図である。FIGS. 1 (g) and 1 (h) are cross-sectional views taken along lines AA 'and BB' in FIG. 2, respectively.

このように本実施例によれば、ベース電極10とエミッ
タ電極12とを別の工程により形成するため、ベース電極
10とのエミッタ電極12との間隔はリソグラフィ技術の限
界に制約を受けることはなくなり、エミッタ電極とベー
ス電極の占める面積を小さくすることができる。As described above, according to the present embodiment, since the base electrode 10 and the emitter electrode 12 are formed by different processes, the base electrode
The distance between the emitter electrode 12 and the emitter electrode 12 is not restricted by the limit of the lithography technique, and the area occupied by the emitter electrode and the base electrode can be reduced.

なお、上記実施例においてはエミッタ層５を単結晶シ
リコン層で形成した場合について説明したが、単結晶シ
リコン層と低抵抗のシリサイド層との２層構造とし、エ
ミッタの低抵抗化を図ることもできる。In the above embodiment, the case where the emitter layer 5 is formed of a single-crystal silicon layer has been described. However, the emitter layer 5 may have a two-layer structure of a single-crystal silicon layer and a low-resistance silicide layer to reduce the resistance of the emitter. it can.

〔発明の効果〕 以上説明したように本発明は、ベース層上にエミッタ
層を形成し、このエミッタ層の全面を絶縁膜で覆ったの
ちベース電極を形成し、更にエミッタ電極とを層間絶縁
膜を介して形成することにより、従来のリソグラフィ技
術の限界で決まるエミッタ・ベース電極間隔を更に縮め
ることができるという効果がある。[Effects of the Invention] As described above, the present invention forms an emitter layer on a base layer, covers the entire surface of the emitter layer with an insulating film, forms a base electrode, and further connects the emitter electrode with an interlayer insulating film. In this case, the distance between the emitter and the base, which is determined by the limit of the conventional lithography technique, can be further reduced.

【図面の簡単な説明】[Brief description of the drawings]

第１図及び第２図は本発明の一実施例を説明するための
半導体チップの断面図及び素子形成領域における電極の
平面図、第３図は従来のSST技術によるバイポーラトラ
ンジスタの製造方法を説明するための半導体チップの断
面図である。 １……Ｐ型半導体基板、２……Ｎ型半導体基板、2A……
Ｎ型エピタキシャル層、３……酸化膜、４……ベース
層、５……エミッタ層、６……酸化膜、７……多結晶シ
リコン層、8,8A……酸化膜、９……フォトレジスト、10
……ベース電極、11……層間絶縁膜、12……エミッタ電
極、13……コンタクトホール。1 and 2 are cross-sectional views of a semiconductor chip and plan views of electrodes in an element formation region for explaining an embodiment of the present invention, and FIG. 3 illustrates a method of manufacturing a bipolar transistor by a conventional SST technique. FIG. 2 is a cross-sectional view of a semiconductor chip for performing the above. 1 ... P-type semiconductor substrate, 2 ... N-type semiconductor substrate, 2A ...
N-type epitaxial layer, 3 ... oxide film, 4 ... base layer, 5 ... emitter layer, 6 ... oxide film, 7 ... polycrystalline silicon layer, 8, 8A ... oxide film, 9 ... photoresist ,Ten
... Base electrode, 11 ... interlayer insulating film, 12 ... emitter electrode, 13 ... contact hole.

Claims (1)

(57)【特許請求の範囲】(57) [Claims] 【請求項１】一導電型半導体基板上に一導電型エピタキ
シャル層を形成したのち選択酸化を行ない島状の素子形
成領域を形成する工程と、逆導電型不純物を導入し素子
形成領域内の前記エピタキシャル層表面にベース層を形
成する工程と、前記ベース層上の中心部に延在する一導
電型エミッタ層を形成する工程と、前記エミッタ層を絶
縁膜で覆ったのち該絶縁膜で分離されエミッタ層より長
さの短いベース電極を形成する工程と、前記ベース電極
の表面を含む全面に絶縁膜を形成したのち前記エミッタ
層の端部に接続するコンタクトホールを形成する工程と
を含むことを特徴とする半導体装置の製造方法。And a step of forming an island-shaped element forming region by performing selective oxidation after forming a one-conductivity-type epitaxial layer on a one-conductivity-type semiconductor substrate; and introducing an opposite-conductivity-type impurity into the element-forming region. A step of forming a base layer on the surface of the epitaxial layer, a step of forming a one-conductivity type emitter layer extending to a central portion on the base layer, and a step of covering the emitter layer with an insulating film and then separating the emitter layer with the insulating film. Forming a base electrode having a length shorter than that of the emitter layer; and forming a contact hole connected to an end of the emitter layer after forming an insulating film on the entire surface including the surface of the base electrode. A method for manufacturing a semiconductor device.