JPH02275639A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
- Publication number
- JPH02275639A JPH02275639A JP9796989A JP9796989A JPH02275639A JP H02275639 A JPH02275639 A JP H02275639A JP 9796989 A JP9796989 A JP 9796989A JP 9796989 A JP9796989 A JP 9796989A JP H02275639 A JPH02275639 A JP H02275639A
- Authority
- JP
- Japan
- Prior art keywords
- layer
- emitter
- base
- type
- forming
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
- 239000004065 semiconductor Substances 0.000 title claims abstract description 14
- 238000004519 manufacturing process Methods 0.000 title claims description 8
- 239000000758 substrate Substances 0.000 claims abstract description 7
- 239000012535 impurity Substances 0.000 claims abstract description 6
- 230000015572 biosynthetic process Effects 0.000 claims description 8
- 230000001590 oxidative effect Effects 0.000 claims 1
- 239000010410 layer Substances 0.000 abstract description 66
- 238000000034 method Methods 0.000 abstract description 13
- 230000003647 oxidation Effects 0.000 abstract description 6
- 238000007254 oxidation reaction Methods 0.000 abstract description 6
- 239000011229 interlayer Substances 0.000 abstract description 2
- 150000002500 ions Chemical class 0.000 abstract description 2
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 19
- 150000004767 nitrides Chemical class 0.000 description 6
- 229920002120 photoresistant polymer Polymers 0.000 description 5
- 229910052796 boron Inorganic materials 0.000 description 3
- 238000005530 etching Methods 0.000 description 3
- 238000001459 lithography Methods 0.000 description 3
- 239000002184 metal Substances 0.000 description 3
- -1 Boron ions Chemical class 0.000 description 2
- 238000005229 chemical vapour deposition Methods 0.000 description 2
- 238000000151 deposition Methods 0.000 description 2
- 238000009792 diffusion process Methods 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- 210000004709 eyebrow Anatomy 0.000 description 2
- 229910021421 monocrystalline silicon Inorganic materials 0.000 description 2
- ZOXJGFHDIHLPTG-UHFFFAOYSA-N Boron Chemical compound [B] ZOXJGFHDIHLPTG-UHFFFAOYSA-N 0.000 description 1
- 241000238557 Decapoda Species 0.000 description 1
- YTAHJIFKAKIKAV-XNMGPUDCSA-N [(1R)-3-morpholin-4-yl-1-phenylpropyl] N-[(3S)-2-oxo-5-phenyl-1,3-dihydro-1,4-benzodiazepin-3-yl]carbamate Chemical compound O=C1[C@H](N=C(C2=C(N1)C=CC=C2)C1=CC=CC=C1)NC(O[C@H](CCN1CCOCC1)C1=CC=CC=C1)=O YTAHJIFKAKIKAV-XNMGPUDCSA-N 0.000 description 1
- 230000001133 acceleration Effects 0.000 description 1
- 239000011248 coating agent Substances 0.000 description 1
- 238000000576 coating method Methods 0.000 description 1
- 238000007796 conventional method Methods 0.000 description 1
- 239000013078 crystal Substances 0.000 description 1
- 238000001312 dry etching Methods 0.000 description 1
- 238000010438 heat treatment Methods 0.000 description 1
- 238000005468 ion implantation Methods 0.000 description 1
- 238000002955 isolation Methods 0.000 description 1
- 238000003475 lamination Methods 0.000 description 1
- 238000005192 partition Methods 0.000 description 1
- 229910021332 silicide Inorganic materials 0.000 description 1
- FVBUAEGBCNSCDD-UHFFFAOYSA-N silicide(4-) Chemical compound [Si-4] FVBUAEGBCNSCDD-UHFFFAOYSA-N 0.000 description 1
Landscapes
- Electrodes Of Semiconductors (AREA)
- Bipolar Transistors (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は半導体装置の製造方法に関し、特にバイポーラ
２トランジスタを含む半導体装置の製造方法に関する。
２トランジスタを含む半導体装置の製造方法に関する。
従来、高速動作するバイポーラ・トランジスタを実現す
るためには浅い接合の形成と微細化による接合容量の減
少が重要であるが、前者に対しては酸化膜等を介して加
速電圧を下げてイオン注入を行なう方法及び短時間の熱
拡散による方法が行なわれており、後者に対しては自己
整合でデバイスを形成する方法としてＳ Ｓ Ｔ （５
ｕｐｅｒ Ｓｅｌｆ−ａｌｉｇｎｅｄ Ｐｒｏｃｅｓｓ
Ｔｅｃｈｎｏｌｏｇｙ）と呼ばれる技術がある。ＳＳ
Ｔについては、例えば、長田穣編、高速バイポーラデバ
イス、（倍風館）、２７８〜２８１頁に解説されている
。
るためには浅い接合の形成と微細化による接合容量の減
少が重要であるが、前者に対しては酸化膜等を介して加
速電圧を下げてイオン注入を行なう方法及び短時間の熱
拡散による方法が行なわれており、後者に対しては自己
整合でデバイスを形成する方法としてＳ Ｓ Ｔ （５
ｕｐｅｒ Ｓｅｌｆ−ａｌｉｇｎｅｄ Ｐｒｏｃｅｓｓ
Ｔｅｃｈｎｏｌｏｇｙ）と呼ばれる技術がある。ＳＳ
Ｔについては、例えば、長田穣編、高速バイポーラデバ
イス、（倍風館）、２７８〜２８１頁に解説されている
。
第３図（ａ）〜（ｅ）は従来のＳＳＴによるバイポーラ
・トランジスタの製造方法を説明するための工程ｊ頃に
示した半導体チップの断面図である。
・トランジスタの製造方法を説明するための工程ｊ頃に
示した半導体チップの断面図である。
まず、第３図（ａ）に示すように、Ｐ型半導体基板１に
Ｎ型埋込層２１を形成し、Ｎ型エピタキシャル層２を成
長させる。ＬＯＣＯ３法を用いて酸化膜６を形成して絶
縁分離層とし、素子領域を区画する。表面に薄い窒化膜
３１、ノンドープの多結晶シリコン層３２、窒化膜３３
を順次堆積する。窒化膜３３を選択除去し、窒化膜３．
３を耐酸化性マスクにして熱酸化して露出している多結
晶シリコン層３２の一部を酸化膜３４に変換する。
Ｎ型埋込層２１を形成し、Ｎ型エピタキシャル層２を成
長させる。ＬＯＣＯ３法を用いて酸化膜６を形成して絶
縁分離層とし、素子領域を区画する。表面に薄い窒化膜
３１、ノンドープの多結晶シリコン層３２、窒化膜３３
を順次堆積する。窒化膜３３を選択除去し、窒化膜３．
３を耐酸化性マスクにして熱酸化して露出している多結
晶シリコン層３２の一部を酸化膜３４に変換する。
ベース電極となる部分の多結晶シリコン層にのみホウ素
をイオン注入する。そして、エミッタ領域とベース領域
に相当する部分の多結晶シリコン層３２を選択除去する
。
をイオン注入する。そして、エミッタ領域とベース領域
に相当する部分の多結晶シリコン層３２を選択除去する
。
次に、第３図（ｂ）に示すように、熱酸化して多結晶シ
リコン層３２の表面に酸化膜３５を形成した後、窒化膜
３３を除去する。このとき、窒化膜３１をサイドエツチ
ングして多結晶シリコン層３２がオーバーハング状態と
なるようにする。
リコン層３２の表面に酸化膜３５を形成した後、窒化膜
３３を除去する。このとき、窒化膜３１をサイドエツチ
ングして多結晶シリコン層３２がオーバーハング状態と
なるようにする。
次に、第３図（ｃ）に示すように、ノンドープの多結晶
シリコン層３６を堆積してオーバーハング部を多結晶シ
リコンで埋めた後、この埋込んだ部分以外の多結晶シリ
コン層を除去する。
シリコン層３６を堆積してオーバーハング部を多結晶シ
リコンで埋めた後、この埋込んだ部分以外の多結晶シリ
コン層を除去する。
次に、第３図（ｄ）に示すように、熱酸化して、多結晶
シリコン層３６の表面に酸化膜３７を形成した後、ホウ
素をイオン注入してＰ型のベース領域３８を形成する。
シリコン層３６の表面に酸化膜３７を形成した後、ホウ
素をイオン注入してＰ型のベース領域３８を形成する。
再びノンドープの多結晶シリコン層を堆積した後、上方
から異方性エツチングを行って開口部側面にのみ多結晶
シリコン層３９を残す。この多結晶シリコン層３９をマ
スクにして酸化膜３７をエツチングして窓をあける。
から異方性エツチングを行って開口部側面にのみ多結晶
シリコン層３９を残す。この多結晶シリコン層３９をマ
スクにして酸化膜３７をエツチングして窓をあける。
次に、第３図（ｅ）に示すように、ノンドープの多結晶
シリコンＭ４０を開口部にのみ堆積し、Ｎ型不純物のイ
オン注入を行ってノンドープの多結晶シリコン層３２．
４０をＮ型にする。熱処理してＮ型不純物を拡散させて
Ｎ型エミッタ領域４１を形成する。酸化膜３５を選択エ
ツチングして窓をあけ、金属膜を蒸着、バターニングし
てエミッタ電極４２Ａ、ベース電ｆｆ１４２Ｂ及びコレ
クタ電極４２Ｃを形成する。
シリコンＭ４０を開口部にのみ堆積し、Ｎ型不純物のイ
オン注入を行ってノンドープの多結晶シリコン層３２．
４０をＮ型にする。熱処理してＮ型不純物を拡散させて
Ｎ型エミッタ領域４１を形成する。酸化膜３５を選択エ
ツチングして窓をあけ、金属膜を蒸着、バターニングし
てエミッタ電極４２Ａ、ベース電ｆｆ１４２Ｂ及びコレ
クタ電極４２Ｃを形成する。
以上説明したように、ＳＳＴを用いると１枚のホトマス
クを使用するのみなので、マスク目金せマージをとる必
要がなく、自己整合で、かつ微細化をしたトランジスタ
を形成することができ、従ってコレクタ・ベース間接合
容量を小さくすることができ、高速動作をするトランジ
スタを製造することができる。
クを使用するのみなので、マスク目金せマージをとる必
要がなく、自己整合で、かつ微細化をしたトランジスタ
を形成することができ、従ってコレクタ・ベース間接合
容量を小さくすることができ、高速動作をするトランジ
スタを製造することができる。
上述した従来の技術では、電極形成工程でのエミッタお
よびベース電極４２Ａ、４２Ｂの間隔は、解像寸法、目
合せ精度、エツチングというリソグラフィ技術での微細
化の限界により決まってしまい、それ以上の微細化はで
きないという欠点がある。
よびベース電極４２Ａ、４２Ｂの間隔は、解像寸法、目
合せ精度、エツチングというリソグラフィ技術での微細
化の限界により決まってしまい、それ以上の微細化はで
きないという欠点がある。
上述した従来のトランジスタの製造方法に対し本発明は
、ベース電極とエミッタ電極の形成を異なった工程で行
うため、ベース・エミッタ電極間隔をリソグラフィ技術
の限界より狭くでき、各電極の占める面積を小さくでき
るという相違点を有する。
、ベース電極とエミッタ電極の形成を異なった工程で行
うため、ベース・エミッタ電極間隔をリソグラフィ技術
の限界より狭くでき、各電極の占める面積を小さくでき
るという相違点を有する。
本発明の半導体装置の製造方法は、−導電型半導体基板
上に一導電型エピタキシャル層を形成したのち選択酸化
を行ない島状の素子形成領域を形成する工程と、逆導電
型不純物を導入し素子形成領域内の前記エビタキシャ、
ル層表面にベース層を形成する工程と、前記ベース層上
の中心部に延在する一導電型エミッタ層を形成する工程
と、前記エミッタ層を絶縁膜で覆ったのち該絶縁膜で分
離されエミッタ層より長さの短いベース電極を形成する
工程と、前記ベース電極の表面を含む全面に絶縁膜を形
成したのち前記エミッタ層の端部に接続するコンタクト
ホールを形成する工程とを含んで構成される。
上に一導電型エピタキシャル層を形成したのち選択酸化
を行ない島状の素子形成領域を形成する工程と、逆導電
型不純物を導入し素子形成領域内の前記エビタキシャ、
ル層表面にベース層を形成する工程と、前記ベース層上
の中心部に延在する一導電型エミッタ層を形成する工程
と、前記エミッタ層を絶縁膜で覆ったのち該絶縁膜で分
離されエミッタ層より長さの短いベース電極を形成する
工程と、前記ベース電極の表面を含む全面に絶縁膜を形
成したのち前記エミッタ層の端部に接続するコンタクト
ホールを形成する工程とを含んで構成される。
次に、本発明の実施例について図面を参照して説明する
。
。
第１図（ａ）〜（ｈ）及び第２図は本発明の第１の実施
例を説明するための工程順に示した半導体チップの断面
図及び素子形成領域における電極の平面図である。
例を説明するための工程順に示した半導体チップの断面
図及び素子形成領域における電極の平面図である。
まず、第１図（ａ）に示すように、Ｎ型半導体基板２上
にＮ型エピタキシャル層２Ａを形成したのち選択酸化を
行ない、酸化膜６を形成して島状の素子形成領域を形成
する。この時Ｎ型エピタキシャル層２Ａと２０００Å以
上の段差が形成されるように酸化膜６を厚くする。
にＮ型エピタキシャル層２Ａを形成したのち選択酸化を
行ない、酸化膜６を形成して島状の素子形成領域を形成
する。この時Ｎ型エピタキシャル層２Ａと２０００Å以
上の段差が形成されるように酸化膜６を厚くする。
次に第１図（ｂ）に示すように、ホウ素等のＰ型不純物
をイオン注入し、Ｎ型エピタキシャル層２Ａの表面にＰ
型のベース層４を形成する。次で全面にＣＶＤ法により
酸化膜３を形成したのち、異方性ドライエツチング法に
よりエツチングし、酸化膜６の側壁部のみに残す。
をイオン注入し、Ｎ型エピタキシャル層２Ａの表面にＰ
型のベース層４を形成する。次で全面にＣＶＤ法により
酸化膜３を形成したのち、異方性ドライエツチング法に
よりエツチングし、酸化膜６の側壁部のみに残す。
次に第１図（Ｃ）に示すように、ＭＢＥ法を用いて、全
面に例えば１×１０２１〜Ｉ Ｘ １０ ’９ｃｍ−３
のＮ型層を成長させると、ベース層４上にはＮ型単結晶
からなるエミッタ層５、酸化膜上には多結晶シリコン層
７が成長する。このとき、エミッタ層５と多結晶シリコ
ン層７は下地の段差により不連続とすることができる。
面に例えば１×１０２１〜Ｉ Ｘ １０ ’９ｃｍ−３
のＮ型層を成長させると、ベース層４上にはＮ型単結晶
からなるエミッタ層５、酸化膜上には多結晶シリコン層
７が成長する。このとき、エミッタ層５と多結晶シリコ
ン層７は下地の段差により不連続とすることができる。
続けてＣＶＤ法により、１０００〜２０００人程度の酸
化膜８を成長させる。
化膜８を成長させる。
次に第１図（ｄ）に示すように、全面にフォトレジスト
を塗布したのちエッチバック法によりエミッタ層５上の
凹部にのみフォトレジスト９を残し、このフォトレジス
ト９をマスクに酸化膜８゜多結晶シリコン層７及び、酸
化膜３．６をエツチングする。
を塗布したのちエッチバック法によりエミッタ層５上の
凹部にのみフォトレジスト９を残し、このフォトレジス
ト９をマスクに酸化膜８゜多結晶シリコン層７及び、酸
化膜３．６をエツチングする。
次に第１図（ｅ）に示すように、フォトレジスト９を除
去後、全面にＣＶＤ法により酸化膜を５００〜２０００
人の厚さに成長させ、次で異方性エツチング法によりエ
ツチングし、側壁酸化膜８Ａのみを残す、この操作によ
りエミッタ層５は、酸化膜８．８Ａにより覆われる。
去後、全面にＣＶＤ法により酸化膜を５００〜２０００
人の厚さに成長させ、次で異方性エツチング法によりエ
ツチングし、側壁酸化膜８Ａのみを残す、この操作によ
りエミッタ層５は、酸化膜８．８Ａにより覆われる。
次に、ベース電極用の金属層を全面に形成したのちバタ
ーニングし、第２図に示したように、エミッタ層５より
短いベース電［１０を形成する。
ーニングし、第２図に示したように、エミッタ層５より
短いベース電［１０を形成する。
尚、このベース電極はエミッタ層５を覆うように形成し
てもよい。
てもよい。
次に第１図（ｆ）に示すように、全面に眉間絶縁膜１１
を成長させる０次に第１図（ｇ）（ｈ）及び第２図に示
すように、エミッタ層らの端部における眉間絶縁膜１１
にコンタクトホール１３を形成したのち金属層を形成し
、パターニングしてエミッタ電極１２を形成する。
を成長させる０次に第１図（ｇ）（ｈ）及び第２図に示
すように、エミッタ層らの端部における眉間絶縁膜１１
にコンタクトホール１３を形成したのち金属層を形成し
、パターニングしてエミッタ電極１２を形成する。
なお、第１図（ｇ）及び第１図（ｈ）は、それぞれ第２
図におけるＡ−Ａ’線及びＢ−Ｂ’線断面図である。
図におけるＡ−Ａ’線及びＢ−Ｂ’線断面図である。
このように本実施例によれば、ベース電極１０とエミッ
タ電極１２とを別の工程により形成するため、ベース電
極１０とのエミッタ電極１２との間隔はりソグラフィ技
術の限界に制約を受けることはなくなり、エミッタ電極
とベース電極の占める面積を小さくすることができる。
タ電極１２とを別の工程により形成するため、ベース電
極１０とのエミッタ電極１２との間隔はりソグラフィ技
術の限界に制約を受けることはなくなり、エミッタ電極
とベース電極の占める面積を小さくすることができる。
なお、上記実施例においてはエミッタ層５を単結晶シリ
コン層で形成した場合について説明したが、単結晶シリ
コン層と低抵抗のシリサイド層との２層構造とし、エミ
ッタの低抵抗化を図ることもできる。
コン層で形成した場合について説明したが、単結晶シリ
コン層と低抵抗のシリサイド層との２層構造とし、エミ
ッタの低抵抗化を図ることもできる。
以上説明したように本発明は、ベース層上にエミッタ層
を形成し、このエミッタ層の全面を絶縁膜で覆ったのち
ベース電極を形成し、更にエミッタ電極を眉間絶縁膜を
介して形成することにより、従来のりソグラフイ技術の
限界で決まるエミッタ・ベース電極間隔を更に縮めるこ
とができるという効果がある。
を形成し、このエミッタ層の全面を絶縁膜で覆ったのち
ベース電極を形成し、更にエミッタ電極を眉間絶縁膜を
介して形成することにより、従来のりソグラフイ技術の
限界で決まるエミッタ・ベース電極間隔を更に縮めるこ
とができるという効果がある。
第１図及び第２図は本発明の一実施例を説明するための
半導体チップの断面図及び素子形成領域における電極の
平面図、第３図は従来のＳＳＴ技術によるバイポーラト
ランジスタの製造方法を説明するための半導体チップの
断面図である。 ｌ・・・Ｐ型半導体基板、２・・・Ｎ型半導体基板、２
Ａ・・・Ｎ型エピタキシャル層、３・・・酸化膜、４・
・・ベース層、５・・・エミッタ層、６・・・酸化膜、
７・・・多結晶シリコン層、８，８Ａ・・・酸化膜、９
・・・フォトレジスト、１０・・・ベース電極、１１・
・・層間絶縁膜、１２・・・エミッタ電極、１３・・・
コンタクトホ−ル。
半導体チップの断面図及び素子形成領域における電極の
平面図、第３図は従来のＳＳＴ技術によるバイポーラト
ランジスタの製造方法を説明するための半導体チップの
断面図である。 ｌ・・・Ｐ型半導体基板、２・・・Ｎ型半導体基板、２
Ａ・・・Ｎ型エピタキシャル層、３・・・酸化膜、４・
・・ベース層、５・・・エミッタ層、６・・・酸化膜、
７・・・多結晶シリコン層、８，８Ａ・・・酸化膜、９
・・・フォトレジスト、１０・・・ベース電極、１１・
・・層間絶縁膜、１２・・・エミッタ電極、１３・・・
コンタクトホ−ル。
Claims (1)
- 一導電型半導体基板上に一導電型エピタキシャル層を形
成したのち選択酸化を行ない島状の素子形成領域を形成
する工程と、逆導電型不純物を導入し素子形成領域内の
前記エピタキシャル層表面にベース層を形成する工程と
、前記ベース層上の中心部に延在する一導電型エミッタ
層を形成する工程と、前記エミッタ層を絶縁膜で覆った
のち該絶縁膜で分離されエミッタ層より長さの短いベー
ス電極を形成する工程と、前記ベース電極の表面を含む
全面に絶縁膜を形成したのち前記エミッタ層の端部に接
続するコンタクトホールを形成する工程とを含むことを
特徴とする半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9796989A JP2817184B2 (ja) | 1989-04-17 | 1989-04-17 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9796989A JP2817184B2 (ja) | 1989-04-17 | 1989-04-17 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH02275639A true JPH02275639A (ja) | 1990-11-09 |
| JP2817184B2 JP2817184B2 (ja) | 1998-10-27 |
Family
ID=14206500
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP9796989A Expired - Lifetime JP2817184B2 (ja) | 1989-04-17 | 1989-04-17 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2817184B2 (ja) |
-
1989
- 1989-04-17 JP JP9796989A patent/JP2817184B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JP2817184B2 (ja) | 1998-10-27 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JPS63140571A (ja) | バイポ−ラトランジスタおよびその製造方法 | |
| JPS63193562A (ja) | バイポ−ラトランジスタの製造方法 | |
| JPS6318673A (ja) | 半導体装置の製法 | |
| JPH05206451A (ja) | Ｍｏｓｆｅｔおよびその製造方法 | |
| KR970004458B1 (ko) | 싱글 터브 반도체 장치 제조 방법 | |
| JPH03222336A (ja) | 半導体装置の製造方法 | |
| JPH0536901A (ja) | 半導体集積回路の製造方法 | |
| JPS6134972A (ja) | バイポ−ラトランジスタ構造体 | |
| JPS63207177A (ja) | 半導体装置の製造方法 | |
| JPH02275639A (ja) | 半導体装置の製造方法 | |
| JPH05343413A (ja) | バイポーラトランジスタとその製造方法 | |
| JP2925910B2 (ja) | 絶縁ゲート型半導体装置の製造方法 | |
| JPS61225851A (ja) | 半導体装置及びその製造方法 | |
| JPS6294985A (ja) | Ｍｏｓ型半導体装置の製造方法 | |
| JP3036034B2 (ja) | 半導体装置の製造方法 | |
| JP2579999B2 (ja) | 半導体装置の製造方法 | |
| JP2943855B2 (ja) | 半導体装置の製造方法 | |
| JPH0475346A (ja) | 半導体装置の製造方法 | |
| JPH02148847A (ja) | 半導体装置の製造方法 | |
| JPS6267867A (ja) | 半導体装置の製造方法 | |
| JPH0618185B2 (ja) | 半導体装置における微細孔の形成方法および半導体装置の製造方法 | |
| JPH0783023B2 (ja) | 半導体装置の製造方法 | |
| JPS61147575A (ja) | 半導体装置の製造方法 | |
| JPS639150A (ja) | 半導体装置の製造方法 | |
| JPS6038871A (ja) | バイポ−ラ型半導体装置の製造方法 |