JPH098252A - 半導体記憶装置及びその製造方法 - Google Patents
半導体記憶装置及びその製造方法Info
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- JPH098252A JPH098252A JP8119651A JP11965196A JPH098252A JP H098252 A JPH098252 A JP H098252A JP 8119651 A JP8119651 A JP 8119651A JP 11965196 A JP11965196 A JP 11965196A JP H098252 A JPH098252 A JP H098252A
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Abstract
(57)【要約】
【目的】ＣＯＢ（Capacitor Over Bit-line)構造のＤＲ
ＡＭのワードライン導体膜に対するセルアレイ部と周辺
回路部との段差によるＤＯＦ（Depth Of Focus)の問題
を解決し、且つ、ストレージノードコンタクト孔に対す
るアライメント余裕を必要なくして、その微細化を達成
する。 【構成】キャパシタ下部電極１０をワードライン導体膜
１４よりも上に形成したＣＯＷ（Capacitor Over Wordl
ine)構造とし、且つ、ストレージノードコンタクト孔５
ａを、ビットライン導体膜６及びワードライン導体膜１
４のパターンを夫々エッチングマスクとして利用するこ
とにより、それらに対し自己整合的に形成する。
ＡＭのワードライン導体膜に対するセルアレイ部と周辺
回路部との段差によるＤＯＦ（Depth Of Focus)の問題
を解決し、且つ、ストレージノードコンタクト孔に対す
るアライメント余裕を必要なくして、その微細化を達成
する。 【構成】キャパシタ下部電極１０をワードライン導体膜
１４よりも上に形成したＣＯＷ（Capacitor Over Wordl
ine)構造とし、且つ、ストレージノードコンタクト孔５
ａを、ビットライン導体膜６及びワードライン導体膜１
４のパターンを夫々エッチングマスクとして利用するこ
とにより、それらに対し自己整合的に形成する。
Description
【０００１】
【発明の属する技術分野】本発明は、ＤＲＡＭ等の半導
体記憶装置及びその製造方法に関する。
体記憶装置及びその製造方法に関する。
【０００２】
【従来の技術】従来、１トランジスタ−１キャパシタ型
ＤＲＡＭ等の半導体メモリにおいて、セル容量を増大さ
せる場合、キャパシタ部の表面積を増やすにはメモリセ
ルサイズ上の制約があるため、スタック型ＤＲＡＭのメ
モリセル構造（以下、「ＳＴＣ構造」と称する。）のよ
うに、メモリセルの高さ方向にストレージノードを高く
する技術が採用される傾向にある。この傾向は、ＤＲＡ
Ｍの集積度が高くなるほど顕著である。このようなスタ
ック型ＤＲＡＭのメモリセル構造は、例えばＮＩＫＫＥ
Ｉ ＭＩＣＲＯＤＥＶＩＣＥＳ １９９４年８月号第３
２乃至３７ペ−ジにいくつかの例が記載されている。
ＤＲＡＭ等の半導体メモリにおいて、セル容量を増大さ
せる場合、キャパシタ部の表面積を増やすにはメモリセ
ルサイズ上の制約があるため、スタック型ＤＲＡＭのメ
モリセル構造（以下、「ＳＴＣ構造」と称する。）のよ
うに、メモリセルの高さ方向にストレージノードを高く
する技術が採用される傾向にある。この傾向は、ＤＲＡ
Ｍの集積度が高くなるほど顕著である。このようなスタ
ック型ＤＲＡＭのメモリセル構造は、例えばＮＩＫＫＥ
Ｉ ＭＩＣＲＯＤＥＶＩＣＥＳ １９９４年８月号第３
２乃至３７ペ−ジにいくつかの例が記載されている。
【０００３】ところが、ＳＴＣ構造にしてメモリセルの
部分の高さを高くすると、セルアレイ部と周辺部との段
差が一層大きくなり、そのセルアレイ部と周辺部とに跨
がるビットライン等の金属配線をパターニングする際、
フォトリソグラフィの焦点深度（ＤＯＦ：Depth Of Foc
us) マージンの関係から、微細配線の解像が困難になっ
てきた。このことは、セルピッチの微細化に追従してビ
ットライン同士のピッチが狭くなる傾向にあるため、特
に深刻な問題になってきた。上記ＮＩＫＫＥＩＭＩＣＲ
ＯＤＥＶＩＣＥＳ文献には、このフォトリソグラフィの
焦点深度マージンについては、何も議論されていない。
部分の高さを高くすると、セルアレイ部と周辺部との段
差が一層大きくなり、そのセルアレイ部と周辺部とに跨
がるビットライン等の金属配線をパターニングする際、
フォトリソグラフィの焦点深度（ＤＯＦ：Depth Of Foc
us) マージンの関係から、微細配線の解像が困難になっ
てきた。このことは、セルピッチの微細化に追従してビ
ットライン同士のピッチが狭くなる傾向にあるため、特
に深刻な問題になってきた。上記ＮＩＫＫＥＩＭＩＣＲ
ＯＤＥＶＩＣＥＳ文献には、このフォトリソグラフィの
焦点深度マージンについては、何も議論されていない。
【０００４】そこで、本発明者は、この問題を解決する
方法として、図５及び図６に示すようなＣＯＢ（Capaci
tor Over Bit-line)構造を試作し、検討した。
方法として、図５及び図６に示すようなＣＯＢ（Capaci
tor Over Bit-line)構造を試作し、検討した。
【０００５】図５（ａ）は、そのＣＯＢ構造のセルアレ
イ部のビットライン１０６およびそれよりも下の部分の
レイアウトを示す概略平面図、図５（ｂ）は、そのビッ
トライン１０６よりも上の部分のレイアウトを示す概略
平面図である。また、図６（ａ）は、図５（ａ）のVIＡ
−VIＡ線に沿った概略断面図、図６（ｂ）の左側の部分
は、図５（ａ）のVIＢ−VIＢ線に沿った概略断面図であ
り、図６（ｂ）の右側の部分に、周辺部における選択ト
ランジスタの部分を合わせて示す。
イ部のビットライン１０６およびそれよりも下の部分の
レイアウトを示す概略平面図、図５（ｂ）は、そのビッ
トライン１０６よりも上の部分のレイアウトを示す概略
平面図である。また、図６（ａ）は、図５（ａ）のVIＡ
−VIＡ線に沿った概略断面図、図６（ｂ）の左側の部分
は、図５（ａ）のVIＢ−VIＢ線に沿った概略断面図であ
り、図６（ｂ）の右側の部分に、周辺部における選択ト
ランジスタの部分を合わせて示す。
【０００６】図５（ａ）及び図６（ａ）（ｂ）に示すよ
うに、Ｐ型シリコン基板１０１上の縦方向にＮ型多結晶
シリコン層からなる複数のゲート電極配線１０３が形成
され、各ゲート電極配線１０３と素子分離酸化膜１０２
とで画定される領域のシリコン基板１０１内にＮ型拡散
層１０４、１０５が夫々形成されている。シリコン基板
１０１上の横方向には、タングステンシリサイドとＮ型
多結晶シリコン層との積層配線である複数のビットライ
ン１０６が形成され、各ビットライン１０６はビットコ
ンタクト１０４ａを介して一方のＮ型拡散層１０４に接
続している。他方のＮ型拡散層１０５はストレージノー
ドコンタクト１０５ａを介してキャパシタのストレージ
ノード電極１１０に接続している。
うに、Ｐ型シリコン基板１０１上の縦方向にＮ型多結晶
シリコン層からなる複数のゲート電極配線１０３が形成
され、各ゲート電極配線１０３と素子分離酸化膜１０２
とで画定される領域のシリコン基板１０１内にＮ型拡散
層１０４、１０５が夫々形成されている。シリコン基板
１０１上の横方向には、タングステンシリサイドとＮ型
多結晶シリコン層との積層配線である複数のビットライ
ン１０６が形成され、各ビットライン１０６はビットコ
ンタクト１０４ａを介して一方のＮ型拡散層１０４に接
続している。他方のＮ型拡散層１０５はストレージノー
ドコンタクト１０５ａを介してキャパシタのストレージ
ノード電極１１０に接続している。
【０００７】図５（ｂ）及び図６（ａ）（ｂ）に示すよ
うに、ストレージノード電極１１０の上には、ＯＮＯ膜
からなる容量絶縁膜１１１を介してＮ型多結晶シリコン
層からなるセルプレート電極１１２が形成され、その上
に、ＢＰＳＧからなる第２層間絶縁膜１１３を介して、
主にアルミやタングステン等の低抵抗配線でなるワード
ライン（裏打ちワードライン）１１４が形成されてい
る。これらのワードライン１１４は、夫々、図外の所定
位置で直下のゲート電極配線１０３にコンタクトしてい
る。
うに、ストレージノード電極１１０の上には、ＯＮＯ膜
からなる容量絶縁膜１１１を介してＮ型多結晶シリコン
層からなるセルプレート電極１１２が形成され、その上
に、ＢＰＳＧからなる第２層間絶縁膜１１３を介して、
主にアルミやタングステン等の低抵抗配線でなるワード
ライン（裏打ちワードライン）１１４が形成されてい
る。これらのワードライン１１４は、夫々、図外の所定
位置で直下のゲート電極配線１０３にコンタクトしてい
る。
【０００８】なお、各図中、１０７はゲート酸化膜、１
０８はサイドウォール酸化膜、１０９はＢＰＳＧからな
る第１層間絶縁膜である。
０８はサイドウォール酸化膜、１０９はＢＰＳＧからな
る第１層間絶縁膜である。
【０００９】以上に説明した構造において、図７に示す
ように、各ゲート電極配線１０３をゲート電極とし、そ
のゲート電極を挟む一対のＮ型拡散層１０４、１０５を
ソース／ドレインとするトランスファーゲートであるＭ
ＯＳトランジスタＴと、そのＭＯＳトランジスタの一方
のＮ型拡散層１０５に接続したストレージノード電極１
１０、その上の容量絶縁膜１１１及びセルプレート電極
１１２からなるキャパシタＣとで１ビットのメモリセル
が構成されている。即ち、ビットライン１０６の方向に
隣接する２つのメモリセルのＮ型拡散層１０４はその２
つのメモリセルで共有されており、また、各メモリセル
の一対のＮ型拡散層１０４、１０５は、ゲート電極配線
１０３に沿った方向、即ち、ワードライン１１４の方向
に互いに偏倚して形成されている。
ように、各ゲート電極配線１０３をゲート電極とし、そ
のゲート電極を挟む一対のＮ型拡散層１０４、１０５を
ソース／ドレインとするトランスファーゲートであるＭ
ＯＳトランジスタＴと、そのＭＯＳトランジスタの一方
のＮ型拡散層１０５に接続したストレージノード電極１
１０、その上の容量絶縁膜１１１及びセルプレート電極
１１２からなるキャパシタＣとで１ビットのメモリセル
が構成されている。即ち、ビットライン１０６の方向に
隣接する２つのメモリセルのＮ型拡散層１０４はその２
つのメモリセルで共有されており、また、各メモリセル
の一対のＮ型拡散層１０４、１０５は、ゲート電極配線
１０３に沿った方向、即ち、ワードライン１１４の方向
に互いに偏倚して形成されている。
【００１０】そして、各メモリセルのキャパシタＣがビ
ットライン１０６よりも上に形成されたいわゆるＣＯＢ
構造となっている。
ットライン１０６よりも上に形成されたいわゆるＣＯＢ
構造となっている。
【００１１】このようなＣＯＢ構造を採ると、図６
（ｂ）に示すように、ビットライン１０６を比較的低位
の層に形成することができるので、ビットライン１０６
に関しては、セルアレイ部と周辺部とで段差を殆ど無く
すことができて、上述した微細加工の問題が解決され
る。
（ｂ）に示すように、ビットライン１０６を比較的低位
の層に形成することができるので、ビットライン１０６
に関しては、セルアレイ部と周辺部とで段差を殆ど無く
すことができて、上述した微細加工の問題が解決され
る。
【００１２】
【発明が解決しようとする課題】しかしながら、上述し
た従来のＣＯＢ構造では、ワードライン１１４に関して
は、依然としてセルアレイ部と周辺部とでの段差の問題
が残っていた。即ち、図６（ｂ）に示すように、セルア
レイ部と周辺部との間には大きな段差ｄが存在すること
が分かった。
た従来のＣＯＢ構造では、ワードライン１１４に関して
は、依然としてセルアレイ部と周辺部とでの段差の問題
が残っていた。即ち、図６（ｂ）に示すように、セルア
レイ部と周辺部との間には大きな段差ｄが存在すること
が分かった。
【００１３】一般に、セルサイズが微細化されても、セ
ル容量はスケーリングされることなく、ソフトエラーに
対する配慮から、常に同程度の容量（例えば、６４Ｍ〜
２５６ＭＤＲＡＭで通常２５〜３０ｆＦ）を確保する必
要がある。そこで、２次元的にはセルサイズの制約を受
けるので、ストレージノード電極１１０の高さを増して
容量を稼ぐ傾向にある。その結果、セルアレイ部と周辺
部との間の段差ｄは益々大きくなり、ワードライン１１
４のフォトリソグラフィにおける焦点ぼけ（デフォーカ
ス）の問題が完全には解決されていない。また、近年の
微細化の要求に伴ってゲート電極配線１０３間、従っ
て、ワードライン１１４間のピッチ（Line& Space) も
小さくなってきており、このために、ワードライン１１
４の焦点深度マージンが益々失くなりつつある。
ル容量はスケーリングされることなく、ソフトエラーに
対する配慮から、常に同程度の容量（例えば、６４Ｍ〜
２５６ＭＤＲＡＭで通常２５〜３０ｆＦ）を確保する必
要がある。そこで、２次元的にはセルサイズの制約を受
けるので、ストレージノード電極１１０の高さを増して
容量を稼ぐ傾向にある。その結果、セルアレイ部と周辺
部との間の段差ｄは益々大きくなり、ワードライン１１
４のフォトリソグラフィにおける焦点ぼけ（デフォーカ
ス）の問題が完全には解決されていない。また、近年の
微細化の要求に伴ってゲート電極配線１０３間、従っ
て、ワードライン１１４間のピッチ（Line& Space) も
小さくなってきており、このために、ワードライン１１
４の焦点深度マージンが益々失くなりつつある。
【００１４】また、上述した従来のＣＯＢ構造では、図
５（ａ）及び図６（ｂ）に示すように、ストレージノー
ドコンタクト１０５ａをビットライン１０６をマスクと
して利用して形成するため、そのストレージノードコン
タクト１０５ａのサイズは、ビットライン１０６に垂直
な方向では自己整合的に画定されるが、ゲート電極配線
１０３に垂直な方向では、フォトリソグラフィ時に、ア
ライメント余裕を含めた距離ｘ（図５（ａ）参照）をゲ
ート電極配線１０３の外側に設ける必要があった。しか
しながら、近年のようにゲート電極配線１０３間のピッ
チが詰まってきた場合には、このことが微細化に対する
１つの制約条件になる。
５（ａ）及び図６（ｂ）に示すように、ストレージノー
ドコンタクト１０５ａをビットライン１０６をマスクと
して利用して形成するため、そのストレージノードコン
タクト１０５ａのサイズは、ビットライン１０６に垂直
な方向では自己整合的に画定されるが、ゲート電極配線
１０３に垂直な方向では、フォトリソグラフィ時に、ア
ライメント余裕を含めた距離ｘ（図５（ａ）参照）をゲ
ート電極配線１０３の外側に設ける必要があった。しか
しながら、近年のようにゲート電極配線１０３間のピッ
チが詰まってきた場合には、このことが微細化に対する
１つの制約条件になる。
【００１５】そこで、本発明の目的は、ＣＯＢ構造のＤ
ＲＡＭ等において、ワードラインに対するセルアレイ部
と周辺部との段差の問題及びストレージノードコンタク
トに対するアライメント余裕の問題を解決した半導体記
憶装置及びその製造方法を提供することである。
ＲＡＭ等において、ワードラインに対するセルアレイ部
と周辺部との段差の問題及びストレージノードコンタク
トに対するアライメント余裕の問題を解決した半導体記
憶装置及びその製造方法を提供することである。
【００１６】
【課題を解決するための手段】上述した課題を解決する
ために、本発明では、半導体基板に形成されたトランジ
スタ構造体とキャパシタ構造体とで１ビットのメモリセ
ルが構成され、複数の前記メモリセルが実質的にマトリ
クス状に配列されてメモリセルアレイを構成し、前記メ
モリセルアレイの一方向に配列した所定数の前記メモリ
セルの前記トランジスタ構造体のゲート電極が連続的に
一体に形成されてゲート電極配線を構成する半導体記憶
装置において、第１の絶縁層を介して前記ゲート電極配
線の上に形成され、前記ゲート電極配線と直交する方向
に延び、前記ゲート電極配線と直交する方向に配列した
前記メモリセルの前記トランジスタ構造体の一方の活性
領域にコンタクトするビットライン導体膜と、第２の絶
縁層を介して前記ビットライン導体膜の上に形成され、
前記ゲート電極配線に並行して延び、所定位置で前記ゲ
ート電極配線にコンタクトするワードライン導体膜と、
第３の絶縁層を介して前記ワードライン導体膜の上に形
成され、前記各メモリセルの前記トランジスタ構造体の
他方の活性領域にコンタクトする前記各メモリセルの前
記キャパシタ構造体の下部電極膜と、前記キャパシタ構
造体の容量絶縁膜を介して前記下部電極膜の上に形成さ
れた前記キャパシタ構造体の上部電極膜とを有する。
ために、本発明では、半導体基板に形成されたトランジ
スタ構造体とキャパシタ構造体とで１ビットのメモリセ
ルが構成され、複数の前記メモリセルが実質的にマトリ
クス状に配列されてメモリセルアレイを構成し、前記メ
モリセルアレイの一方向に配列した所定数の前記メモリ
セルの前記トランジスタ構造体のゲート電極が連続的に
一体に形成されてゲート電極配線を構成する半導体記憶
装置において、第１の絶縁層を介して前記ゲート電極配
線の上に形成され、前記ゲート電極配線と直交する方向
に延び、前記ゲート電極配線と直交する方向に配列した
前記メモリセルの前記トランジスタ構造体の一方の活性
領域にコンタクトするビットライン導体膜と、第２の絶
縁層を介して前記ビットライン導体膜の上に形成され、
前記ゲート電極配線に並行して延び、所定位置で前記ゲ
ート電極配線にコンタクトするワードライン導体膜と、
第３の絶縁層を介して前記ワードライン導体膜の上に形
成され、前記各メモリセルの前記トランジスタ構造体の
他方の活性領域にコンタクトする前記各メモリセルの前
記キャパシタ構造体の下部電極膜と、前記キャパシタ構
造体の容量絶縁膜を介して前記下部電極膜の上に形成さ
れた前記キャパシタ構造体の上部電極膜とを有する。
【００１７】本発明の半導体記憶装置の製造方法は、半
導体基板を用いて、各メモリセルのトランスファーゲー
トとなるトランジスタ構造体のゲート電極及びソース／
ドレインとなる活性領域を夫々形成する工程と、全面に
第１の絶縁層を形成した後、その第１の絶縁層に、前記
各メモリセルの前記トランジスタ構造体の一方の前記活
性領域に達する第１のコンタクト孔を形成する工程と、
前記第１の絶縁層の上に、前記第１のコンタクト孔を通
じて前記一方の活性領域にコンタクトするビットライン
をパターン形成する工程と、全面に第２の絶縁層を形成
する工程と、前記第２の絶縁層の上に、ワードラインと
なる導電層、第３の絶縁層及び低抵抗多結晶シリコン層
を順次形成し、これらをワードラインのパターンに加工
する工程と、前記多結晶シリコン層をエッチングマスク
として利用して、前記第２の絶縁層及び前記第１の絶縁
層に、前記各メモリセルの前記トランジスタ構造体の他
方の前記活性領域に達する第２のコンタクト孔を形成す
る工程と、全面にシリコン酸化膜を形成した後、これを
異方性エッチングして、前記第２のコンタクト孔の側壁
にコンタクトサイドウォール絶縁膜を形成する工程と、
全面に低抵抗多結晶シリコン層を形成した後、これをパ
ターニングして、前記第２のコンタクト孔を通じて前記
他方の活性領域にコンタクトする前記各メモリセルのキ
ャパシタ構造体の下部電極膜を形成する工程と、前記下
部電極の上に前記キャパシタ構造体の容量絶縁膜を形成
する工程と、前記容量絶縁膜の上に前記キャパシタ構造
体の上部電極膜を形成する工程とを有する。
導体基板を用いて、各メモリセルのトランスファーゲー
トとなるトランジスタ構造体のゲート電極及びソース／
ドレインとなる活性領域を夫々形成する工程と、全面に
第１の絶縁層を形成した後、その第１の絶縁層に、前記
各メモリセルの前記トランジスタ構造体の一方の前記活
性領域に達する第１のコンタクト孔を形成する工程と、
前記第１の絶縁層の上に、前記第１のコンタクト孔を通
じて前記一方の活性領域にコンタクトするビットライン
をパターン形成する工程と、全面に第２の絶縁層を形成
する工程と、前記第２の絶縁層の上に、ワードラインと
なる導電層、第３の絶縁層及び低抵抗多結晶シリコン層
を順次形成し、これらをワードラインのパターンに加工
する工程と、前記多結晶シリコン層をエッチングマスク
として利用して、前記第２の絶縁層及び前記第１の絶縁
層に、前記各メモリセルの前記トランジスタ構造体の他
方の前記活性領域に達する第２のコンタクト孔を形成す
る工程と、全面にシリコン酸化膜を形成した後、これを
異方性エッチングして、前記第２のコンタクト孔の側壁
にコンタクトサイドウォール絶縁膜を形成する工程と、
全面に低抵抗多結晶シリコン層を形成した後、これをパ
ターニングして、前記第２のコンタクト孔を通じて前記
他方の活性領域にコンタクトする前記各メモリセルのキ
ャパシタ構造体の下部電極膜を形成する工程と、前記下
部電極の上に前記キャパシタ構造体の容量絶縁膜を形成
する工程と、前記容量絶縁膜の上に前記キャパシタ構造
体の上部電極膜を形成する工程とを有する。
【００１８】
【作用】本発明においては、ワードライン導体膜を各メ
モリセルのキャパシタ構造体の下に形成したいわゆるＣ
ＯＷ（Capacitor Over Wordline)構造とすることによ
り、ワードライン導体膜を比較的低位の層に形成するこ
とができて、ワードライン導体膜に関しセルアレイ部と
周辺部との段差の問題が解決される。
モリセルのキャパシタ構造体の下に形成したいわゆるＣ
ＯＷ（Capacitor Over Wordline)構造とすることによ
り、ワードライン導体膜を比較的低位の層に形成するこ
とができて、ワードライン導体膜に関しセルアレイ部と
周辺部との段差の問題が解決される。
【００１９】また、ワードライン導体膜のパターンを、
ワードライン導体膜より後に形成されるキャパシタ構造
体のストレージノ−ドコンタクトのエッチングマスクと
して利用することにより、ストレージノ−ドコンタクト
をワードライン導体膜に対して自己整合的に形成するこ
とができて、それらの外側でのアライメント余裕が必要
なくなる。
ワードライン導体膜より後に形成されるキャパシタ構造
体のストレージノ−ドコンタクトのエッチングマスクと
して利用することにより、ストレージノ−ドコンタクト
をワードライン導体膜に対して自己整合的に形成するこ
とができて、それらの外側でのアライメント余裕が必要
なくなる。
【００２０】
【発明の実施の形態】以下、本発明を実施の形態につき
図１〜図４を参照して説明する。
図１〜図４を参照して説明する。
【００２１】図１（ａ）は、本実施の形態におけるＤＲ
ＡＭのセルアレイ部のビットライン６よりも下の部分の
レイアウトを示す概略平面図、図１（ｂ）は、ビットラ
イン６よりも上の部分のレイアウトを示す概略平面図で
ある。また、図２（ａ）は、図１（ａ）のIIＡ−IIＡ線
に沿った概略断面図、図２（ｂ）の左側部分は、図１
（ａ）のIIＢ−IIＢ線に沿った概略断面図であり、図２
（ｂ）の右側部分に、周辺部における選択トランジスタ
の部分を合わせて示す。
ＡＭのセルアレイ部のビットライン６よりも下の部分の
レイアウトを示す概略平面図、図１（ｂ）は、ビットラ
イン６よりも上の部分のレイアウトを示す概略平面図で
ある。また、図２（ａ）は、図１（ａ）のIIＡ−IIＡ線
に沿った概略断面図、図２（ｂ）の左側部分は、図１
（ａ）のIIＢ−IIＢ線に沿った概略断面図であり、図２
（ｂ）の右側部分に、周辺部における選択トランジスタ
の部分を合わせて示す。
【００２２】図１（ａ）及び図２（ａ）（ｂ）に示すよ
うに、Ｐ型シリコン基板１上に第１の方向にＮ型多結晶
シリコン層からなる複数のゲ−ト電極膜、すなわちゲー
ト電極配線３が形成され、各ゲート電極配線３と素子分
離酸化膜２とで画定される各領域のシリコン基板１の表
面に一対の活性領域、例えばＮ型拡散層４、５が形成さ
れている。ゲート電極配線３及び拡散層４、５によりト
ランジスタ構造体Ｔ’が構成される。シリコン基板１上
に第１の方向と交差する第２の方向には、タングステン
シリサイドとＮ型多結晶シリコン層との積層配線である
複数のビットライン導体膜６が形成され、各ビットライ
ン導体膜６はビットコンタクト４ａを介して一方のＮ型
拡散層４に接続している。他方のＮ型拡散層５はストレ
ージノードコンタクト５ａを介してキャパシタ構造体
Ｃ’のストレージノード電極１０に接続している。
うに、Ｐ型シリコン基板１上に第１の方向にＮ型多結晶
シリコン層からなる複数のゲ−ト電極膜、すなわちゲー
ト電極配線３が形成され、各ゲート電極配線３と素子分
離酸化膜２とで画定される各領域のシリコン基板１の表
面に一対の活性領域、例えばＮ型拡散層４、５が形成さ
れている。ゲート電極配線３及び拡散層４、５によりト
ランジスタ構造体Ｔ’が構成される。シリコン基板１上
に第１の方向と交差する第２の方向には、タングステン
シリサイドとＮ型多結晶シリコン層との積層配線である
複数のビットライン導体膜６が形成され、各ビットライ
ン導体膜６はビットコンタクト４ａを介して一方のＮ型
拡散層４に接続している。他方のＮ型拡散層５はストレ
ージノードコンタクト５ａを介してキャパシタ構造体
Ｃ’のストレージノード電極１０に接続している。
【００２３】本実施の形態においては、図示の如く、ビ
ットライン導体膜６のすぐ上の層にＢＰＳＧからなる第
１層間絶縁膜９を介して主にアルミやタングステン等の
低抵抗配線でなるワードライン（裏打ちワードライン）
導体膜１４が形成されており、ストレージノード電極１
０はそのワードライン導体膜１４よりも上の層に形成さ
れている。そして、ワードライン導体膜１４は、夫々、
図外の所定位置で直下のゲート電極配線３に電気的に接
続されてコンタクトしている。
ットライン導体膜６のすぐ上の層にＢＰＳＧからなる第
１層間絶縁膜９を介して主にアルミやタングステン等の
低抵抗配線でなるワードライン（裏打ちワードライン）
導体膜１４が形成されており、ストレージノード電極１
０はそのワードライン導体膜１４よりも上の層に形成さ
れている。そして、ワードライン導体膜１４は、夫々、
図外の所定位置で直下のゲート電極配線３に電気的に接
続されてコンタクトしている。
【００２４】図１（ｂ）及び図２（ａ）（ｂ）に示すよ
うに、ストレージノード電極１０の上には、ＯＮＯ膜又
はＴａ2 Ｏ5 等の強誘電体膜からなる容量絶縁膜（誘電
体膜）１１を介してＮ型多結晶シリコン層からなるセル
プレート電極１２が形成されている。
うに、ストレージノード電極１０の上には、ＯＮＯ膜又
はＴａ2 Ｏ5 等の強誘電体膜からなる容量絶縁膜（誘電
体膜）１１を介してＮ型多結晶シリコン層からなるセル
プレート電極１２が形成されている。
【００２５】なお、各図中、７はゲート酸化膜、８はサ
イドウォール酸化膜、１３はＢＰＳＧからなる第２層間
絶縁膜である。
イドウォール酸化膜、１３はＢＰＳＧからなる第２層間
絶縁膜である。
【００２６】以上に説明した構造では、各ゲート電極配
線（ゲ−ト電極膜）３をゲート電極とし、そのゲート電
極を挟む一対のＮ型拡散層４、５をソース／ドレインと
するトランスファーゲートであるＭＯＳトランジスタ構
造体Ｔ’と、そのＭＯＳトランジスタ構造体Ｔ’の一方
のＮ型拡散層５に接続したストレージノード電極１０、
その上の容量絶縁膜１１及びセルプレート電極１２から
なるキャパシタ構造体Ｃ’とで１ビットのメモリセルが
構成されている。そして、ビットライン導体膜６の方向
に隣接する２つのメモリセルのＮ型拡散層５はその２つ
のメモリセルで共有されている。また、各メモリセルの
一対のＮ型拡散層４、５は、ゲート電極配線３に沿った
方向、即ち、ワードライン導体膜１４の方向に互いに偏
倚して形成されている。そして、各メモリセルのキャパ
シタ構造体Ｔ’がビットライン導体膜６よりも上に形成
されたいわゆるＣＯＢ構造となっており、図２（ｂ）に
示すように、ビットライン導体膜６を比較的低位の層に
形成することができるので、ビットライン導体膜６に関
して、セルアレイ部と周辺部とでの段差を殆ど無くすこ
とができ、ビットライン導体膜６に関する微細加工の問
題が解決される。
線（ゲ−ト電極膜）３をゲート電極とし、そのゲート電
極を挟む一対のＮ型拡散層４、５をソース／ドレインと
するトランスファーゲートであるＭＯＳトランジスタ構
造体Ｔ’と、そのＭＯＳトランジスタ構造体Ｔ’の一方
のＮ型拡散層５に接続したストレージノード電極１０、
その上の容量絶縁膜１１及びセルプレート電極１２から
なるキャパシタ構造体Ｃ’とで１ビットのメモリセルが
構成されている。そして、ビットライン導体膜６の方向
に隣接する２つのメモリセルのＮ型拡散層５はその２つ
のメモリセルで共有されている。また、各メモリセルの
一対のＮ型拡散層４、５は、ゲート電極配線３に沿った
方向、即ち、ワードライン導体膜１４の方向に互いに偏
倚して形成されている。そして、各メモリセルのキャパ
シタ構造体Ｔ’がビットライン導体膜６よりも上に形成
されたいわゆるＣＯＢ構造となっており、図２（ｂ）に
示すように、ビットライン導体膜６を比較的低位の層に
形成することができるので、ビットライン導体膜６に関
して、セルアレイ部と周辺部とでの段差を殆ど無くすこ
とができ、ビットライン導体膜６に関する微細加工の問
題が解決される。
【００２７】更に、本実施例では、ワードライン導体膜
１４よりも上の層に各メモリセルのキャパシタ構造体
Ｃ’を形成したＣＯＷ構造としているので、すなわち、
ワードライン導体膜１４がキャパシタ構造体Ｃ’の下の
層に配設されているので、図２（ｂ）に示すように、ワ
ードライン導体膜１４を比較的低位の層に形成すること
ができ、ワードライン導体膜１４に関しても、セルアレ
イ部と周辺回路部とでの段差を殆ど無くすことができ
て、ワードライン導体膜１４に関する微細加工の問題も
解決される。
１４よりも上の層に各メモリセルのキャパシタ構造体
Ｃ’を形成したＣＯＷ構造としているので、すなわち、
ワードライン導体膜１４がキャパシタ構造体Ｃ’の下の
層に配設されているので、図２（ｂ）に示すように、ワ
ードライン導体膜１４を比較的低位の層に形成すること
ができ、ワードライン導体膜１４に関しても、セルアレ
イ部と周辺回路部とでの段差を殆ど無くすことができ
て、ワードライン導体膜１４に関する微細加工の問題も
解決される。
【００２８】したがって、本実施の形態の構成では、ビ
ットライン導体膜６及びワードライン１４のいずれの焦
点深度マージンにも実質的な影響を与えることなく、ス
トレージノード電極１０の立体化を図ることができる。
即ち、ストレージノード電極１０を厚膜、円筒、フィ
ン、凹凸等の立体構造として、キャパシタ構造体Ｃ’の
実効面積を増大させることができる。
ットライン導体膜６及びワードライン１４のいずれの焦
点深度マージンにも実質的な影響を与えることなく、ス
トレージノード電極１０の立体化を図ることができる。
即ち、ストレージノード電極１０を厚膜、円筒、フィ
ン、凹凸等の立体構造として、キャパシタ構造体Ｃ’の
実効面積を増大させることができる。
【００２９】次に、本実施の形態の構造の製造方法を図
３及び図４を参照して説明する。
３及び図４を参照して説明する。
【００３０】まず、図３（ａ）に示すように、Ｐ型シリ
コン基板１の表面上にＬＯＣＯＳ法によって厚さ約４０
００Åの素子分離酸化膜２を形成する。次に、この素子
分離酸化膜２によって画定された活性領域のシリコン基
板１上に、８００〜９００℃のスチーム雰囲気で厚さ約
１００〜１５０Åのゲート酸化膜７を形成する。次に、
ＬＰＣＶＤ法により、ＰＨ3 ＋ＳｉＨ4 （又はＳｉＨ2
Ｃｌ2 ）のガス雰囲気中、５５０〜６００℃で、Ｎ型多
結晶シリコン層３及び同様にＬＰＣＶＤ法によってその
Ｎ型多結晶シリコン層３の上にノンドープのシリコン酸
化膜（図示省略）を順次堆積し、これをパターニングし
て、ゲート電極配線（ゲ−ト電極膜）３を形成する。次
に、イオン注入法により、４０〜６０ＫｅＶの加速エネ
ルギ−、１×１０13〜３×１０13ｃｍ-2のドーズ量で燐
（Ｐ）をシリコン基板１内に導入し、ＬＤＤ層（図示省
略）を形成する。次に、全面にシリコン酸化膜８を形成
した後、これを異方性エッチングして、ゲート電極配線
３の側壁に厚み約０．１５〜０．２０μｍのサイドウォ
ール酸化膜８を形成する。次に、イオン注入法により、
５０〜７０ＫｅＶの加速エネルギ−、５×１０15ｃｍ-2
のドーズ量で砒素（Ａｓ）をシリコン基板１内に導入
し、Ｎ型拡散層（活性領域）４、５を形成する。
コン基板１の表面上にＬＯＣＯＳ法によって厚さ約４０
００Åの素子分離酸化膜２を形成する。次に、この素子
分離酸化膜２によって画定された活性領域のシリコン基
板１上に、８００〜９００℃のスチーム雰囲気で厚さ約
１００〜１５０Åのゲート酸化膜７を形成する。次に、
ＬＰＣＶＤ法により、ＰＨ3 ＋ＳｉＨ4 （又はＳｉＨ2
Ｃｌ2 ）のガス雰囲気中、５５０〜６００℃で、Ｎ型多
結晶シリコン層３及び同様にＬＰＣＶＤ法によってその
Ｎ型多結晶シリコン層３の上にノンドープのシリコン酸
化膜（図示省略）を順次堆積し、これをパターニングし
て、ゲート電極配線（ゲ−ト電極膜）３を形成する。次
に、イオン注入法により、４０〜６０ＫｅＶの加速エネ
ルギ−、１×１０13〜３×１０13ｃｍ-2のドーズ量で燐
（Ｐ）をシリコン基板１内に導入し、ＬＤＤ層（図示省
略）を形成する。次に、全面にシリコン酸化膜８を形成
した後、これを異方性エッチングして、ゲート電極配線
３の側壁に厚み約０．１５〜０．２０μｍのサイドウォ
ール酸化膜８を形成する。次に、イオン注入法により、
５０〜７０ＫｅＶの加速エネルギ−、５×１０15ｃｍ-2
のドーズ量で砒素（Ａｓ）をシリコン基板１内に導入
し、Ｎ型拡散層（活性領域）４、５を形成する。
【００３１】次に、図３（ｂ）に示すように、拡散層
４、５の表面を覆うため、ＬＰＣＶＤ法によってノンド
ープシリコン酸化膜１７を基板全面に形成し、フォトレ
ジスト１８を用いたフォトリソグラフィ技術により、こ
のシリコン酸化膜１７のＮ型拡散層４上のみに開孔４ａ
を形成する。
４、５の表面を覆うため、ＬＰＣＶＤ法によってノンド
ープシリコン酸化膜１７を基板全面に形成し、フォトレ
ジスト１８を用いたフォトリソグラフィ技術により、こ
のシリコン酸化膜１７のＮ型拡散層４上のみに開孔４ａ
を形成する。
【００３２】次に、図３（ｃ）に示すように、フォトレ
ジスト１８を除去した後、ＬＰＣＶＤ法によって厚さ約
５００ÅのＮ型多結晶シリコン層及びスパッタ法によっ
て厚さ約２０００Åのタングステンシリサイドを順次堆
積し、これをパターニングして、ビットライン６を形成
する。次に、常圧ＣＶＤ法によって全面にＢＰＳＧ膜を
約４０００〜５０００Åの厚さに形成し、第１層間絶縁
膜９を形成する。
ジスト１８を除去した後、ＬＰＣＶＤ法によって厚さ約
５００ÅのＮ型多結晶シリコン層及びスパッタ法によっ
て厚さ約２０００Åのタングステンシリサイドを順次堆
積し、これをパターニングして、ビットライン６を形成
する。次に、常圧ＣＶＤ法によって全面にＢＰＳＧ膜を
約４０００〜５０００Åの厚さに形成し、第１層間絶縁
膜９を形成する。
【００３３】次に、図３（ｄ）に示すように、第１層間
絶縁膜９の上にＣＶＤ法によって厚さ約１０００〜１５
００Åの窒化チタン及びその上に厚さ約４０００Åのタ
ングステンを夫々堆積して、ワードライン導体膜１４と
なる導電膜を形成した後、常圧ＣＶＤ法によりＢＰＳＧ
膜からなる第２層間絶縁膜１３、ＬＰＣＶＤ法によりＮ
型多結晶シリコン層１０′を夫々堆積し、これらをパタ
ーニングして、ワードライン導体膜１４を形成する。こ
こで、Ｎ型多結晶シリコン層１０′は、第１層間絶縁膜
９及びノンドープシリコン酸化膜１７に比して十分小さ
いエッチング速度をもつ材料よりなるものである。例え
ば、Ｎ型多結晶シリコン層１０′と第１層間絶縁膜９及
びノンドープシリコン酸化膜１７とのエッチング速度の
比は１：５０でよい。
絶縁膜９の上にＣＶＤ法によって厚さ約１０００〜１５
００Åの窒化チタン及びその上に厚さ約４０００Åのタ
ングステンを夫々堆積して、ワードライン導体膜１４と
なる導電膜を形成した後、常圧ＣＶＤ法によりＢＰＳＧ
膜からなる第２層間絶縁膜１３、ＬＰＣＶＤ法によりＮ
型多結晶シリコン層１０′を夫々堆積し、これらをパタ
ーニングして、ワードライン導体膜１４を形成する。こ
こで、Ｎ型多結晶シリコン層１０′は、第１層間絶縁膜
９及びノンドープシリコン酸化膜１７に比して十分小さ
いエッチング速度をもつ材料よりなるものである。例え
ば、Ｎ型多結晶シリコン層１０′と第１層間絶縁膜９及
びノンドープシリコン酸化膜１７とのエッチング速度の
比は１：５０でよい。
【００３４】次に、図４（ａ）に示すように、フォトレ
ジスト１９を用いたフォトリソグラフィ技術により、Ｎ
型拡散層５の上にストレージノードコンタクト孔５ａを
開孔する。フォトレジスト１９に形成された開口は、ス
トレージノードコンタクト孔５ａの寸法より大きいが、
ワードライン導体膜１４を形成するためのパターニング
によりワードライン導体膜１４と同じパタ−ンに形成さ
れたＮ型多結晶シリコン層１０′をエッチングのストッ
プマスクとして用い、第１層間絶縁膜９、シリコン酸化
膜１７及びサイドウォール酸化膜８を夫々エッチングし
て、Ｎ型拡散層５に達するストレージノードコンタクト
孔５ａが所望の寸法に形成される。
ジスト１９を用いたフォトリソグラフィ技術により、Ｎ
型拡散層５の上にストレージノードコンタクト孔５ａを
開孔する。フォトレジスト１９に形成された開口は、ス
トレージノードコンタクト孔５ａの寸法より大きいが、
ワードライン導体膜１４を形成するためのパターニング
によりワードライン導体膜１４と同じパタ−ンに形成さ
れたＮ型多結晶シリコン層１０′をエッチングのストッ
プマスクとして用い、第１層間絶縁膜９、シリコン酸化
膜１７及びサイドウォール酸化膜８を夫々エッチングし
て、Ｎ型拡散層５に達するストレージノードコンタクト
孔５ａが所望の寸法に形成される。
【００３５】次に、図４（ｂ）に示すように、フォトレ
ジスト１９を除去した後、ＬＰＣＶＤ法によって全面に
シリコン酸化膜１６を形成し、これを異方性エッチング
して、ストレージノードコンタクト５ａの側壁にのみコ
ンタクトサイドウォール絶縁膜１６を形成する。
ジスト１９を除去した後、ＬＰＣＶＤ法によって全面に
シリコン酸化膜１６を形成し、これを異方性エッチング
して、ストレージノードコンタクト５ａの側壁にのみコ
ンタクトサイドウォール絶縁膜１６を形成する。
【００３６】次に、図４（ｃ）に示すように、ＬＰＣＶ
Ｄ法によって全面にＮ型多結晶シリコン層１０を堆積
し、これをパターニングして、ストレージノード電極１
０を形成する。この時、ワードライン導体膜１４の上に
形成したＮ型多結晶シリコン層１０′のうちストレージ
ノード電極の設けられない部分も合わせてエッチング除
去する。
Ｄ法によって全面にＮ型多結晶シリコン層１０を堆積
し、これをパターニングして、ストレージノード電極１
０を形成する。この時、ワードライン導体膜１４の上に
形成したＮ型多結晶シリコン層１０′のうちストレージ
ノード電極の設けられない部分も合わせてエッチング除
去する。
【００３７】この後、全面に厚さ約５０ÅのＯＮＯ膜を
形成して容量絶縁膜１１とし、更に、その上に厚さ約１
０００ÅのＮ型多結晶シリコン層からなるセルプレート
電極１２を形成して、図２に示す構造を得る。
形成して容量絶縁膜１１とし、更に、その上に厚さ約１
０００ÅのＮ型多結晶シリコン層からなるセルプレート
電極１２を形成して、図２に示す構造を得る。
【００３８】以上に説明した製造方法においては、スト
レージノードコンタクト孔５ａを開孔する際、ワードラ
イン１４の上にそれと同一パタ−ンに形成したＮ型多結
晶シリコン層１０′をエッチングのストップマスクとし
て用いているので、図１（ｂ）及び図４（ａ）に示すよ
うに、ストレージノードコンタクト孔５ａのためフォト
レジスト１９により規定される孔５ａ’の大きさがワー
ドライン導体膜１４の間隔よりも大きくなるようにアラ
イメント余裕ｘをとることができる。従って、フォトリ
ソグラフィ上ではコンタクト径が大きくなり、プロセス
余裕ができる。また、図示による説明は省略したが、ビ
ットライン導体膜６に垂直な方向では、そのビットライ
ン６が実質的にエッチングのストップマスクとして作用
し、その結果、ストレージノードコンタクト５ａは、ワ
ードライン導体膜１４及びビットライン導体膜６に対し
て自己整合的に形成される。そして、後に形成されるコ
ンタクトサイドウォール絶縁膜１６によって、それら両
ラインから電気的に絶縁される。また、ワードライン導
体膜１４の材料として高融点金属のタングステンを用い
たので、このワードライン導体膜１４を形成した後の工
程である容量絶縁膜形成やＢＰＳＧリフロ−等の高温熱
処理（８００℃程度迄）に耐えられるようになった。
レージノードコンタクト孔５ａを開孔する際、ワードラ
イン１４の上にそれと同一パタ−ンに形成したＮ型多結
晶シリコン層１０′をエッチングのストップマスクとし
て用いているので、図１（ｂ）及び図４（ａ）に示すよ
うに、ストレージノードコンタクト孔５ａのためフォト
レジスト１９により規定される孔５ａ’の大きさがワー
ドライン導体膜１４の間隔よりも大きくなるようにアラ
イメント余裕ｘをとることができる。従って、フォトリ
ソグラフィ上ではコンタクト径が大きくなり、プロセス
余裕ができる。また、図示による説明は省略したが、ビ
ットライン導体膜６に垂直な方向では、そのビットライ
ン６が実質的にエッチングのストップマスクとして作用
し、その結果、ストレージノードコンタクト５ａは、ワ
ードライン導体膜１４及びビットライン導体膜６に対し
て自己整合的に形成される。そして、後に形成されるコ
ンタクトサイドウォール絶縁膜１６によって、それら両
ラインから電気的に絶縁される。また、ワードライン導
体膜１４の材料として高融点金属のタングステンを用い
たので、このワードライン導体膜１４を形成した後の工
程である容量絶縁膜形成やＢＰＳＧリフロ−等の高温熱
処理（８００℃程度迄）に耐えられるようになった。
【００３９】また、以上に説明した製造方法では、Ｎ型
拡散層４、５上にコンタクト孔が形成され、続いてイオ
ン注入が施された後の活性化処理や、ＢＰＳＧ膜９等の
リフロー処理の後に各メモリセルのキャパシタ部分を形
成するので、高温熱処理ができない強誘電体膜をキャパ
シタ構造体Ｃ’の容量絶縁膜に用いることができるとい
う利点もある。
拡散層４、５上にコンタクト孔が形成され、続いてイオ
ン注入が施された後の活性化処理や、ＢＰＳＧ膜９等の
リフロー処理の後に各メモリセルのキャパシタ部分を形
成するので、高温熱処理ができない強誘電体膜をキャパ
シタ構造体Ｃ’の容量絶縁膜に用いることができるとい
う利点もある。
【００４０】
【発明の効果】本発明によれば、ワードライン導体膜を
メモリセルのキャパシタ構造体より低位の層に形成する
ことができて、ワードライン導体膜に関してセルアレイ
部と周辺部との段差が殆ど無くなり、その結果、ワード
ライン導体膜に対する微細加工時の焦点深度マージンが
確保されて、その微細化が可能となる。
メモリセルのキャパシタ構造体より低位の層に形成する
ことができて、ワードライン導体膜に関してセルアレイ
部と周辺部との段差が殆ど無くなり、その結果、ワード
ライン導体膜に対する微細加工時の焦点深度マージンが
確保されて、その微細化が可能となる。
【００４１】また、各メモリセルのストレージコンタク
トをビットライン導体膜及びワードライン導体膜の両方
に自己整合的に形成することができて、それらの外側で
のアライメント余裕が必要なくなり、その結果、デバイ
スの微細化を達成することができる。
トをビットライン導体膜及びワードライン導体膜の両方
に自己整合的に形成することができて、それらの外側で
のアライメント余裕が必要なくなり、その結果、デバイ
スの微細化を達成することができる。
【図１】本発明の一実施例によるＤＲＡＭメモリセルア
レイの平面図である。
レイの平面図である。
【図２】本発明の一実施例によるＤＲＡＭメモリセルの
断面図である。
断面図である。
【図３】本発明の一実施例によるＤＲＡＭメモリセルの
製造方法を工程順に示す断面図である。
製造方法を工程順に示す断面図である。
【図４】本発明の一実施例によるＤＲＡＭメモリセルの
製造方法を工程順に示す断面図である。
製造方法を工程順に示す断面図である。
【図５】従来のＤＲＡＭメモリセルアレイの平面図であ
る。
る。
【図６】従来のＤＲＡＭメモリセルアレイの断面図であ
る。
る。
【図７】従来のＤＲＡＭメモリセルアレイの等価回路を
示す回路図である。
示す回路図である。
１ Ｐ型シリコン基板 ２ 素子分離酸化膜 ３ ゲート電極配線 ４、５ Ｎ型拡散層（ソース／ドレイン） ４ａ ビットコンタクト ５ａ ストレージノードコンタクト孔 ６ ビットライン １０ キャパシタ下部電極（ストレージノード） １０′ 多結晶シリコン膜 １１ 容量絶縁膜 １２ キャパシタ上部電極（セルプレート） １４ ワードライン導体膜 Ｔ’ トランジスタ構造体 Ｃ’ キャパシタ構造体
Claims (26)
- 【請求項１】 複数本のワードライン導体膜と、それら
のワードライン導体膜と交差する複数本のビットライン
導体膜と、それぞれ１本のワードライン導体膜と１本の
ビットライン導体膜との交点に設けられ１つのトランジ
スタ構造体と１つのキャパシタ構造体とを備える複数個
のメモリセルを有する半導体記憶装置であって、 各メモリセルのトランジスタ構造体は、半導体基板の表
面部分に形成された一対の活性領域と前記半導体基板の
上部において前記一対の活性領域の間に形成されたゲ−
ト電極膜とを備え、 各メモリセルのキャパシタ構造体は、第１，第２の電極
膜及びそれらの間に配置された誘電体膜を備え、前記第
１の電極膜は、前記一対の活性領域のうちの第１の活性
領域へのコンタクト孔を具備しており、 前記ワードライン導体膜は、前記キャパシタ構造体と前
記半導体基板との間に形成され、前記各メモリセルのキ
ャパシタ構造体の第１の電極膜のコンタクト孔は前記複
数本のワードライン導体膜の間を前記メモリセルのトラ
ンジスタ構造体の第１の活性領域まで延び、第２の活性
層は前記ビットライン導電膜の１つに電気的に接続され
ている半導体記憶装置。 - 【請求項２】 前記ビットライン導電膜は、前記ワード
ライン導体膜よりも下方に形成されている請求項１に記
載の半導体記憶装置。 - 【請求項３】 前記ワードライン導体膜をそれよりも上
に位置するキャパシタ構造体の前記第１の電極膜から分
離するための絶縁膜と、 前記キャパシタ構造体の前記第１の電極膜と前記絶縁膜
との間に形成された導体膜とを有する請求項１に記載の
半導体記憶装置。 - 【請求項４】 前記導体膜の材料と前記キャパシタ構造
体の前記第１の電極膜の材料とが同一である請求項３に
記載の半導体記憶装置。 - 【請求項５】 前記メモリセルのそれぞれのトランジス
タ構造体の一対の活性領域は、相互に前記ワードライン
導体膜の長さ方向に変位している請求項１に記載の半導
体記憶装置。 - 【請求項６】 半導体基板を用意することと、 前記半導体基板上にその表面部分に形成された一対の活
性領域と前記半導体基板の上部において前記一対の活性
領域の間に形成されたゲ−ト電極膜とを備えるトランジ
スタ構造体を形成することと、 前記一対の活性領域の露出部分を含む前記半導体基板の
表面を覆う第１の絶縁膜を形成することと、 前記第１の絶縁膜の上にビットライン導電膜を形成する
ことと、 前記ビットライン導電膜を覆う第２の絶縁膜を形成する
ことと、 前記第２の絶縁膜の上にワードライン導体膜を形成する
ことと、 前記ワードライン導体膜の上方にそれと絶縁してキャパ
シタ構造体を形成することとを有する半導体記憶装置の
製造方法。 - 【請求項７】 前記ワードライン導体膜の形成工程は、 前記第２の絶縁膜の上に第１の導体膜を形成すること
と、 前記第１の導体膜の上に第３の絶縁膜を形成すること
と、 前記第３の絶縁膜の上に、前記第１の導体膜及び前記第
２の絶縁膜よりもエッチング速度が小さい材料でできた
第２の導体膜を形成することと、 前記第２の導体膜、第３の絶縁膜及び第１の導体膜を同
時にパタ−ニングして前記ワードライン導体膜を形成す
ることとを含み、 前記キャパシタ構造体の形成工程は、 パタ−ニングされた前記第２の導体膜を前記ワードライ
ン導体膜の幅方向に測ったコンタクト孔の幅を規定する
エッチングストップマスクとして用いて、エッチングに
より前記第１の絶縁膜及び前記第２の絶縁膜を通して前
記トランジスタ構造体の第１の活性層に達する前記コン
タクト孔を形成することと、 前記コンタクト孔のそれぞれに内壁絶縁膜を形成するこ
とと、 パタ−ニングされた前記第２の導体膜及び前記内壁絶縁
膜の上に第１のプレ−ト膜を形成し、その第１のプレ−
ト膜をパタ−ニングして第１の電極膜を得るようにする
ことと、 パタ−ニングされた前記第１の電極膜の上に誘電体膜を
形成することと、 前記誘電体膜の上に第２の電極膜を形成することとを含
む請求項６に記載の半導体記憶装置の製造方法。 - 【請求項８】 半導体基板に形成されたトランジスタ構
造体と半導体基板の上方に形成されたキャパシタ構造体
とでメモリセルが構成され、複数の前記メモリセルが実
質的にマトリクス状に配列されてメモリセルアレイを構
成し、前記メモリセルアレイの一方向に配列した所定数
の前記メモリセルの前記トランジスタのゲート電極が連
続的に一体に形成されてゲート電極配線を構成する半導
体記憶装置において、 第１の絶縁層を介して前記ゲート電極配線の上に形成さ
れ、前記ゲート電極配線と交差する方向に延び、前記ゲ
ート電極配線と交差する方向に配列した前記メモリセル
の前記トランジスタ構造体の一方の活性領域にコンタク
トするビットライン導体膜と、 第２の絶縁層を介して前記ビットライン導体膜の上に形
成され、前記ゲート電極配線に並行して延び、所定位置
で前記ゲート電極配線にコンタクトするワードライン導
体膜と、 第３の絶縁層を介して前記ワードライン導体膜の上に形
成され、前記各メモリセルの前記トランジスタ構造体の
他方の活性領域にコンタクトする前記各メモリセルの前
記キャパシタ構造体の下部電極膜と、 前記キャパシタ構造体の容量絶縁膜を介して前記下部電
極膜の上に形成された前記キャパシタ構造体の上部電極
膜とを有する半導体記憶装置。 - 【請求項９】 半導体基板を用いて、各メモリセルのト
ランスファーゲートとなるトランジスタのゲート電極及
びソース／ドレインとなる活性領域を夫々形成する工程
と、 全面に第１の絶縁層を形成した後、その第１の絶縁層
に、前記各メモリセルの前記トランジスタの一方の活性
領域に達する第１のコンタクト孔を形成する工程と、 前記第１の絶縁層の上に、前記第１のコンタクト孔を通
じて前記一方の活性領域にコンタクトするビットライン
導体膜をパターン形成する工程と、 全面に第２の絶縁層を形成する工程と、 前記第２の絶縁層の上に、ワードラインとなる導電層、
第３の絶縁層及び低抵抗多結晶シリコン層を順次形成
し、これらをワードラインのパターンに加工する工程
と、 前記多結晶シリコン層をエッチングマスクとして利用し
て、前記第２の絶縁層及び前記第１の絶縁層に、前記各
メモリセルの前記トランジスタの他方の活性領域に達す
る第２のコンタクト孔を形成する工程と、 得られた基板の全面にシリコン酸化膜を形成した後、こ
れを異方性エッチングして、前記第２のコンタクト孔の
側壁にコンタクトサイドウォール絶縁膜を形成する工程
と、 全面に低抵抗多結晶シリコン層を形成した後、これをパ
ターニングして、前記第２のコンタクト孔を通じて前記
他方の活性領域にコンタクトする前記各メモリセルのキ
ャパシタ構造体の下部電極を形成する工程と、 前記下部電極の上に前記キャパシタ構造体の容量絶縁膜
を形成する工程と、 前記容量絶縁膜の上に前記キャパシタ構造体の上部電極
を形成する工程とを有する半導体記憶装置の製造方法。 - 【請求項１０】 ワードライン導体膜と、一のワードラ
イン導体膜と交差するビットライン導体膜と、トランジ
スタ構造体とキャパシタ構造体とを備える半導体記憶装
置であって、 前記ワードライン導体膜は、前記キャパシタ構造体と前
記キャパシタ構造体との間に形成され、前記ビットライ
ン導体膜は前記トランジスタ構造体よりも上層に形成さ
れている半導体記憶装置。 - 【請求項１１】 前記トランジスタ構造体が、半導体基
板の表面部分に形成された一対の活性領域と前記半導体
基板の上部において前記一対の活性領域の間に形成され
たゲ−ト電極膜とを備え、 前記ビットライン導体膜が、少なくとも前記活性領域の
露出部分を含む前記半導体基板に表面を覆う第１の絶縁
膜上に形成され、 前記キャパシタ構造体が、前記ワードライン導体膜の上
方にそれと絶縁されて形成されている請求項１０に記載
の半導体記憶装置。 - 【請求項１２】 半導体基板上に形成されたトランジス
タ構造体とキャパシタ構造体とでメモリセルが構成さ
れ、複数の前記メモリセルがマトリクス状に配列されて
メモリセルアレイを構成し、前記メモリセルアレイの一
方向に配列した所定数の前記メモリセルの前記トランジ
スタのゲ−ト電極が連続的に一体形成されてゲ−ト電極
配線を構成する半導体記憶装置において、 第１の絶縁膜を介して前記ゲ−ト電極配線の上に形成さ
れたビットライン導体膜と、 第２の絶縁膜を介して前記ビットライン導体膜の上に形
成されたワードライン導体膜と、 第３の絶縁膜を介して前記ワードライン導体膜の上に形
成された前記キャパシタ構造体の下部電極とを有する半
導体記憶装置。 - 【請求項１３】 半導体基板にトランジスタを形成する
工程と、 全面に第１の絶縁膜を形成した後、その第１の絶縁膜
に、前記トランジスタの一方の活性領域に達する第１の
コンタクト孔を形成する工程と、 前記第１の絶縁膜の上に、前記コンタクト孔を通じて前
記一方の活性領域とコンタクトするビットライン導体膜
をパタ−ン形成する工程と、 全面に第２の絶縁膜を形成する工程と、 前記第２の絶縁膜の上に、ワードラインとなる導電層、
第３の絶縁膜及び第１の導電体膜を順次形成し、これら
をワードラインのパタ−ンに加工する工程と、 前記第１の導電体膜をエッチングマスクとして利用し
て、前記第２の絶縁膜及び前記第１の絶縁膜に、前記ト
ランジスタの他方の活性領域に達する第２のコンタクト
孔を形成する工程と、 得られた半導体基板の全面に第４の絶縁膜を形成した
後、これを異方性エッチングして、前記第２のコンタク
ト孔の側壁にコンタクトサイドウォ−ル絶縁膜を形成す
る工程と、 得られた半導体基板の全面に第２の導電体膜を形成した
後、これをパタ−ニングして、前記第２のコンタクト孔
を通じて前記他方の活性領域にコンタクトする前記メモ
リセルのキャパシタの下部電極を形成する工程とを有す
る半導体記憶装置の製造方法。 - 【請求項１４】 半導体基板にトランジスタを形成する
工程と、 全面に第１の絶縁膜を形成した後、その第１の絶縁膜
に、前記トランジスタの一方の活性領域に達する第１の
コンタクト孔を形成する工程と、 前記第１の絶縁膜の上に、前記コンタクト孔を通じて前
記一方の活性領域にコンタクトするビットライン導体膜
をパタ−ン形成する工程と、 全面に第２の絶縁膜を形成する工程と、 前記第２の絶縁膜の上に、ワードラインとなる導電層、
第３の絶縁膜を順次形成し、これらをワードラインのパ
タ−ンに加工する工程と、 前記第２の絶縁膜及び前記第１の絶縁膜に、前記トラン
ジスタの他方の活性領域に達する第２のコンタクト孔を
形成する工程と、 前記第２のコンタクト孔の側壁にコンタクトサイドウォ
−ル絶縁膜を形成する工程と、 得られた半導体基板の全面に導電体層を形成した後、こ
れをパタ−ニングして、前記第２のコンタクト孔を通じ
て前記他方の活性領域にコンタクトする前記メモリセル
のキャパシタの下部電極を形成する工程とを有する半導
体記憶装置の製造方法。 - 【請求項１５】 メモリセルの情報を記憶するキャパシ
タ構造体及びこのキャパシタ構造体よりも下方に形成さ
れている第１の導電層と、 この第１の導電層と交差して形成されている第２の導電
層と、 上記第１又は第２の導電層の一方に接続してなる電界効
果トランジスタのゲ−ト電極とを有する半導体記憶装
置。 - 【請求項１６】 メモリセルの情報を記憶するキャパシ
タ構造体及びこのキャパシタ構造体よりも下方に形成さ
れている第１の導電層と、 この第１の導電層と交差して形成されている第２の導電
層と、 上記第１又は第２の導電層の一方に接続してなるトラン
ジスタ構造体とを有する半導体記憶装置。 - 【請求項１７】 ワ−ドライン導電膜と、このワ−ドラ
イン導電膜と交差するビットライン導電膜と、トランジ
スタ構造体とキャパシタ構造体とを備えるメモリセルと
を有する半導体記憶装置であって、 前記ワ−ドライン導電膜と前記ビットライン導電膜と
は、前記キャパシタ構造体よりも下層に形成され、前記
トランジスタ構造体は、前記ワ−ドライン導電膜と前記
ビットライン導電膜よりも更に下層に形成されている半
導体記憶装置。 - 【請求項１８】 前記ビットライン導電膜が、前記トラ
ンジスタ構造体のゲ−ト電極配線の上に形成され、前記
ゲ−ト電極配線と交差する方向に延び、前記ゲ−ト電極
配線と交差する方向に配列し、前記メモリセルの前記ト
ランジスタ構造体の一方の活性領域にコンタクトされ、 前記ワ−ドライン導電膜が、前記ゲ−ト電極配線に並行
して延び、且つ、前記ゲ−ト電極配線にコンタクトさ
れ、 前記キャパシタ構造体の下部電極が、前記メモリセルの
前記トランジスタ構造体の他方の活性領域にコンタクト
される請求項１７に記載の半導体記憶装置。 - 【請求項１９】 第１，第２の導電層のどちらか一方
が、ワードライン導電膜である請求項１５に記載の半導
体記憶装置。 - 【請求項２０】 第１，第２の導電層のどちらか一方
が、ビットライン導電膜である請求項１５に記載の半導
体記憶装置。 - 【請求項２１】 第１，第２の導電層のどちらか一方
が、ワードライン導電膜である請求項１６に記載の半導
体記憶装置。 - 【請求項２２】 第１，第２の導電層のどちらか一方
が、ビットライン導電膜である請求項１６に記載の半導
体記憶装置。 - 【請求項２３】 前記ワードライン導電膜が、前記ワー
ドライン導電膜よりも下層に形成された前記電界効果ト
ランジスタのゲ−ト電極と接続している請求項１９に記
載の半導体記憶装置。 - 【請求項２４】 前記第１の導電体膜が、シリコンを含
む材料からなる請求項１３に記載の半導体記憶装置。 - 【請求項２５】 前記第２の導電体膜が、シリコンを含
む材料からなる請求項１３に記載の半導体記憶装置。 - 【請求項２６】 前記導電体層が、シリコンを含む材料
からなる請求項１４に記載の半導体記憶装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8119651A JPH098252A (ja) | 1995-04-18 | 1996-04-17 | 半導体記憶装置及びその製造方法 |
Applications Claiming Priority (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7-116543 | 1995-04-18 | ||
| JP11654395 | 1995-04-18 | ||
| JP8119651A JPH098252A (ja) | 1995-04-18 | 1996-04-17 | 半導体記憶装置及びその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH098252A true JPH098252A (ja) | 1997-01-10 |
Family
ID=26454853
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8119651A Pending JPH098252A (ja) | 1995-04-18 | 1996-04-17 | 半導体記憶装置及びその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH098252A (ja) |
Cited By (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20000074263A (ko) * | 1999-05-19 | 2000-12-15 | 김영환 | 반도체장치 및 그의 제조방법 |
| JP2001177068A (ja) * | 1999-11-11 | 2001-06-29 | Hyundai Electronics Ind Co Ltd | 不揮発性強誘電体メモリ素子並びにその製造方法 |
| KR100333209B1 (ko) * | 1998-03-31 | 2002-04-18 | 포만 제프리 엘 | 경계없는 비트라인과, 워드라인과, 디램 구조체를 제조하는 공정 및 그 결과 구조체 |
| KR100344769B1 (ko) * | 1999-11-19 | 2002-07-20 | 주식회사 하이닉스반도체 | 캐패시터 패턴 어레이 |
| KR100364802B1 (ko) * | 2000-11-02 | 2002-12-16 | 주식회사 하이닉스반도체 | 더미 셀 배치 방법 |
| US6710386B2 (en) | 2000-09-13 | 2004-03-23 | Kabushiki Kaisha Toshiba | Semiconductor memory device using ferroelectric film |
| JP2005079576A (ja) * | 2003-09-01 | 2005-03-24 | Samsung Electronics Co Ltd | 半導体装置及びこれの製造方法 |
| JP2011114049A (ja) * | 2009-11-25 | 2011-06-09 | Renesas Electronics Corp | 半導体装置 |
-
1996
- 1996-04-17 JP JP8119651A patent/JPH098252A/ja active Pending
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| KR100424380B1 (ko) * | 2000-09-13 | 2004-03-24 | 가부시끼가이샤 도시바 | 반도체 기억 장치 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20051117 |
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Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20060523 |
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| A02 | Decision of refusal |
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