JPS61207057A - 半導体集積装置の製造方法 - Google Patents
半導体集積装置の製造方法Info
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- JPS61207057A JPS61207057A JP60047827A JP4782785A JPS61207057A JP S61207057 A JPS61207057 A JP S61207057A JP 60047827 A JP60047827 A JP 60047827A JP 4782785 A JP4782785 A JP 4782785A JP S61207057 A JPS61207057 A JP S61207057A
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- insulating film
- film
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
- H01L27/10—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a repetitive configuration
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
げ） 産業上の利用分野
本発明は高度に集積化される半導体集積装置の製造方法
に関し、特にコンタクトホールの開設方法に特￥１１ｔ
−有するものである。
に関し、特にコンタクトホールの開設方法に特￥１１ｔ
−有するものである。
−従来の技術
半導体集積装置とシわけダイナミックＲＡＭ等のメモリ
における高ピット志向が著しく鍛近では１メガビツトの
ＤＲＡＭの試作およびそれｔ−１指した発表が相次いで
いる。例えば、１９８４年１２月に開催されたＩＥＤＭ
８４のダイジェストには、 Ｋｕｎｉｏ Ｎａｋａｍｕ
ｒａ ｅｚ ａｌ （Ｑ論文ｒメガビットモスダイナミ
ックＲＡＭのための埋設キャパシタ（ＢＩＯ）セＡ／
Ｊ （＠ Ｂｕｒｉｅａ ｌ５Ｏｌａｔｉｏｎ ０ａ
ｐａｏｉｔ、ｏｒ（ｂＩｏ）Ｃｅｌｌ ｆｏｒ Ｍｅｇ
ａｂｉｔ； ：ＭＯＳ Ｄ７ｎａｍｉａ ＲＡＭ”）
が紹介されテいル。第Ｓ図はこの論文のｉＦＬｇ、
１に示されているＢＩＣｔセルアレイの典型的なレイア
ウトパターンの部分管抜草して示したものである。図中
、 （１）（２１は隣接する２本のワード線、（３）は
１本のピッ）］（４）は素子分離パターン、（５）はコ
ンタクトホールを示している。この場合、半導体基板の
動作層に接続するビット線（３）とワード線（１）（２
＋との電気的接続を避けるために、コンタクトホール（
５）とワード線（１）（２１との間に所定のスペース＋
６１（７） ｔ−設けるようにしている。ワード線の線
巾（８）及びコンタクトホール（５）の全中（９）は設
計ルールによって決まる所定の大きさを必要とするので
上記スペース（６１（７１の存在によりワード線のピッ
チ（１０１ヲ小さくするのに限界があった。このように
上記スペース（６）（））ｔ−設けるという対応では現
在の製造レベルが最先端まで行きついている関係上、メ
モリセルのより以上の微小化に限界がある。
における高ピット志向が著しく鍛近では１メガビツトの
ＤＲＡＭの試作およびそれｔ−１指した発表が相次いで
いる。例えば、１９８４年１２月に開催されたＩＥＤＭ
８４のダイジェストには、 Ｋｕｎｉｏ Ｎａｋａｍｕ
ｒａ ｅｚ ａｌ （Ｑ論文ｒメガビットモスダイナミ
ックＲＡＭのための埋設キャパシタ（ＢＩＯ）セＡ／
Ｊ （＠ Ｂｕｒｉｅａ ｌ５Ｏｌａｔｉｏｎ ０ａ
ｐａｏｉｔ、ｏｒ（ｂＩｏ）Ｃｅｌｌ ｆｏｒ Ｍｅｇ
ａｂｉｔ； ：ＭＯＳ Ｄ７ｎａｍｉａ ＲＡＭ”）
が紹介されテいル。第Ｓ図はこの論文のｉＦＬｇ、
１に示されているＢＩＣｔセルアレイの典型的なレイア
ウトパターンの部分管抜草して示したものである。図中
、 （１）（２１は隣接する２本のワード線、（３）は
１本のピッ）］（４）は素子分離パターン、（５）はコ
ンタクトホールを示している。この場合、半導体基板の
動作層に接続するビット線（３）とワード線（１）（２
＋との電気的接続を避けるために、コンタクトホール（
５）とワード線（１）（２１との間に所定のスペース＋
６１（７） ｔ−設けるようにしている。ワード線の線
巾（８）及びコンタクトホール（５）の全中（９）は設
計ルールによって決まる所定の大きさを必要とするので
上記スペース（６１（７１の存在によりワード線のピッ
チ（１０１ヲ小さくするのに限界があった。このように
上記スペース（６）（））ｔ−設けるという対応では現
在の製造レベルが最先端まで行きついている関係上、メ
モリセルのより以上の微小化に限界がある。
（ハ）発明が解決しようとする問題点
本発明は上記問題点を解決するために為されたものであ
り、特に新しい概念に基づくコンタクトホールの形成方
法を採用してコンタクトホール周辺部分を微小化し半導
体集積装置の微小化に資する製造方法を提供しようとす
るものである。
り、特に新しい概念に基づくコンタクトホールの形成方
法を採用してコンタクトホール周辺部分を微小化し半導
体集積装置の微小化に資する製造方法を提供しようとす
るものである。
に）問題点を解決するための手段
本発明は半導体基板に内設する動作層に対して外部配線
を接続するためのコンタクトホールを。
を接続するためのコンタクトホールを。
隣接する２つの第１８！膜の対向面上にそれぞれ絶縁膜
を付設したものをマスクとして開設することを特徴とす
るもので、半導体基板の上に第１絶縁物よりなる第１絶
縁膜を付設しこの第１絶縁膜上に順次、導電性を胃する
ＩＥ１導ｉｔｔ膜、前記第１絶縁物とは異なる第２絶縁
物よりなる箪２絶縁膜を付設する工程と、前記第１４を
腺と前記第２絶縁膜の重合膜を選択的に除去して該重合
膜のパターンを形成する工程と、前記パターンを、構成
する隣接する２つのパターン要素間の下の前記半導体基
板内に動作ＩＩヲ形成する工程と、前記２つのパターン
要素の対向する側面の少なくとも前記第１導電膜上に前
記第２絶縁物よりなる第３絶縁膜を付設する工程と、そ
の後前記パターン及び前記第３絶縁膜の上から層間絶縁
膜を付設する工程と、この層間絶縁膜と前記第１絶縁膜
とに前記動作層に達するコンタクトホールｔ−，前記２
つのパターン要素及びこれに付設した前記第３絶縁膜を
マスクとして開設する工程と、前記層間絶縁膜上及び前
記コンタクトホール内に第２導電膜を付設する工程とを
備えてなる半導体集積装置の製造方法である。
を付設したものをマスクとして開設することを特徴とす
るもので、半導体基板の上に第１絶縁物よりなる第１絶
縁膜を付設しこの第１絶縁膜上に順次、導電性を胃する
ＩＥ１導ｉｔｔ膜、前記第１絶縁物とは異なる第２絶縁
物よりなる箪２絶縁膜を付設する工程と、前記第１４を
腺と前記第２絶縁膜の重合膜を選択的に除去して該重合
膜のパターンを形成する工程と、前記パターンを、構成
する隣接する２つのパターン要素間の下の前記半導体基
板内に動作ＩＩヲ形成する工程と、前記２つのパターン
要素の対向する側面の少なくとも前記第１導電膜上に前
記第２絶縁物よりなる第３絶縁膜を付設する工程と、そ
の後前記パターン及び前記第３絶縁膜の上から層間絶縁
膜を付設する工程と、この層間絶縁膜と前記第１絶縁膜
とに前記動作層に達するコンタクトホールｔ−，前記２
つのパターン要素及びこれに付設した前記第３絶縁膜を
マスクとして開設する工程と、前記層間絶縁膜上及び前
記コンタクトホール内に第２導電膜を付設する工程とを
備えてなる半導体集積装置の製造方法である。
（ホ）作 用
本発明では隣接する２つの第１導電膜の外側に絶縁膜を
設けてこれをマスクとしてコンタクトホールを開設する
ようにしているので、１１間絶縁膜のところでは２つの
ｆａ１導電膜の間隔よりも巾の広い換ｇすればコンタク
トホールの１部分が同第１導電膜に重なるように空ける
ことができ、また上記コンタクトホールは半導体基板に
内股した動作層に該ホールを通じて接続される第２導電
膜が上記同等電膜に電気的に接続されるのを防ぎ短絡事
故の防止を確実にしている。
設けてこれをマスクとしてコンタクトホールを開設する
ようにしているので、１１間絶縁膜のところでは２つの
ｆａ１導電膜の間隔よりも巾の広い換ｇすればコンタク
トホールの１部分が同第１導電膜に重なるように空ける
ことができ、また上記コンタクトホールは半導体基板に
内股した動作層に該ホールを通じて接続される第２導電
膜が上記同等電膜に電気的に接続されるのを防ぎ短絡事
故の防止を確実にしている。
へ）実施例
第１図は本発明方法によシ構成された半導体集積装置の
コンタクトホール周辺部の平面図、第２図Ａ−Ｇは本発
明方法の１実施例の工程説明図であり第１図中のＩ−■
断面の部分を示している。
コンタクトホール周辺部の平面図、第２図Ａ−Ｇは本発
明方法の１実施例の工程説明図であり第１図中のＩ−■
断面の部分を示している。
第１図において、第３図の従来例と同一構成要素につい
ては同一符号を付し説明の重複を避ける。
ては同一符号を付し説明の重複を避ける。
両図に表現されている部分で実質的に相違するところは
２本のワード線（１）（２＋のピッチ（ｉｔ）が第１図
のものにおいて著しく小さくされている点だけであシ、
これはコンタクトホール（５）の占める領域が１部分に
おいてワード線（１）（２１に重なるように配設するこ
とで達成される。以下、本発明方法の工程を第２図Ａ−
Ｇの工程図を参考にして説明する。本実施例ではＢｒＯ
セルアレイを構成するＤＲＡＭを対象にして説明するが
１本発明の技術思想はこれに限らずＳＲＡＭやランダム
ロジック或いはＯＯＤの出力を大きくするためのフロー
ティングディフュージョン部分等にも適用されるもので
ある。
２本のワード線（１）（２＋のピッチ（ｉｔ）が第１図
のものにおいて著しく小さくされている点だけであシ、
これはコンタクトホール（５）の占める領域が１部分に
おいてワード線（１）（２１に重なるように配設するこ
とで達成される。以下、本発明方法の工程を第２図Ａ−
Ｇの工程図を参考にして説明する。本実施例ではＢｒＯ
セルアレイを構成するＤＲＡＭを対象にして説明するが
１本発明の技術思想はこれに限らずＳＲＡＭやランダム
ロジック或いはＯＯＤの出力を大きくするためのフロー
ティングディフュージョン部分等にも適用されるもので
ある。
シリコン単結晶からなる半導体基板（Ｐ型）（イ）の上
にゲート絶縁膜となるＷＬ１絶縁物（例えば８１０２）
よりなる第１絶縁膜１２ｎｔ設け、さらにこの第１絶縁
膜の上に順次、ゲート電極材料である導電性を有するポ
リシリコンよシなる第１導電膜の、上記第１絶縁膜Ｑ１
）の膜組成とは異なる第２絶縁物（例えば３１ｇＮ４）
よりなる第２絶縁膜（ハ）、さらに８１０２よυなるバ
ッファ膜Ｑ４ヲ積み重ねるようにする。そして、このバ
ッファ膜（財）の上に、第１導電！！ノ及び第２絶縁膜
（至）よシなる重合膜を選択的に除去するためのレジス
トパターン（ハ）を周知の方法で形成する（第２図ｇ）
。次いでこのレジストパターン■をマスクにしてバッフ
ァ膜Ｃ２４）、第２絶縁膜（至）及び第１導電膜＠を順
次ＲＩＥ（反応性イオンエツチング）技術を用いて異方
性エツチング除去し、上記重合膜のパターン（至）を形
成する。次いで、半導体基板Ｃａ上にドレイン領域（あ
るいはソース領域）となる動作６Ｇ！η同ヲ形成するよ
うに上記パターン＠をマスクとしてＮ型のドーパントを
埋め込む（第２図ｂ）。次いで。
にゲート絶縁膜となるＷＬ１絶縁物（例えば８１０２）
よりなる第１絶縁膜１２ｎｔ設け、さらにこの第１絶縁
膜の上に順次、ゲート電極材料である導電性を有するポ
リシリコンよシなる第１導電膜の、上記第１絶縁膜Ｑ１
）の膜組成とは異なる第２絶縁物（例えば３１ｇＮ４）
よりなる第２絶縁膜（ハ）、さらに８１０２よυなるバ
ッファ膜Ｑ４ヲ積み重ねるようにする。そして、このバ
ッファ膜（財）の上に、第１導電！！ノ及び第２絶縁膜
（至）よシなる重合膜を選択的に除去するためのレジス
トパターン（ハ）を周知の方法で形成する（第２図ｇ）
。次いでこのレジストパターン■をマスクにしてバッフ
ァ膜Ｃ２４）、第２絶縁膜（至）及び第１導電膜＠を順
次ＲＩＥ（反応性イオンエツチング）技術を用いて異方
性エツチング除去し、上記重合膜のパターン（至）を形
成する。次いで、半導体基板Ｃａ上にドレイン領域（あ
るいはソース領域）となる動作６Ｇ！η同ヲ形成するよ
うに上記パターン＠をマスクとしてＮ型のドーパントを
埋め込む（第２図ｂ）。次いで。
第２絶縁物と同種の絶縁物（３１５Ｎ４）を全面にＯＶ
Ｄ法を用いて破線■で示す如く付設し、その後、ＲＩＢ
技術を用いて第１絶縁膜Ｑ１）及びバッファ膜（財）が
表われる迄このＯＶＤ法による絶縁物をエツチングする
。その結果、上記重合膜のパターン（至）を構成するパ
ターン要素（２６Ａ）（２６Ｂ）の各側面に第２絶縁物
（ＥｌｉｓＮａ） よりなる第３絶縁膜１２９１を付
設することができる（第２図ｇ）。次いで、バッファ膜
ｃ！４をエツチング除去し。
Ｄ法を用いて破線■で示す如く付設し、その後、ＲＩＢ
技術を用いて第１絶縁膜Ｑ１）及びバッファ膜（財）が
表われる迄このＯＶＤ法による絶縁物をエツチングする
。その結果、上記重合膜のパターン（至）を構成するパ
ターン要素（２６Ａ）（２６Ｂ）の各側面に第２絶縁物
（ＥｌｉｓＮａ） よりなる第３絶縁膜１２９１を付
設することができる（第２図ｇ）。次いで、バッファ膜
ｃ！４をエツチング除去し。
各パターン要素（２６Ａ）（２６Ｂ）を構成する第１導
電膜のの外側に第２絶縁物を付設してなるものを得る（
第２図ｄ）。その後、このパターンを有する半導体基板
の上にＰａ（）或いは８１０２よりなる１間絶縁膜ＯＩ
を形成し、コンタクトホールを開設するためにこの層間
絶縁膜（至）の上にレジストパターンＣ３１１を形成す
る（第２図ｇ）。次いでこのレジストパターン６１１を
マスクとして層間絶縁膜（７）を選択的にエツチング除
去し、さらに上記パターン要素（２６Ａ）（２６Ｂ）を
マスクとして該パターン要素間の層間絶縁膜及び第１絶
縁膜のをエツチング除去する。このときコンタクトホー
ルＱはパターン要素（２６Ａ）（２６Ｂ）をマスクとし
て開設されているので、上記重合膜のパターン＠を利用
して形成された動作ｍａｎ上に整合して開設される（ｗ
ｃ２図で）。最後に、Ａｌよりなる第２導電膜（至）を
、ｐ、ｌの全面蒸着及びそのパターニングを行なって形
成する。この算２導電１！！：Ｉ３３はコンタクトホー
ルＣ４内に埋め込まれ、動作ｅ１２７）と電気的に接続
されるが第１導電膜圓とは中間に第３絶縁膜シ）が分圧
するため電気的に接続されない（第２図ｇ）。本実施例
では２つのパターン要素（２６Ａ）（２６Ｂ）で挾まれ
る領域のコンタ 。
電膜のの外側に第２絶縁物を付設してなるものを得る（
第２図ｄ）。その後、このパターンを有する半導体基板
の上にＰａ（）或いは８１０２よりなる１間絶縁膜ＯＩ
を形成し、コンタクトホールを開設するためにこの層間
絶縁膜（至）の上にレジストパターンＣ３１１を形成す
る（第２図ｇ）。次いでこのレジストパターン６１１を
マスクとして層間絶縁膜（７）を選択的にエツチング除
去し、さらに上記パターン要素（２６Ａ）（２６Ｂ）を
マスクとして該パターン要素間の層間絶縁膜及び第１絶
縁膜のをエツチング除去する。このときコンタクトホー
ルＱはパターン要素（２６Ａ）（２６Ｂ）をマスクとし
て開設されているので、上記重合膜のパターン＠を利用
して形成された動作ｍａｎ上に整合して開設される（ｗ
ｃ２図で）。最後に、Ａｌよりなる第２導電膜（至）を
、ｐ、ｌの全面蒸着及びそのパターニングを行なって形
成する。この算２導電１！！：Ｉ３３はコンタクトホー
ルＣ４内に埋め込まれ、動作ｅ１２７）と電気的に接続
されるが第１導電膜圓とは中間に第３絶縁膜シ）が分圧
するため電気的に接続されない（第２図ｇ）。本実施例
では２つのパターン要素（２６Ａ）（２６Ｂ）で挾まれ
る領域のコンタ 。
クトホールｒ：３７Ｊ周辺部分を中心に開示していて反
対側の動作ａ （２Ｂｍに接続されるコンデンサ要素に
ついては図示省略している。更に本実施例では、動作１
＠の形成を第３絶縁膜のの付設前に行なうものを示して
いるが、その工程では低濃度のイオン注入を行ないその
後の第３絶縁膜付設後に必要な高濃度のイオン注入を行
なうようにすることで、いわゆるＬＤＤ（Ｌｉｇｂｔ、
１ｙ Ｄｏｐｅｌ Ｄｒａｌ、ｎ）構造にすることが容
易にできる。
対側の動作ａ （２Ｂｍに接続されるコンデンサ要素に
ついては図示省略している。更に本実施例では、動作１
＠の形成を第３絶縁膜のの付設前に行なうものを示して
いるが、その工程では低濃度のイオン注入を行ないその
後の第３絶縁膜付設後に必要な高濃度のイオン注入を行
なうようにすることで、いわゆるＬＤＤ（Ｌｉｇｂｔ、
１ｙ Ｄｏｐｅｌ Ｄｒａｌ、ｎ）構造にすることが容
易にできる。
（ト） 発明の効果
本発明は以上説明したように構成されているので、２つ
の隣接する第１導電膜（２つのワード線）の線巾を従来
例のものと同じスケールにしても２つのワード線の両外
側間の距離を従来例に比べて小さく
することができ。
の隣接する第１導電膜（２つのワード線）の線巾を従来
例のものと同じスケールにしても２つのワード線の両外
側間の距離を従来例に比べて小さく
することができ。
セルの占有面積を微小化することができる。また。
２つの隣接するパターン要素を、半導体基板に内設する
動作層の形成と、該動作層へのコンタクトホールの開設
とのためのマスクとしても利用でき有用である。
動作層の形成と、該動作層へのコンタクトホールの開設
とのためのマスクとしても利用でき有用である。
第１因は本発明方法により構成された半導体集積装置の
フンタクトホール周辺部の平面図、第２図Ａ−Ｇは本発
明方法の１実施例の工程説明図。 第３図は従来装置の部分平面図である。 圓・・・半導体基板、 １２ｎ・・・第１絶縁膜、の・
・・第１導電膜、ｃ！３・−１２絶縁膜、（１）・・・
重合膜のパターン。 （ロ）・・・動作１１．（２６Ａ）（２，６Ｂ）・・・
２つのパターン要素、翰・・・第３絶縁膜、（至）・・
・層間絶縁膜、侶４・・・コンタクトホール、（至）・
・・第２導電膜。
フンタクトホール周辺部の平面図、第２図Ａ−Ｇは本発
明方法の１実施例の工程説明図。 第３図は従来装置の部分平面図である。 圓・・・半導体基板、 １２ｎ・・・第１絶縁膜、の・
・・第１導電膜、ｃ！３・−１２絶縁膜、（１）・・・
重合膜のパターン。 （ロ）・・・動作１１．（２６Ａ）（２，６Ｂ）・・・
２つのパターン要素、翰・・・第３絶縁膜、（至）・・
・層間絶縁膜、侶４・・・コンタクトホール、（至）・
・・第２導電膜。
Claims (1)
- （１）半導体基板の上に第１絶縁物よりなる第１絶縁膜
を付設し、この第１絶縁膜上に順次、導電性を有する第
１導電膜、前記第１絶縁物とは異なる第２絶縁物よりな
る第２絶縁膜を付設する工程と、前記第１導電膜と前記
第２絶縁膜の重合膜を選択的に除去して該重合膜のパタ
ーンを形成する工程と、前記パターンを構成する隣接す
る２つのパターン要素間の下の前記半導体基板内に動作
層を形成する工程と、前記２つのパターン要素の対向す
る側面の少なくとも前記第１導電膜上に前記第２絶縁物
よりなる第３絶縁膜を付設する工程と、その後前記パタ
ーン及び前記第３絶縁膜の上から層間絶縁膜を付設する
工程と、この層間絶縁膜と前記第１絶縁膜とに前記動作
層に達するコンタクトホールを前記２つのパターン要素
及びこれに付設した前記第３絶縁膜をマスクとして開設
する工程と、前記層間絶縁膜上及び前記コンタクトホー
ル内に第２導電膜を付設する工程とを備えてなる半導体
集積装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60047827A JPS61207057A (ja) | 1985-03-11 | 1985-03-11 | 半導体集積装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60047827A JPS61207057A (ja) | 1985-03-11 | 1985-03-11 | 半導体集積装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS61207057A true JPS61207057A (ja) | 1986-09-13 |
Family
ID=12786179
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60047827A Pending JPS61207057A (ja) | 1985-03-11 | 1985-03-11 | 半導体集積装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS61207057A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH03183137A (ja) * | 1989-09-08 | 1991-08-09 | Hyundai Electron Ind Co Ltd | 自己整合コンタクト方法を利用した半導体装置製造方法 |
| JPH05267339A (ja) * | 1991-12-23 | 1993-10-15 | Philips Gloeilampenfab:Nv | 半導体デバイス及びその製造方法 |
| US5612557A (en) * | 1986-10-27 | 1997-03-18 | Seiko Epson Corporation | Semiconductor device having an inter-layer insulating film disposed between two wiring layers |
| JPH0992831A (ja) * | 1996-04-05 | 1997-04-04 | Seiko Epson Corp | 半導体装置及びその製造方法 |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS58191469A (ja) * | 1982-04-30 | 1983-11-08 | Sharp Corp | 半導体装置の製造方法 |
| JPS6016459A (ja) * | 1983-07-08 | 1985-01-28 | Nec Corp | 読み出し専用記憶装置 |
-
1985
- 1985-03-11 JP JP60047827A patent/JPS61207057A/ja active Pending
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS58191469A (ja) * | 1982-04-30 | 1983-11-08 | Sharp Corp | 半導体装置の製造方法 |
| JPS6016459A (ja) * | 1983-07-08 | 1985-01-28 | Nec Corp | 読み出し専用記憶装置 |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5612557A (en) * | 1986-10-27 | 1997-03-18 | Seiko Epson Corporation | Semiconductor device having an inter-layer insulating film disposed between two wiring layers |
| JPH03183137A (ja) * | 1989-09-08 | 1991-08-09 | Hyundai Electron Ind Co Ltd | 自己整合コンタクト方法を利用した半導体装置製造方法 |
| JPH05267339A (ja) * | 1991-12-23 | 1993-10-15 | Philips Gloeilampenfab:Nv | 半導体デバイス及びその製造方法 |
| JPH0992831A (ja) * | 1996-04-05 | 1997-04-04 | Seiko Epson Corp | 半導体装置及びその製造方法 |
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