JP2800743B2 - 薄膜トランジスタの製造方法 - Google Patents
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- 238000000034 method Methods 0.000 title claims description 31
- 238000004519 manufacturing process Methods 0.000 title claims description 14
- 239000010409 thin film Substances 0.000 title claims description 12
- 239000010408 film Substances 0.000 claims description 68
- QVGXLLKOCUKJST-UHFFFAOYSA-N atomic oxygen Chemical compound [O] QVGXLLKOCUKJST-UHFFFAOYSA-N 0.000 claims description 66
- 239000001301 oxygen Substances 0.000 claims description 66
- 229910052760 oxygen Inorganic materials 0.000 claims description 66
- 238000000137 annealing Methods 0.000 claims description 50
- 239000012298 atmosphere Substances 0.000 claims description 32
- UFHFLCQGNIYNRP-UHFFFAOYSA-N Hydrogen Chemical compound [H][H] UFHFLCQGNIYNRP-UHFFFAOYSA-N 0.000 claims description 24
- 229910052739 hydrogen Inorganic materials 0.000 claims description 24
- 239000001257 hydrogen Substances 0.000 claims description 24
- 239000000758 substrate Substances 0.000 claims description 11
- 229910021417 amorphous silicon Inorganic materials 0.000 claims description 10
- 239000004065 semiconductor Substances 0.000 claims description 10
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims description 7
- 238000010438 heat treatment Methods 0.000 claims description 2
- 238000000059 patterning Methods 0.000 claims description 2
- 239000012535 impurity Substances 0.000 claims 1
- 150000002500 ions Chemical class 0.000 claims 1
- 239000010410 layer Substances 0.000 description 21
- 230000007547 defect Effects 0.000 description 9
- OAICVXFJPJFONN-UHFFFAOYSA-N Phosphorus Chemical compound [P] OAICVXFJPJFONN-UHFFFAOYSA-N 0.000 description 5
- 239000013078 crystal Substances 0.000 description 5
- 230000007423 decrease Effects 0.000 description 5
- 229910052698 phosphorus Inorganic materials 0.000 description 5
- 239000011574 phosphorus Substances 0.000 description 5
- KRHYYFGTRYWZRS-UHFFFAOYSA-N Fluorane Chemical compound F KRHYYFGTRYWZRS-UHFFFAOYSA-N 0.000 description 4
- 229910004298 SiO 2 Inorganic materials 0.000 description 4
- 239000011229 interlayer Substances 0.000 description 4
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical group [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 3
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 3
- 229910052782 aluminium Inorganic materials 0.000 description 3
- 230000000694 effects Effects 0.000 description 3
- 238000005468 ion implantation Methods 0.000 description 3
- 239000004973 liquid crystal related substance Substances 0.000 description 3
- 239000007790 solid phase Substances 0.000 description 3
- 238000004544 sputter deposition Methods 0.000 description 3
- 239000000969 carrier Substances 0.000 description 2
- 238000002425 crystallisation Methods 0.000 description 2
- 230000008025 crystallization Effects 0.000 description 2
- 238000010586 diagram Methods 0.000 description 2
- 238000004518 low pressure chemical vapour deposition Methods 0.000 description 2
- 238000005268 plasma chemical vapour deposition Methods 0.000 description 2
- 229920005591 polysilicon Polymers 0.000 description 2
- 238000000151 deposition Methods 0.000 description 1
- 230000006866 deterioration Effects 0.000 description 1
- 238000009792 diffusion process Methods 0.000 description 1
- 239000012776 electronic material Substances 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- 238000005224 laser annealing Methods 0.000 description 1
- 239000012299 nitrogen atmosphere Substances 0.000 description 1
- 230000003647 oxidation Effects 0.000 description 1
- 238000007254 oxidation reaction Methods 0.000 description 1
- 125000004430 oxygen atom Chemical group O* 0.000 description 1
- 239000010453 quartz Substances 0.000 description 1
- 229910052710 silicon Inorganic materials 0.000 description 1
- 239000010703 silicon Substances 0.000 description 1
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N silicon dioxide Inorganic materials O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 1
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
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- H01L21/0237—Materials
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- H01L21/02365—Forming inorganic semiconducting materials on a substrate
- H01L21/02518—Deposited layers
- H01L21/02521—Materials
- H01L21/02524—Group 14 semiconducting materials
- H01L21/02532—Silicon, silicon germanium, germanium
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- H—ELECTRICITY
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- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66409—Unipolar field-effect transistors
- H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
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Description
【0001】
【発明の属する技術分野】本発明は薄膜トランジスタ
(TFT)の製造方法に関し、特に半導体で構成される
活性層の製造方法に関する。
(TFT)の製造方法に関し、特に半導体で構成される
活性層の製造方法に関する。
【0002】
【従来の技術】多結晶シリコンを活性層とする薄膜トラ
ンジスタ(以下、p−TFTと略称する)はアモルファ
スシリコンを活性層とする薄膜トランジスタ(a−TF
T)に比べて高い移動度を有するため、駆動回路一体型
の液晶表示素子や密着型イメージセンサ等への応用が期
待され、各所で活発に研究、開発されている。p−TF
Tを応用したデバイスの1つに、液晶プロジェクタ用ラ
イトバルブがある。現在、マルチメディア対応用として
液晶プロジェクタの高機能化が要求されている。デバイ
スの高機能化にはp−TFTの高性能化が不可欠であ
る。そのための方法として、固相成長法やエキシマレー
ザアニール法、さらにLSIと同様な高温プロセス等が
報告されている。また近年、高温プロセスによるp−T
FTの高性能化の方法として、酸素アニール法が提案さ
れ注目されている(SSDM ’93,pp.993−
995)。
ンジスタ(以下、p−TFTと略称する)はアモルファ
スシリコンを活性層とする薄膜トランジスタ(a−TF
T)に比べて高い移動度を有するため、駆動回路一体型
の液晶表示素子や密着型イメージセンサ等への応用が期
待され、各所で活発に研究、開発されている。p−TF
Tを応用したデバイスの1つに、液晶プロジェクタ用ラ
イトバルブがある。現在、マルチメディア対応用として
液晶プロジェクタの高機能化が要求されている。デバイ
スの高機能化にはp−TFTの高性能化が不可欠であ
る。そのための方法として、固相成長法やエキシマレー
ザアニール法、さらにLSIと同様な高温プロセス等が
報告されている。また近年、高温プロセスによるp−T
FTの高性能化の方法として、酸素アニール法が提案さ
れ注目されている(SSDM ’93,pp.993−
995)。
【0003】この酸素アニール法によるp−TFTの製
造プロセスについて図4を参照しながら説明する。ここ
ではnチャネルのp−TFTの製造方法について述べ
る。まず、図4(a)のように、石英基板301上にL
PCVD法によりアモルファスシリコン(a−Si)膜
302を120nm堆積した後、窒素雰囲気中で600
℃で20時間アニールを行って結晶化させポリシリコン
(p−Si)膜303を形成する。次に、ドライ酸素雰
囲気中において1100℃でアニールを行い、図4
(b)のように膜厚44nmの熱酸化膜304を形成す
る。次いで、図4(c)のように前記熱酸化膜304を
3%フッ酸を用いて除去する。この時p−Si膜303
は100nmの厚さに低減される。そして、前記p−S
i膜303をパターニングし、活性層306として構成
し、その上にゲート絶縁膜307を被着形成する。
造プロセスについて図4を参照しながら説明する。ここ
ではnチャネルのp−TFTの製造方法について述べ
る。まず、図4(a)のように、石英基板301上にL
PCVD法によりアモルファスシリコン(a−Si)膜
302を120nm堆積した後、窒素雰囲気中で600
℃で20時間アニールを行って結晶化させポリシリコン
(p−Si)膜303を形成する。次に、ドライ酸素雰
囲気中において1100℃でアニールを行い、図4
(b)のように膜厚44nmの熱酸化膜304を形成す
る。次いで、図4(c)のように前記熱酸化膜304を
3%フッ酸を用いて除去する。この時p−Si膜303
は100nmの厚さに低減される。そして、前記p−S
i膜303をパターニングし、活性層306として構成
し、その上にゲート絶縁膜307を被着形成する。
【0004】次いで、図4(d)のように、ゲート絶縁
膜307上にゲート電極308を形成した後、p−Si
膜からなる活性層306にイオン注入法によりリンを高
濃度に注入し、図4(e)のようにソース・ドレイン領
域309を形成する。さらにプラズマCVD法によりS
iO2 膜からなる層間絶縁膜310を形成した後、コン
タクトホールを形成し、スパッタ法で形成したアルミニ
ウムからなるソース・ドレイン電極311を形成する。
膜307上にゲート電極308を形成した後、p−Si
膜からなる活性層306にイオン注入法によりリンを高
濃度に注入し、図4(e)のようにソース・ドレイン領
域309を形成する。さらにプラズマCVD法によりS
iO2 膜からなる層間絶縁膜310を形成した後、コン
タクトホールを形成し、スパッタ法で形成したアルミニ
ウムからなるソース・ドレイン電極311を形成する。
【0005】ところで、前記した活性層306を形成す
る際に行われる酸素アニール法では、p−Si膜303
の欠陥密度が1019〔cm-3〕から1017〔cm-3〕に
減少することが知られている。このため、酸素アニール
を行わない場合の活性層におけるキャリアの移動度が5
0〔cm2 /Vs〕であるのに対し、酸素アニールを行
うことで150〔cm2 /Vs〕にまで向上する。酸素
アニール法により欠陥が減少するメカニズムについて、
図5を参照しながら説明する。p−Si膜303を酸素
雰囲気でアニールすると表面に熱酸化膜304が形成さ
れる。この熱酸化膜304が形成されるプロセスにおい
て、格子間を移動可能なシリコン原子401が発生し、
結晶粒界303に存在するダングリングボンドを終端す
る。このようにして、欠陥密度が減少するものと考えら
れる。
る際に行われる酸素アニール法では、p−Si膜303
の欠陥密度が1019〔cm-3〕から1017〔cm-3〕に
減少することが知られている。このため、酸素アニール
を行わない場合の活性層におけるキャリアの移動度が5
0〔cm2 /Vs〕であるのに対し、酸素アニールを行
うことで150〔cm2 /Vs〕にまで向上する。酸素
アニール法により欠陥が減少するメカニズムについて、
図5を参照しながら説明する。p−Si膜303を酸素
雰囲気でアニールすると表面に熱酸化膜304が形成さ
れる。この熱酸化膜304が形成されるプロセスにおい
て、格子間を移動可能なシリコン原子401が発生し、
結晶粒界303に存在するダングリングボンドを終端す
る。このようにして、欠陥密度が減少するものと考えら
れる。
【0006】
【発明が解決しようとする課題】このように、酸素アニ
ール法によりp−TFTにおけるキャリアの移動度が1
50〔cm2 /Vs〕に改善され、駆動回路は30MH
zで動作可能となる。しかし、高品位テレビ(HDT
V)に対応させるためには50MNzでの動作が要求さ
れるため、p−TFTの特性としては移動度200〔c
m2 /Vs〕以上が必要となる。前記したように、酸素
アニールによりp−Si膜中の欠陥密度が減少し、移動
度の向上が実現できる。しかし、図5に示したように、
酸素アニール時には欠陥密度の減少と同時にp−Si膜
303中に酸素原子403が入り込み、酸素濃度は10
20〔cm-3〕以上に達する。このように酸素濃度が高く
なると、膜中酸素によるキャリアの散乱が起こり、移動
度が抑えられる要因となる。したがって、移動度をさら
に向上することが難しく、前記したような高品位テレビ
等への適用が難しいという問題がある。
ール法によりp−TFTにおけるキャリアの移動度が1
50〔cm2 /Vs〕に改善され、駆動回路は30MH
zで動作可能となる。しかし、高品位テレビ(HDT
V)に対応させるためには50MNzでの動作が要求さ
れるため、p−TFTの特性としては移動度200〔c
m2 /Vs〕以上が必要となる。前記したように、酸素
アニールによりp−Si膜中の欠陥密度が減少し、移動
度の向上が実現できる。しかし、図5に示したように、
酸素アニール時には欠陥密度の減少と同時にp−Si膜
303中に酸素原子403が入り込み、酸素濃度は10
20〔cm-3〕以上に達する。このように酸素濃度が高く
なると、膜中酸素によるキャリアの散乱が起こり、移動
度が抑えられる要因となる。したがって、移動度をさら
に向上することが難しく、前記したような高品位テレビ
等への適用が難しいという問題がある。
【0007】本発明の目的は、移動度を向上し、高品位
テレビ等への適用が可能なTFTの製造方法を提供する
ことにある。
テレビ等への適用が可能なTFTの製造方法を提供する
ことにある。
【0008】
【課題を解決するための手段】本発明の製造方法は、薄
膜トランジスタの活性層としての半導体層に対して、酸
素雰囲気で加熱する酸素アニール工程と、この酸素アニ
ール工程後に水素雰囲気で900℃から1200℃の範
囲でアニールする工程とを行うことを特徴とする。この
半導体層は多結晶シリコン層であり、例えば、アモルフ
ァスシリコン層を形成した後に、このアモルファスシリ
コンを結晶化して多結晶シリコン層を形成する。
膜トランジスタの活性層としての半導体層に対して、酸
素雰囲気で加熱する酸素アニール工程と、この酸素アニ
ール工程後に水素雰囲気で900℃から1200℃の範
囲でアニールする工程とを行うことを特徴とする。この
半導体層は多結晶シリコン層であり、例えば、アモルフ
ァスシリコン層を形成した後に、このアモルファスシリ
コンを結晶化して多結晶シリコン層を形成する。
【0009】また、酸素アニールは、プラズマ酸素雰囲
気において基板温度250〜350℃で、高圧酸素雰囲
気において基板温度600〜900℃で、ウェット酸素
雰囲気において基板温度800〜1100℃で、ドライ
酸素雰囲気において基板温度900〜1200℃のいず
れかで行うことが好ましい。
気において基板温度250〜350℃で、高圧酸素雰囲
気において基板温度600〜900℃で、ウェット酸素
雰囲気において基板温度800〜1100℃で、ドライ
酸素雰囲気において基板温度900〜1200℃のいず
れかで行うことが好ましい。
【0010】
【発明の実施の形態】次に、本発明の実施の形態の一例
について図面を参照して説明する。図1はnチャネルp
−TFTを製造する第1の実施形態を工程順に示す断面
図である。まず、図1(a)のように、石英基板101
上に、膜厚120nmのa−Si層102をLPCVD
法により形成した後、窒素雰囲気中、600℃で20時
間、固相成長法により結晶化を行い、図1(b)のよう
に、p−Si膜103を形成する。次に、ドライ酸素雰
囲気中において1100℃でアニールを行い、膜厚44
nmの熱酸化膜104を形成する。続いて、図1(c)
のように、前記熱酸化104を3%フッ酸を用いて除去
する。この時、p−Si膜103の膜厚は100nmに
減少している。ここで、p−Si膜中の欠陥密度は10
19〔cm-3〕から1017〔cm-3〕に減少し、膜中酸素
濃度は1020〔cm-3〕となっている。続いて、水素雰
囲気105の中で1000℃で1時間アニールを行う。
この時、p−Si膜103中の酸素濃度は1020〔cm
-3〕から1017〔cm-3〕まで減少する。
について図面を参照して説明する。図1はnチャネルp
−TFTを製造する第1の実施形態を工程順に示す断面
図である。まず、図1(a)のように、石英基板101
上に、膜厚120nmのa−Si層102をLPCVD
法により形成した後、窒素雰囲気中、600℃で20時
間、固相成長法により結晶化を行い、図1(b)のよう
に、p−Si膜103を形成する。次に、ドライ酸素雰
囲気中において1100℃でアニールを行い、膜厚44
nmの熱酸化膜104を形成する。続いて、図1(c)
のように、前記熱酸化104を3%フッ酸を用いて除去
する。この時、p−Si膜103の膜厚は100nmに
減少している。ここで、p−Si膜中の欠陥密度は10
19〔cm-3〕から1017〔cm-3〕に減少し、膜中酸素
濃度は1020〔cm-3〕となっている。続いて、水素雰
囲気105の中で1000℃で1時間アニールを行う。
この時、p−Si膜103中の酸素濃度は1020〔cm
-3〕から1017〔cm-3〕まで減少する。
【0011】次いで、図1(d)のように、前記p−S
i膜103をパターニングして活性層106を形成し、
その上にLPCVD法により膜厚100nmのSiO2
膜からなるゲート絶縁膜107を形成し、さらにリンを
高濃度に含有したp−Si膜からなるゲート電極108
を形成する。そして、図1(e)のように、イオン注入
法により活性層106にリンを高濃度に導入してソース
・ドレイン領域109を形成する。さらに、プラズマC
VD法によりSiO2 膜からなる層間絶縁膜110を形
成した後、コンタクトホールを形成し、スパッタ法で堆
積したアルミニウムからなるソース・ドレイン電極11
1を形成する。
i膜103をパターニングして活性層106を形成し、
その上にLPCVD法により膜厚100nmのSiO2
膜からなるゲート絶縁膜107を形成し、さらにリンを
高濃度に含有したp−Si膜からなるゲート電極108
を形成する。そして、図1(e)のように、イオン注入
法により活性層106にリンを高濃度に導入してソース
・ドレイン領域109を形成する。さらに、プラズマC
VD法によりSiO2 膜からなる層間絶縁膜110を形
成した後、コンタクトホールを形成し、スパッタ法で堆
積したアルミニウムからなるソース・ドレイン電極11
1を形成する。
【0012】ここで、この第1の実施形態では、活性層
106の形成時に、p−Si膜103を酸素アニールす
ることでp−Si膜103中の欠陥密度を減少させるこ
とができる。これはこれまでと同じである。そして、こ
の処理工程に続いてさらに水素アニールを行うことによ
り、形成された活性層106中でのキャリアの散乱要因
となる酸素の濃度を減少させることができる。
106の形成時に、p−Si膜103を酸素アニールす
ることでp−Si膜103中の欠陥密度を減少させるこ
とができる。これはこれまでと同じである。そして、こ
の処理工程に続いてさらに水素アニールを行うことによ
り、形成された活性層106中でのキャリアの散乱要因
となる酸素の濃度を減少させることができる。
【0013】水素アニールによるp−Si膜中の酸素濃
度の低減メカニズムは次のように考えられる。先ず、水
素アニールは図2(a)に示すように、p−Si膜10
3の表面に薄い自然酸化膜104が形成されている。p
−Si膜103中では、ダングリングボンドを終端した
シリコン原子201による結晶粒界202が存在してお
り、かつ結晶粒内には酸素203が入り込んでいる。水
素アニールの初期段階でこの自然酸化膜104は、図2
(b)のように、水素204により還元されて除去され
る。さらに、水素アニールを行うと、図2(c)のよ
う、表面の酸素濃度はシリコンと水素雰囲気の平衡酸素
濃度となり、酸素205が外方拡散するようになる。こ
のようにして、表面酸素濃度が減少する。膜中の酸素は
表面まで拡散して行き、時間と共に徐々に減少する。
度の低減メカニズムは次のように考えられる。先ず、水
素アニールは図2(a)に示すように、p−Si膜10
3の表面に薄い自然酸化膜104が形成されている。p
−Si膜103中では、ダングリングボンドを終端した
シリコン原子201による結晶粒界202が存在してお
り、かつ結晶粒内には酸素203が入り込んでいる。水
素アニールの初期段階でこの自然酸化膜104は、図2
(b)のように、水素204により還元されて除去され
る。さらに、水素アニールを行うと、図2(c)のよ
う、表面の酸素濃度はシリコンと水素雰囲気の平衡酸素
濃度となり、酸素205が外方拡散するようになる。こ
のようにして、表面酸素濃度が減少する。膜中の酸素は
表面まで拡散して行き、時間と共に徐々に減少する。
【0014】因みに、この実施形態では、前記したよう
に熱酸化膜を除去した後に水素アニールを行っているた
め、製造されたnチャネルp−TFTのキャリア移動度
は250〔cm2 /Vs〕まで改善できた。この移動度
の向上により、駆動回路を50MHz以上で動作させる
ことが可能となり、デバイスの高性能化を実現すること
ができ、高品位テレビ等への適用が可能とされた。
に熱酸化膜を除去した後に水素アニールを行っているた
め、製造されたnチャネルp−TFTのキャリア移動度
は250〔cm2 /Vs〕まで改善できた。この移動度
の向上により、駆動回路を50MHz以上で動作させる
ことが可能となり、デバイスの高性能化を実現すること
ができ、高品位テレビ等への適用が可能とされた。
【0015】次に、本発明の第2の実施形態としてnチ
ャネルのp−TFTの製造方法について図2を参照しな
がら説明する。まず、図3(a)のように、石英基板1
01上に、膜厚120nmのa−Si膜102をLPC
VD法により形成した後、窒素雰囲気中、600℃で2
0時間、固相成長法により結晶化を行い、図3(b)の
ように、p−Si膜103を形成する。次に、ウェット
酸素雰囲気中において900℃でアニールし、膜厚44
nmの熱酸化膜104を形成する。この時、p−Si膜
厚は100nmに減少している。ここで、p−Si膜1
03中の欠陥密度は1019〔cm-3〕から1017〔cm
-3〕に減少し、膜中酸素濃度は1020〔cm-3〕となっ
ている。
ャネルのp−TFTの製造方法について図2を参照しな
がら説明する。まず、図3(a)のように、石英基板1
01上に、膜厚120nmのa−Si膜102をLPC
VD法により形成した後、窒素雰囲気中、600℃で2
0時間、固相成長法により結晶化を行い、図3(b)の
ように、p−Si膜103を形成する。次に、ウェット
酸素雰囲気中において900℃でアニールし、膜厚44
nmの熱酸化膜104を形成する。この時、p−Si膜
厚は100nmに減少している。ここで、p−Si膜1
03中の欠陥密度は1019〔cm-3〕から1017〔cm
-3〕に減少し、膜中酸素濃度は1020〔cm-3〕となっ
ている。
【0016】次に、図3(c)のように、熱酸化膜10
4を除去せずに、水素雰囲気105の中で1100℃で
30分アニールを行う。この時、膜中酸素濃度は1020
〔cm-3〕から1017〔cm-3〕まで減少する。さら
に、図3(d)のように、前記p−Si膜103をパタ
ーニングして活性層106を形成し、その上にLPCV
D法により膜厚100nmのSiO2 膜からなるゲート
絶縁膜107を形成し、さらにリンを高濃度に含有した
p−Si膜からなるゲート電極108を形成する。次
に、図3(e)のように、イオン注入法により活性層に
リンを高濃度に導入してソース・ドレイン領域109を
形成する。さらにプラズマCVD法によりSiO2 膜か
らなる層間絶縁膜110を形成した後、コンタクトホー
ルを形成し、スパッタ法で堆積したアルミニウムからな
るソース・ドレイン電極111を形成する。
4を除去せずに、水素雰囲気105の中で1100℃で
30分アニールを行う。この時、膜中酸素濃度は1020
〔cm-3〕から1017〔cm-3〕まで減少する。さら
に、図3(d)のように、前記p−Si膜103をパタ
ーニングして活性層106を形成し、その上にLPCV
D法により膜厚100nmのSiO2 膜からなるゲート
絶縁膜107を形成し、さらにリンを高濃度に含有した
p−Si膜からなるゲート電極108を形成する。次
に、図3(e)のように、イオン注入法により活性層に
リンを高濃度に導入してソース・ドレイン領域109を
形成する。さらにプラズマCVD法によりSiO2 膜か
らなる層間絶縁膜110を形成した後、コンタクトホー
ルを形成し、スパッタ法で堆積したアルミニウムからな
るソース・ドレイン電極111を形成する。
【0017】この実施形態においても、p−Si膜10
3を酸素アニールすることでp−Si膜103中の欠陥
密度を減少させることができ、その直後にさらに水素ア
ニールを行うことで酸素濃度を減少させることができ
る。また、この実施形態では、酸素アニールで形成した
熱酸化膜104を除去せずに水素アニールを行うことに
より、水素アニールを高温で行ってもp−Si膜103
の平坦性が劣化するのを抑制することができる。また、
熱酸化膜104を除去せずに水素アニールを行うことで
高温,短時間で水素アニールを行うことができ、スルー
プットを改善することができる。
3を酸素アニールすることでp−Si膜103中の欠陥
密度を減少させることができ、その直後にさらに水素ア
ニールを行うことで酸素濃度を減少させることができ
る。また、この実施形態では、酸素アニールで形成した
熱酸化膜104を除去せずに水素アニールを行うことに
より、水素アニールを高温で行ってもp−Si膜103
の平坦性が劣化するのを抑制することができる。また、
熱酸化膜104を除去せずに水素アニールを行うことで
高温,短時間で水素アニールを行うことができ、スルー
プットを改善することができる。
【0018】因みに、この実施形態においては、p−S
i膜103に対して酸素アニールで形成された熱酸化膜
104を除去せずに水素アニールを行っているため、製
造されたnチャネルp−TFTの移動度は300〔cm
2 /Vs〕まで改善することができた。この移動度の向
上により、駆動回路を50MHz以上で動作させること
が可能となり、第1の実施形態の場合と同様に高品位テ
レビ等への適用を可能とし、デバイスの高性能化を実現
することができた。
i膜103に対して酸素アニールで形成された熱酸化膜
104を除去せずに水素アニールを行っているため、製
造されたnチャネルp−TFTの移動度は300〔cm
2 /Vs〕まで改善することができた。この移動度の向
上により、駆動回路を50MHz以上で動作させること
が可能となり、第1の実施形態の場合と同様に高品位テ
レビ等への適用を可能とし、デバイスの高性能化を実現
することができた。
【0019】なお、前記した第1及び第2の各実施形態
では、いずれもnチャネルのp−TFTの製造プロセス
について述べたが、pチャネルのp−TFTやSOI構
造のMOSFETでも同様に製造することが可能であ
る。
では、いずれもnチャネルのp−TFTの製造プロセス
について述べたが、pチャネルのp−TFTやSOI構
造のMOSFETでも同様に製造することが可能であ
る。
【0020】また、第1の実施形態では、酸素アニール
時の雰囲気をドライ酸素雰囲気とし、第2の実施形態で
はウェット酸素雰囲気としているが、高圧酸素雰囲気あ
るいは低温プラズマ酸素雰囲気で酸素アニールを行って
も同様な効果が得られる。ただし、各酸素雰囲気におけ
る好ましい基板温度の範囲は、ドライ酸素雰囲気ではウ
ェット酸素雰囲気では800〜1100℃、高圧酸素雰
囲気では600℃〜900℃、低温プラズマ酸素雰囲気
では250〜300℃が適当である。これらの温度範囲
以下ではアニール時間が長くなって実用的でなくなり、
逆に温度範囲以上では酸素が急速に進んで膜厚の制御が
困難になったり、表面が荒れる等の問題が生じる。
時の雰囲気をドライ酸素雰囲気とし、第2の実施形態で
はウェット酸素雰囲気としているが、高圧酸素雰囲気あ
るいは低温プラズマ酸素雰囲気で酸素アニールを行って
も同様な効果が得られる。ただし、各酸素雰囲気におけ
る好ましい基板温度の範囲は、ドライ酸素雰囲気ではウ
ェット酸素雰囲気では800〜1100℃、高圧酸素雰
囲気では600℃〜900℃、低温プラズマ酸素雰囲気
では250〜300℃が適当である。これらの温度範囲
以下ではアニール時間が長くなって実用的でなくなり、
逆に温度範囲以上では酸素が急速に進んで膜厚の制御が
困難になったり、表面が荒れる等の問題が生じる。
【0021】さらに、水素アニール時の温度を前記各実
施形態では1100℃としたが、900℃程度でアニー
ルを行っても同様な効果が得られる。ただし、900℃
以下では酸素の拡散係数が小さくなるため、水素アニー
ル時間が長くなり、実用的でなくなる。また、1200
℃程度で水素アニールを行っても同様な効果が得られる
が、1200℃以上では基板が反ったり歪んだりすると
いう問題が生じる。
施形態では1100℃としたが、900℃程度でアニー
ルを行っても同様な効果が得られる。ただし、900℃
以下では酸素の拡散係数が小さくなるため、水素アニー
ル時間が長くなり、実用的でなくなる。また、1200
℃程度で水素アニールを行っても同様な効果が得られる
が、1200℃以上では基板が反ったり歪んだりすると
いう問題が生じる。
【0022】
【発明の効果】以上説明したように本発明は、酸素アニ
ール法によりp−Si膜中の欠陥密度を減少させ、結晶
性を向上させた後、水素雰囲気でアニールを行うことに
より、キャリアの散乱要因となっていた膜中の酸素濃度
を低減することができる。このため、酸素によるキャリ
アの散乱を抑制することができ、キャリア移動度を酸素
アニールのみの場合に比べてさらに改善することがで
き、薄膜トランジスタの高周波特性を高め、高品位テレ
ビ等への適用が可能となる。
ール法によりp−Si膜中の欠陥密度を減少させ、結晶
性を向上させた後、水素雰囲気でアニールを行うことに
より、キャリアの散乱要因となっていた膜中の酸素濃度
を低減することができる。このため、酸素によるキャリ
アの散乱を抑制することができ、キャリア移動度を酸素
アニールのみの場合に比べてさらに改善することがで
き、薄膜トランジスタの高周波特性を高め、高品位テレ
ビ等への適用が可能となる。
【図1】本発明の第1の実施形態を工程順に示す断面図
である。
である。
【図2】水素アニールによる結晶中の動作を説明するた
めの模式図である。
めの模式図である。
【図3】本発明の第2の実施形態を工程順に示す断面図
である。
である。
【図4】従来の製造方法の一例を工程順に示す断面図で
ある。
ある。
【図5】酸素アニールによる結晶中の動作を説明するた
めの模式図である。
めの模式図である。
101 石英基板 102 アモルファスシリコン 103 ポリシリコン 104 熱酸化膜 105 水素雰囲気 106 活性層 107 ゲート酸化膜 108 ゲート電極 109 ソース・ドレイン領域 110 層間絶縁膜 111 ソース・ドレイン電極
───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 平5−315357(JP,A) 特開 昭62−279644(JP,A) 伊藤隆司、石川元、中村宏昭「電子材 料シリーズ VLSIの薄膜技術」丸善 (昭61−9−30)P.17−28 「超LSIプロセスデータハンドブッ ク」(昭57−4−15)サイエンスフォー ラムP.124−130 (58)調査した分野(Int.Cl.6,DB名) H01L 29/786 H01L 21/336
Claims (4)
- 【請求項1】 絶縁性基板上に半導体層を形成する工程
と、前記半導体層を島状構造にパターニングして活性層
を形成する工程と、前記活性層上にゲート絶縁膜を形成
する工程と、前記ゲート絶縁膜上にゲート電極を形成す
る工程と、前記活性層の一部に不純物イオンを高濃度に
注入してソース・ドレイン領域を形成する工程を含む薄
膜トランジスタの製造方法において、前記活性層を構成
する半導体層を酸素雰囲気で加熱する酸素アニール工程
と、この酸素アニール工程後に前記半導体層を水素雰囲
気で900℃から1200℃の範囲でアニールする工程
とを有することを特徴とする薄膜トランジスタの製造方
法。 - 【請求項2】 前記半導体層が多結晶シリコン層である
請求項1に記載の薄膜トランジスタの製造方法。 - 【請求項3】 前記半導体層を形成する工程は、アモル
ファスシリコン層を形成する工程と、このアモルファス
シリコンを結晶化して多結晶シリコン層を形成する工程
を含む請求項2に記載の薄膜トランジスタの製造方法。 - 【請求項4】 前記酸素アニールを、プラズマ酸素雰囲
気において基板温度250〜350℃で、高圧酸素雰囲
気において基板温度600〜900℃で、ウェット酸素
雰囲気において基板温度800〜1100℃で、ドライ
酸素雰囲気において基板温度900〜1200℃のいず
れかで行う請求項1ないし3のいずれかに記載の薄膜ト
ランジスタの製造方法。
Priority Applications (3)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP7296549A JP2800743B2 (ja) | 1995-11-15 | 1995-11-15 | 薄膜トランジスタの製造方法 |
KR1019960054004A KR100253971B1 (ko) | 1995-11-15 | 1996-11-14 | 박막 트랜지스터의 제조방법 |
US08/748,822 US5827772A (en) | 1995-11-15 | 1996-11-14 | Fabrication process for thin film transistor |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP7296549A JP2800743B2 (ja) | 1995-11-15 | 1995-11-15 | 薄膜トランジスタの製造方法 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPH09139499A JPH09139499A (ja) | 1997-05-27 |
JP2800743B2 true JP2800743B2 (ja) | 1998-09-21 |
Family
ID=17834981
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP7296549A Expired - Fee Related JP2800743B2 (ja) | 1995-11-15 | 1995-11-15 | 薄膜トランジスタの製造方法 |
Country Status (3)
Country | Link |
---|---|
US (1) | US5827772A (ja) |
JP (1) | JP2800743B2 (ja) |
KR (1) | KR100253971B1 (ja) |
Families Citing this family (7)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP3451908B2 (ja) * | 1997-11-05 | 2003-09-29 | 信越半導体株式会社 | Soiウエーハの熱処理方法およびsoiウエーハ |
JP2002110662A (ja) * | 2000-09-29 | 2002-04-12 | Toshiba Corp | 半導体装置の製造方法および半導体装置 |
KR100487256B1 (ko) * | 2002-10-31 | 2005-05-03 | 엘지.필립스 엘시디 주식회사 | 폴리 실리콘 박막 트랜지스터 제조방법 |
KR100988084B1 (ko) * | 2003-06-07 | 2010-10-18 | 삼성전자주식회사 | 박막 트랜지스터 제조방법 |
CN1303658C (zh) * | 2004-07-09 | 2007-03-07 | 友达光电股份有限公司 | 薄膜晶体管的制造方法及其结构 |
JP4882322B2 (ja) * | 2004-09-17 | 2012-02-22 | 日本電気株式会社 | 半導体装置、回路、これらを用いた表示装置、及びこれらの駆動方法 |
CN100555375C (zh) | 2004-09-17 | 2009-10-28 | 日本电气株式会社 | 半导体器件、使用该器件的电路和显示设备及其驱动方法 |
Family Cites Families (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2560178B2 (ja) * | 1992-06-29 | 1996-12-04 | 九州電子金属株式会社 | 半導体ウェーハの製造方法 |
US5403762A (en) * | 1993-06-30 | 1995-04-04 | Semiconductor Energy Laboratory Co., Ltd. | Method of fabricating a TFT |
US5663077A (en) * | 1993-07-27 | 1997-09-02 | Semiconductor Energy Laboratory Co., Ltd. | Method of manufacturing a thin film transistor in which the gate insulator comprises two oxide films |
JP2536426B2 (ja) * | 1993-09-21 | 1996-09-18 | 日本電気株式会社 | 半導体装置の製造方法 |
-
1995
- 1995-11-15 JP JP7296549A patent/JP2800743B2/ja not_active Expired - Fee Related
-
1996
- 1996-11-14 US US08/748,822 patent/US5827772A/en not_active Expired - Fee Related
- 1996-11-14 KR KR1019960054004A patent/KR100253971B1/ko not_active IP Right Cessation
Non-Patent Citations (2)
Title |
---|
「超LSIプロセスデータハンドブック」(昭57−4−15)サイエンスフォーラムP.124−130 |
伊藤隆司、石川元、中村宏昭「電子材料シリーズ VLSIの薄膜技術」丸善(昭61−9−30)P.17−28 |
Also Published As
Publication number | Publication date |
---|---|
KR100253971B1 (ko) | 2000-04-15 |
US5827772A (en) | 1998-10-27 |
JPH09139499A (ja) | 1997-05-27 |
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---|---|---|---|
LAPS | Cancellation because of no payment of annual fees |