JPH09139499A - 薄膜トランジスタの製造方法 - Google Patents
薄膜トランジスタの製造方法Info
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- JPH09139499A JPH09139499A JP7296549A JP29654995A JPH09139499A JP H09139499 A JPH09139499 A JP H09139499A JP 7296549 A JP7296549 A JP 7296549A JP 29654995 A JP29654995 A JP 29654995A JP H09139499 A JPH09139499 A JP H09139499A
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- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66409—Unipolar field-effect transistors
- H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
- H01L29/66742—Thin film unipolar transistors
- H01L29/6675—Amorphous silicon or polysilicon transistors
- H01L29/66757—Lateral single gate single channel transistors with non-inverted structure, i.e. the channel layer is formed before the gate
Abstract
(57)【要約】
【課題】 多結晶シリコンを活性層とする薄膜トランジ
スタでは、多結晶シリコン膜を酸素アニールして結晶性
を改善すると、膜中の酸素濃度が増加し、結晶性の向上
に限界が生じる。 【解決手段】 多結晶シリコン膜１０３を酸素アニール
した後に、水素雰囲気１０５でのアニールを行う。ゲー
ト酸化膜１０７、ゲート電極１０８を形成し、ソース・
ドレイン領域１０９を形成し、ソース・ドレイン電極１
１１を形成して薄膜トランジスタを完成する。水素アニ
ールにより多結晶シリコン膜１０３中の酸素濃度が低減
でき、酸素アニールによる結晶性の向上の限界を緩和
し、キャリア移動度が高く高周波特性のよい薄膜トラン
ジスタが実現できる。
スタでは、多結晶シリコン膜を酸素アニールして結晶性
を改善すると、膜中の酸素濃度が増加し、結晶性の向上
に限界が生じる。 【解決手段】 多結晶シリコン膜１０３を酸素アニール
した後に、水素雰囲気１０５でのアニールを行う。ゲー
ト酸化膜１０７、ゲート電極１０８を形成し、ソース・
ドレイン領域１０９を形成し、ソース・ドレイン電極１
１１を形成して薄膜トランジスタを完成する。水素アニ
ールにより多結晶シリコン膜１０３中の酸素濃度が低減
でき、酸素アニールによる結晶性の向上の限界を緩和
し、キャリア移動度が高く高周波特性のよい薄膜トラン
ジスタが実現できる。
Description
【０００１】
【発明の属する技術分野】本発明は薄膜トランジスタ
（ＴＦＴ）の製造方法に関し、特に半導体で構成される
活性層の製造方法に関する。
（ＴＦＴ）の製造方法に関し、特に半導体で構成される
活性層の製造方法に関する。
【０００２】
【従来の技術】多結晶シリコンを活性層とする薄膜トラ
ンジスタ（以下、ｐ−ＴＦＴと略称する）はアモルファ
スシリコンを活性層とする薄膜トランジスタ（ａ−ＴＦ
Ｔ）に比べて高い移動度を有するため、駆動回路一体型
の液晶表示素子や密着型イメージセンサ等への応用が期
待され、各所で活発に研究、開発されている。ｐ−ＴＦ
Ｔを応用したデバイスの１つに、液晶プロジェクタ用ラ
イトバルブがある。現在、マルチメディア対応用として
液晶プロジェクタの高機能化が要求されている。デバイ
スの高機能化にはｐ−ＴＦＴの高性能化が不可欠であ
る。そのための方法として、固相成長法やエキシマレー
ザアニール法、さらにＬＳＩと同様な高温プロセス等が
報告されている。また近年、高温プロセスによるｐ−Ｔ
ＦＴの高性能化の方法として、酸素アニール法が提案さ
れ注目されている（ＳＳＤＭ ’９３，ｐｐ．９９３−
９９５）。
ンジスタ（以下、ｐ−ＴＦＴと略称する）はアモルファ
スシリコンを活性層とする薄膜トランジスタ（ａ−ＴＦ
Ｔ）に比べて高い移動度を有するため、駆動回路一体型
の液晶表示素子や密着型イメージセンサ等への応用が期
待され、各所で活発に研究、開発されている。ｐ−ＴＦ
Ｔを応用したデバイスの１つに、液晶プロジェクタ用ラ
イトバルブがある。現在、マルチメディア対応用として
液晶プロジェクタの高機能化が要求されている。デバイ
スの高機能化にはｐ−ＴＦＴの高性能化が不可欠であ
る。そのための方法として、固相成長法やエキシマレー
ザアニール法、さらにＬＳＩと同様な高温プロセス等が
報告されている。また近年、高温プロセスによるｐ−Ｔ
ＦＴの高性能化の方法として、酸素アニール法が提案さ
れ注目されている（ＳＳＤＭ ’９３，ｐｐ．９９３−
９９５）。
【０００３】この酸素アニール法によるｐ−ＴＦＴの製
造プロセスについて図４を参照しながら説明する。ここ
ではｎチャネルのｐ−ＴＦＴの製造方法について述べ
る。まず、図４（ａ）のように、石英基板３０１上にＬ
ＰＣＶＤ法によりアモルファスシリコン（ａ−Ｓｉ）膜
３０２を１２０ｎｍ堆積した後、窒素雰囲気中で６００
℃で２０時間アニールを行って結晶化させポリシリコン
（ｐ−Ｓｉ）膜３０３を形成する。次に、ドライ酸素雰
囲気中において１１００℃でアニールを行い、図４
（ｂ）のように膜厚４４ｎｍの熱酸化膜３０４を形成す
る。次いで、図４（ｃ）のように前記熱酸化膜３０４を
３％フッ酸を用いて除去する。この時ｐ−Ｓｉ膜３０３
は１００ｎｍの厚さに低減される。そして、前記ｐ−Ｓ
ｉ膜３０３をパターニングし、活性層３０６として構成
し、その上にゲート絶縁膜３０７を被着形成する。
造プロセスについて図４を参照しながら説明する。ここ
ではｎチャネルのｐ−ＴＦＴの製造方法について述べ
る。まず、図４（ａ）のように、石英基板３０１上にＬ
ＰＣＶＤ法によりアモルファスシリコン（ａ−Ｓｉ）膜
３０２を１２０ｎｍ堆積した後、窒素雰囲気中で６００
℃で２０時間アニールを行って結晶化させポリシリコン
（ｐ−Ｓｉ）膜３０３を形成する。次に、ドライ酸素雰
囲気中において１１００℃でアニールを行い、図４
（ｂ）のように膜厚４４ｎｍの熱酸化膜３０４を形成す
る。次いで、図４（ｃ）のように前記熱酸化膜３０４を
３％フッ酸を用いて除去する。この時ｐ−Ｓｉ膜３０３
は１００ｎｍの厚さに低減される。そして、前記ｐ−Ｓ
ｉ膜３０３をパターニングし、活性層３０６として構成
し、その上にゲート絶縁膜３０７を被着形成する。
【０００４】次いで、図４（ｄ）のように、ゲート絶縁
膜３０７上にゲート電極３０８を形成した後、ｐ−Ｓｉ
膜からなる活性層３０６にイオン注入法によりリンを高
濃度に注入し、図４（ｅ）のようにソース・ドレイン領
域３０９を形成する。さらにプラズマＣＶＤ法によりＳ
ｉＯ2 膜からなる層間絶縁膜３１０を形成した後、コン
タクトホールを形成し、スパッタ法で形成したアルミニ
ウムからなるソース・ドレイン電極３１１を形成する。
膜３０７上にゲート電極３０８を形成した後、ｐ−Ｓｉ
膜からなる活性層３０６にイオン注入法によりリンを高
濃度に注入し、図４（ｅ）のようにソース・ドレイン領
域３０９を形成する。さらにプラズマＣＶＤ法によりＳ
ｉＯ2 膜からなる層間絶縁膜３１０を形成した後、コン
タクトホールを形成し、スパッタ法で形成したアルミニ
ウムからなるソース・ドレイン電極３１１を形成する。
【０００５】ところで、前記した活性層３０６を形成す
る際に行われる酸素アニール法では、ｐ−Ｓｉ膜３０３
の欠陥密度が１０19〔ｃｍ-3〕から１０17〔ｃｍ-3〕に
減少することが知られている。このため、酸素アニール
を行わない場合の活性層におけるキャリアの移動度が５
０〔ｃｍ2 ／Ｖｓ〕であるのに対し、酸素アニールを行
うことで１５０〔ｃｍ2 ／Ｖｓ〕にまで向上する。酸素
アニール法により欠陥が減少するメカニズムについて、
図５を参照しながら説明する。ｐ−Ｓｉ膜３０３を酸素
雰囲気でアニールすると表面に熱酸化膜３０４が形成さ
れる。この熱酸化膜３０４が形成されるプロセスにおい
て、格子間を移動可能なシリコン原子４０１が発生し、
結晶粒界３０３に存在するダングリングボンドを終端す
る。このようにして、欠陥密度が減少するものと考えら
れる。
る際に行われる酸素アニール法では、ｐ−Ｓｉ膜３０３
の欠陥密度が１０19〔ｃｍ-3〕から１０17〔ｃｍ-3〕に
減少することが知られている。このため、酸素アニール
を行わない場合の活性層におけるキャリアの移動度が５
０〔ｃｍ2 ／Ｖｓ〕であるのに対し、酸素アニールを行
うことで１５０〔ｃｍ2 ／Ｖｓ〕にまで向上する。酸素
アニール法により欠陥が減少するメカニズムについて、
図５を参照しながら説明する。ｐ−Ｓｉ膜３０３を酸素
雰囲気でアニールすると表面に熱酸化膜３０４が形成さ
れる。この熱酸化膜３０４が形成されるプロセスにおい
て、格子間を移動可能なシリコン原子４０１が発生し、
結晶粒界３０３に存在するダングリングボンドを終端す
る。このようにして、欠陥密度が減少するものと考えら
れる。
【０００６】
【発明が解決しようとする課題】このように、酸素アニ
ール法によりｐ−ＴＦＴにおけるキャリアの移動度が１
５０〔ｃｍ2 ／Ｖｓ〕に改善され、駆動回路は３０ＭＨ
ｚで動作可能となる。しかし、高品位テレビ（ＨＤＴ
Ｖ）に対応させるためには５０ＭＮｚでの動作が要求さ
れるため、ｐ−ＴＦＴの特性としては移動度２００〔ｃ
ｍ2 ／Ｖｓ〕以上が必要となる。前記したように、酸素
アニールによりｐ−Ｓｉ膜中の欠陥密度が減少し、移動
度の向上が実現できる。しかし、図５に示したように、
酸素アニール時には欠陥密度の減少と同時にｐ−Ｓｉ膜
３０３中に酸素原子４０３が入り込み、酸素濃度は１０
20〔ｃｍ-3〕以上に達する。このように酸素濃度が高く
なると、膜中酸素によるキャリアの散乱が起こり、移動
度が抑えられる要因となる。したがって、移動度をさら
に向上することが難しく、前記したような高品位テレビ
等への適用が難しいという問題がある。
ール法によりｐ−ＴＦＴにおけるキャリアの移動度が１
５０〔ｃｍ2 ／Ｖｓ〕に改善され、駆動回路は３０ＭＨ
ｚで動作可能となる。しかし、高品位テレビ（ＨＤＴ
Ｖ）に対応させるためには５０ＭＮｚでの動作が要求さ
れるため、ｐ−ＴＦＴの特性としては移動度２００〔ｃ
ｍ2 ／Ｖｓ〕以上が必要となる。前記したように、酸素
アニールによりｐ−Ｓｉ膜中の欠陥密度が減少し、移動
度の向上が実現できる。しかし、図５に示したように、
酸素アニール時には欠陥密度の減少と同時にｐ−Ｓｉ膜
３０３中に酸素原子４０３が入り込み、酸素濃度は１０
20〔ｃｍ-3〕以上に達する。このように酸素濃度が高く
なると、膜中酸素によるキャリアの散乱が起こり、移動
度が抑えられる要因となる。したがって、移動度をさら
に向上することが難しく、前記したような高品位テレビ
等への適用が難しいという問題がある。
【０００７】本発明の目的は、移動度を向上し、高品位
テレビ等への適用が可能なＴＦＴの製造方法を提供する
ことにある。
テレビ等への適用が可能なＴＦＴの製造方法を提供する
ことにある。
【０００８】
【課題を解決するための手段】本発明の製造方法は、薄
膜トランジスタの活性層としての半導体層に対して、酸
素雰囲気で加熱する酸素アニール工程と、水素雰囲気で
９００℃から１２００℃の範囲でアニールする工程とを
行うことを特徴とする。この半導体層は多結晶シリコン
層であり、例えば、アモルファスシリコン層を形成した
後に、このアモルファスシリコンを結晶化して多結晶シ
リコン層を形成する。
膜トランジスタの活性層としての半導体層に対して、酸
素雰囲気で加熱する酸素アニール工程と、水素雰囲気で
９００℃から１２００℃の範囲でアニールする工程とを
行うことを特徴とする。この半導体層は多結晶シリコン
層であり、例えば、アモルファスシリコン層を形成した
後に、このアモルファスシリコンを結晶化して多結晶シ
リコン層を形成する。
【０００９】また、酸素アニールは、プラズマ酸素雰囲
気において基板温度２５０〜３５０℃で、高圧酸素雰囲
気において基板温度６００〜９００℃で、ウェット酸素
雰囲気において基板温度８００〜１１００℃で、ドライ
酸素雰囲気において基板温度９００〜１２００℃のいず
れかで行うことが好ましい。
気において基板温度２５０〜３５０℃で、高圧酸素雰囲
気において基板温度６００〜９００℃で、ウェット酸素
雰囲気において基板温度８００〜１１００℃で、ドライ
酸素雰囲気において基板温度９００〜１２００℃のいず
れかで行うことが好ましい。
【００１０】
【発明の実施の形態】次に、本発明の実施の形態の一例
について図面を参照して説明する。図１はｎチャネルｐ
−ＴＦＴを製造する第１の実施形態を工程順に示す断面
図である。まず、図１（ａ）のように、石英基板１０１
上に、膜厚１２０ｎｍのａ−Ｓｉ層１０２をＬＰＣＶＤ
法により形成した後、窒素雰囲気中、６００℃で２０時
間、固相成長法により結晶化を行い、図１（ｂ）のよう
に、ｐ−Ｓｉ膜１０３を形成する。次に、ドライ酸素雰
囲気中において１１００℃でアニールを行い、膜厚４４
ｎｍの熱酸化膜１０４を形成する。続いて、図１（ｃ）
のように、前記熱酸化１０４を３％フッ酸を用いて除去
する。この時、ｐ−Ｓｉ膜１０３の膜厚は１００ｎｍに
減少している。ここで、ｐ−Ｓｉ膜中の欠陥密度は１０
19〔ｃｍ-3〕から１０17〔ｃｍ-3〕に減少し、膜中酸素
濃度は１０20〔ｃｍ-3〕となっている。続いて、水素雰
囲気１０５の中で１０００℃で１時間アニールを行う。
この時、ｐ−Ｓｉ膜１０３中の酸素濃度は１０20〔ｃｍ
-3〕から１０17〔ｃｍ-3〕まで減少する。
について図面を参照して説明する。図１はｎチャネルｐ
−ＴＦＴを製造する第１の実施形態を工程順に示す断面
図である。まず、図１（ａ）のように、石英基板１０１
上に、膜厚１２０ｎｍのａ−Ｓｉ層１０２をＬＰＣＶＤ
法により形成した後、窒素雰囲気中、６００℃で２０時
間、固相成長法により結晶化を行い、図１（ｂ）のよう
に、ｐ−Ｓｉ膜１０３を形成する。次に、ドライ酸素雰
囲気中において１１００℃でアニールを行い、膜厚４４
ｎｍの熱酸化膜１０４を形成する。続いて、図１（ｃ）
のように、前記熱酸化１０４を３％フッ酸を用いて除去
する。この時、ｐ−Ｓｉ膜１０３の膜厚は１００ｎｍに
減少している。ここで、ｐ−Ｓｉ膜中の欠陥密度は１０
19〔ｃｍ-3〕から１０17〔ｃｍ-3〕に減少し、膜中酸素
濃度は１０20〔ｃｍ-3〕となっている。続いて、水素雰
囲気１０５の中で１０００℃で１時間アニールを行う。
この時、ｐ−Ｓｉ膜１０３中の酸素濃度は１０20〔ｃｍ
-3〕から１０17〔ｃｍ-3〕まで減少する。
【００１１】次いで、図１（ｄ）のように、前記ｐ−Ｓ
ｉ膜１０３をパターニングして活性層１０６を形成し、
その上にＬＰＣＶＤ法により膜厚１００ｎｍのＳｉＯ2
膜からなるゲート絶縁膜１０７を形成し、さらにリンを
高濃度に含有したｐ−Ｓｉ膜からなるゲート電極１０８
を形成する。そして、図１（ｅ）のように、イオン注入
法により活性層１０６にリンを高濃度に導入してソース
・ドレイン領域１０９を形成する。さらに、プラズマＣ
ＶＤ法によりＳｉＯ2 膜からなる層間絶縁膜１１０を形
成した後、コンタクトホールを形成し、スパッタ法で堆
積したアルミニウムからなるソース・ドレイン電極１１
１を形成する。
ｉ膜１０３をパターニングして活性層１０６を形成し、
その上にＬＰＣＶＤ法により膜厚１００ｎｍのＳｉＯ2
膜からなるゲート絶縁膜１０７を形成し、さらにリンを
高濃度に含有したｐ−Ｓｉ膜からなるゲート電極１０８
を形成する。そして、図１（ｅ）のように、イオン注入
法により活性層１０６にリンを高濃度に導入してソース
・ドレイン領域１０９を形成する。さらに、プラズマＣ
ＶＤ法によりＳｉＯ2 膜からなる層間絶縁膜１１０を形
成した後、コンタクトホールを形成し、スパッタ法で堆
積したアルミニウムからなるソース・ドレイン電極１１
１を形成する。
【００１２】ここで、この第１の実施形態では、活性層
１０６の形成時に、ｐ−Ｓｉ膜１０３を酸素アニールす
ることでｐ−Ｓｉ膜１０３中の欠陥密度を減少させるこ
とができる。これはこれまでと同じである。そして、こ
の処理工程に続いてさらに水素アニールを行うことによ
り、形成された活性層１０６中でのキャリアの散乱要因
となる酸素の濃度を減少させることができる。
１０６の形成時に、ｐ−Ｓｉ膜１０３を酸素アニールす
ることでｐ−Ｓｉ膜１０３中の欠陥密度を減少させるこ
とができる。これはこれまでと同じである。そして、こ
の処理工程に続いてさらに水素アニールを行うことによ
り、形成された活性層１０６中でのキャリアの散乱要因
となる酸素の濃度を減少させることができる。
【００１３】水素アニールによるｐ−Ｓｉ膜中の酸素濃
度の低減メカニズムは次のように考えられる。先ず、水
素アニールは図２（ａ）に示すように、ｐ−Ｓｉ膜１０
３の表面に薄い自然酸化膜１０４が形成されている。ｐ
−Ｓｉ膜１０３中では、ダングリングボンドを終端した
シリコン原子２０１による結晶粒界２０２が存在してお
り、かつ結晶粒内には酸素２０３が入り込んでいる。水
素アニールの初期段階でこの自然酸化膜１０４は、図２
（ｂ）のように、水素２０４により還元されて除去され
る。さらに、水素アニールを行うと、図２（ｃ）のよ
う、表面の酸素濃度はシリコンと水素雰囲気の平衡酸素
濃度となり、酸素２０５が外方拡散するようになる。こ
のようにして、表面酸素濃度が減少する。膜中の酸素は
表面まで拡散して行き、時間と共に徐々に減少する。
度の低減メカニズムは次のように考えられる。先ず、水
素アニールは図２（ａ）に示すように、ｐ−Ｓｉ膜１０
３の表面に薄い自然酸化膜１０４が形成されている。ｐ
−Ｓｉ膜１０３中では、ダングリングボンドを終端した
シリコン原子２０１による結晶粒界２０２が存在してお
り、かつ結晶粒内には酸素２０３が入り込んでいる。水
素アニールの初期段階でこの自然酸化膜１０４は、図２
（ｂ）のように、水素２０４により還元されて除去され
る。さらに、水素アニールを行うと、図２（ｃ）のよ
う、表面の酸素濃度はシリコンと水素雰囲気の平衡酸素
濃度となり、酸素２０５が外方拡散するようになる。こ
のようにして、表面酸素濃度が減少する。膜中の酸素は
表面まで拡散して行き、時間と共に徐々に減少する。
【００１４】因みに、この実施形態では、前記したよう
に熱酸化膜を除去した後に水素アニールを行っているた
め、製造されたｎチャネルｐ−ＴＦＴのキャリア移動度
は２５０〔ｃｍ2 ／Ｖｓ〕まで改善できた。この移動度
の向上により、駆動回路を５０ＭＨｚ以上で動作させる
ことが可能となり、デバイスの高性能化を実現すること
ができ、高品位テレビ等への適用が可能とされた。
に熱酸化膜を除去した後に水素アニールを行っているた
め、製造されたｎチャネルｐ−ＴＦＴのキャリア移動度
は２５０〔ｃｍ2 ／Ｖｓ〕まで改善できた。この移動度
の向上により、駆動回路を５０ＭＨｚ以上で動作させる
ことが可能となり、デバイスの高性能化を実現すること
ができ、高品位テレビ等への適用が可能とされた。
【００１５】次に、本発明の第２の実施形態としてｎチ
ャネルのｐ−ＴＦＴの製造方法について図２を参照しな
がら説明する。まず、図３（ａ）のように、石英基板１
０１上に、膜厚１２０ｎｍのａ−Ｓｉ膜１０２をＬＰＣ
ＶＤ法により形成した後、窒素雰囲気中、６００℃で２
０時間、固相成長法により結晶化を行い、図３（ｂ）の
ように、ｐ−Ｓｉ膜１０３を形成する。次に、ウェット
酸素雰囲気中において９００℃でアニールし、膜厚４４
ｎｍの熱酸化膜１０４を形成する。この時、ｐ−Ｓｉ膜
厚は１００ｎｍに減少している。ここで、ｐ−Ｓｉ膜１
０３中の欠陥密度は１０19〔ｃｍ-3〕から１０17〔ｃｍ
-3〕に減少し、膜中酸素濃度は１０20〔ｃｍ-3〕となっ
ている。
ャネルのｐ−ＴＦＴの製造方法について図２を参照しな
がら説明する。まず、図３（ａ）のように、石英基板１
０１上に、膜厚１２０ｎｍのａ−Ｓｉ膜１０２をＬＰＣ
ＶＤ法により形成した後、窒素雰囲気中、６００℃で２
０時間、固相成長法により結晶化を行い、図３（ｂ）の
ように、ｐ−Ｓｉ膜１０３を形成する。次に、ウェット
酸素雰囲気中において９００℃でアニールし、膜厚４４
ｎｍの熱酸化膜１０４を形成する。この時、ｐ−Ｓｉ膜
厚は１００ｎｍに減少している。ここで、ｐ−Ｓｉ膜１
０３中の欠陥密度は１０19〔ｃｍ-3〕から１０17〔ｃｍ
-3〕に減少し、膜中酸素濃度は１０20〔ｃｍ-3〕となっ
ている。
【００１６】次に、図３（ｃ）のように、熱酸化膜１０
４を除去せずに、水素雰囲気１０５の中で１１００℃で
３０分アニールを行う。この時、膜中酸素濃度は１０20
〔ｃｍ-3〕から１０17〔ｃｍ-3〕まで減少する。さら
に、図３（ｄ）のように、前記ｐ−Ｓｉ膜１０３をパタ
ーニングして活性層１０６を形成し、その上にＬＰＣＶ
Ｄ法により膜厚１００ｎｍのＳｉＯ2 膜からなるゲート
絶縁膜１０７を形成し、さらにリンを高濃度に含有した
ｐ−Ｓｉ膜からなるゲート電極１０８を形成する。次
に、図３（ｅ）のように、イオン注入法により活性層に
リンを高濃度に導入してソース・ドレイン領域１０９を
形成する。さらにプラズマＣＶＤ法によりＳｉＯ2 膜か
らなる層間絶縁膜１１０を形成した後、コンタクトホー
ルを形成し、スパッタ法で堆積したアルミニウムからな
るソース・ドレイン電極１１１を形成する。
４を除去せずに、水素雰囲気１０５の中で１１００℃で
３０分アニールを行う。この時、膜中酸素濃度は１０20
〔ｃｍ-3〕から１０17〔ｃｍ-3〕まで減少する。さら
に、図３（ｄ）のように、前記ｐ−Ｓｉ膜１０３をパタ
ーニングして活性層１０６を形成し、その上にＬＰＣＶ
Ｄ法により膜厚１００ｎｍのＳｉＯ2 膜からなるゲート
絶縁膜１０７を形成し、さらにリンを高濃度に含有した
ｐ−Ｓｉ膜からなるゲート電極１０８を形成する。次
に、図３（ｅ）のように、イオン注入法により活性層に
リンを高濃度に導入してソース・ドレイン領域１０９を
形成する。さらにプラズマＣＶＤ法によりＳｉＯ2 膜か
らなる層間絶縁膜１１０を形成した後、コンタクトホー
ルを形成し、スパッタ法で堆積したアルミニウムからな
るソース・ドレイン電極１１１を形成する。
【００１７】この実施形態においても、ｐ−Ｓｉ膜１０
３を酸素アニールすることでｐ−Ｓｉ膜１０３中の欠陥
密度を減少させることができ、その直後にさらに水素ア
ニールを行うことで酸素濃度を減少させることができ
る。また、この実施形態では、酸素アニールで形成した
熱酸化膜１０４を除去せずに水素アニールを行うことに
より、水素アニールを高温で行ってもｐ−Ｓｉ膜１０３
の平坦性が劣化するのを抑制することができる。また、
熱酸化膜１０４を除去せずに水素アニールを行うことで
高温，短時間で水素アニールを行うことができ、スルー
プットを改善することができる。
３を酸素アニールすることでｐ−Ｓｉ膜１０３中の欠陥
密度を減少させることができ、その直後にさらに水素ア
ニールを行うことで酸素濃度を減少させることができ
る。また、この実施形態では、酸素アニールで形成した
熱酸化膜１０４を除去せずに水素アニールを行うことに
より、水素アニールを高温で行ってもｐ−Ｓｉ膜１０３
の平坦性が劣化するのを抑制することができる。また、
熱酸化膜１０４を除去せずに水素アニールを行うことで
高温，短時間で水素アニールを行うことができ、スルー
プットを改善することができる。
【００１８】因みに、この実施形態においては、ｐ−Ｓ
ｉ膜１０３に対して酸素アニールで形成された熱酸化膜
１０４を除去せずに水素アニールを行っているため、製
造されたｎチャネルｐ−ＴＦＴの移動度は３００〔ｃｍ
2 ／Ｖｓ〕まで改善することができた。この移動度の向
上により、駆動回路を５０ＭＨｚ以上で動作させること
が可能となり、第１の実施形態の場合と同様に高品位テ
レビ等への適用を可能とし、デバイスの高性能化を実現
することができた。
ｉ膜１０３に対して酸素アニールで形成された熱酸化膜
１０４を除去せずに水素アニールを行っているため、製
造されたｎチャネルｐ−ＴＦＴの移動度は３００〔ｃｍ
2 ／Ｖｓ〕まで改善することができた。この移動度の向
上により、駆動回路を５０ＭＨｚ以上で動作させること
が可能となり、第１の実施形態の場合と同様に高品位テ
レビ等への適用を可能とし、デバイスの高性能化を実現
することができた。
【００１９】なお、前記した第１及び第２の各実施形態
では、いずれもｎチャネルのｐ−ＴＦＴの製造プロセス
について述べたが、ｐチャネルのｐ−ＴＦＴやＳＯＩ構
造のＭＯＳＦＥＴでも同様に製造することが可能であ
る。
では、いずれもｎチャネルのｐ−ＴＦＴの製造プロセス
について述べたが、ｐチャネルのｐ−ＴＦＴやＳＯＩ構
造のＭＯＳＦＥＴでも同様に製造することが可能であ
る。
【００２０】また、第１の実施形態では、酸素アニール
時の雰囲気をドライ酸素雰囲気とし、第２の実施形態で
はウェット酸素雰囲気としているが、高圧酸素雰囲気あ
るいは低温プラズマ酸素雰囲気で酸素アニールを行って
も同様な効果が得られる。ただし、各酸素雰囲気におけ
る好ましい基板温度の範囲は、ドライ酸素雰囲気ではウ
ェット酸素雰囲気では８００〜１１００℃、高圧酸素雰
囲気では６００℃〜９００℃、低温プラズマ酸素雰囲気
では２５０〜３００℃が適当である。これらの温度範囲
以下ではアニール時間が長くなって実用的でなくなり、
逆に温度範囲以上では酸素が急速に進んで膜厚の制御が
困難になったり、表面が荒れる等の問題が生じる。
時の雰囲気をドライ酸素雰囲気とし、第２の実施形態で
はウェット酸素雰囲気としているが、高圧酸素雰囲気あ
るいは低温プラズマ酸素雰囲気で酸素アニールを行って
も同様な効果が得られる。ただし、各酸素雰囲気におけ
る好ましい基板温度の範囲は、ドライ酸素雰囲気ではウ
ェット酸素雰囲気では８００〜１１００℃、高圧酸素雰
囲気では６００℃〜９００℃、低温プラズマ酸素雰囲気
では２５０〜３００℃が適当である。これらの温度範囲
以下ではアニール時間が長くなって実用的でなくなり、
逆に温度範囲以上では酸素が急速に進んで膜厚の制御が
困難になったり、表面が荒れる等の問題が生じる。
【００２１】さらに、水素アニール時の温度を前記各実
施形態では１１００℃としたが、９００℃程度でアニー
ルを行っても同様な効果が得られる。ただし、９００℃
以下では酸素の拡散係数が小さくなるため、水素アニー
ル時間が長くなり、実用的でなくなる。また、１２００
℃程度で水素アニールを行っても同様な効果が得られる
が、１２００℃以上では基板が反ったり歪んだりすると
いう問題が生じる。
施形態では１１００℃としたが、９００℃程度でアニー
ルを行っても同様な効果が得られる。ただし、９００℃
以下では酸素の拡散係数が小さくなるため、水素アニー
ル時間が長くなり、実用的でなくなる。また、１２００
℃程度で水素アニールを行っても同様な効果が得られる
が、１２００℃以上では基板が反ったり歪んだりすると
いう問題が生じる。
【００２２】
【発明の効果】以上説明したように本発明は、酸素アニ
ール法によりｐ−Ｓｉ膜中の欠陥密度を減少させ、結晶
性を向上させた後、水素雰囲気でアニールを行うことに
より、キャリアの散乱要因となっていた膜中の酸素濃度
を低減することができる。このため、酸素によるキャリ
アの散乱を抑制することができ、キャリア移動度を酸素
アニールのみの場合に比べてさらに改善することがで
き、薄膜トランジスタの高周波特性を高め、高品位テレ
ビ等への適用が可能となる。
ール法によりｐ−Ｓｉ膜中の欠陥密度を減少させ、結晶
性を向上させた後、水素雰囲気でアニールを行うことに
より、キャリアの散乱要因となっていた膜中の酸素濃度
を低減することができる。このため、酸素によるキャリ
アの散乱を抑制することができ、キャリア移動度を酸素
アニールのみの場合に比べてさらに改善することがで
き、薄膜トランジスタの高周波特性を高め、高品位テレ
ビ等への適用が可能となる。
【図１】本発明の第１の実施形態を工程順に示す断面図
である。
である。
【図２】水素アニールによる結晶中の動作を説明するた
めの模式図である。
めの模式図である。
【図３】本発明の第２の実施形態を工程順に示す断面図
である。
である。
【図４】従来の製造方法の一例を工程順に示す断面図で
ある。
ある。
【図５】酸素アニールによる結晶中の動作を説明するた
めの模式図である。
めの模式図である。
１０１ 石英基板 １０２ アモルファスシリコン １０３ ポリシリコン １０４ 熱酸化膜 １０５ 水素雰囲気 １０６ 活性層 １０７ ゲート酸化膜 １０８ ゲート電極 １０９ ソース・ドレイン領域 １１０ 層間絶縁膜 １１１ ソース・ドレイン電極
Claims (4)
- 【請求項１】 絶縁性基板上に半導体層を形成する工程
と、前記半導体層を島状構造にパターニングして活性層
を形成する工程と、前記活性層上にゲート絶縁膜を形成
する工程と、前記ゲート絶縁膜上にゲート電極を形成す
る工程と、前記活性層の一部に不純物イオンを高濃度に
注入してソース・ドレイン領域を形成する工程を含む薄
膜トランジスタの製造方法において、前記活性層を構成
する半導体層を酸素雰囲気で加熱する酸素アニール工程
と、水素雰囲気で９００℃から１２００℃の範囲でアニ
ールする工程とを有することを特徴とする薄膜トランジ
スタの製造方法。 - 【請求項２】 半導体層が多結晶シリコン層である請求
項１の薄膜トランジスタの製造方法。 - 【請求項３】 半導体層を形成する工程は、アモルファ
スシリコン層を形成する工程と、このアモルファスシリ
コンを結晶化して多結晶シリコン層を形成する工程を含
む請求項２の薄膜トランジスタの製造方法。 - 【請求項４】 酸素アニールを、プラズマ酸素雰囲気に
おいて基板温度２５０〜３５０℃で、高圧酸素雰囲気に
おいて基板温度６００〜９００℃で、ウェット酸素雰囲
気において基板温度８００〜１１００℃で、ドライ酸素
雰囲気において基板温度９００〜１２００℃のいずれか
で行う請求項１ないし３のいずれかの薄膜トランジスタ
の製造方法。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7296549A JP2800743B2 (ja) | 1995-11-15 | 1995-11-15 | 薄膜トランジスタの製造方法 |
| US08/748,822 US5827772A (en) | 1995-11-15 | 1996-11-14 | Fabrication process for thin film transistor |
| KR1019960054004A KR100253971B1 (ko) | 1995-11-15 | 1996-11-14 | 박막 트랜지스터의 제조방법 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7296549A JP2800743B2 (ja) | 1995-11-15 | 1995-11-15 | 薄膜トランジスタの製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH09139499A true JPH09139499A (ja) | 1997-05-27 |
| JP2800743B2 JP2800743B2 (ja) | 1998-09-21 |
Family
ID=17834981
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7296549A Expired - Fee Related JP2800743B2 (ja) | 1995-11-15 | 1995-11-15 | 薄膜トランジスタの製造方法 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US5827772A (ja) |
| JP (1) | JP2800743B2 (ja) |
| KR (1) | KR100253971B1 (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100487256B1 (ko) * | 2002-10-31 | 2005-05-03 | 엘지.필립스 엘시디 주식회사 | 폴리 실리콘 박막 트랜지스터 제조방법 |
| JP2006115484A (ja) * | 2004-09-17 | 2006-04-27 | Nec Corp | 半導体装置、回路、これらを用いた表示装置、及びこれらの駆動方法 |
| KR100988084B1 (ko) * | 2003-06-07 | 2010-10-18 | 삼성전자주식회사 | 박막 트랜지스터 제조방법 |
| US8681084B2 (en) | 2004-09-17 | 2014-03-25 | Gold Charm Limited | Semiconductor device, method for driving same, display device using same and personal digital assistant |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3451908B2 (ja) * | 1997-11-05 | 2003-09-29 | 信越半導体株式会社 | Ｓｏｉウエーハの熱処理方法およびｓｏｉウエーハ |
| JP2002110662A (ja) * | 2000-09-29 | 2002-04-12 | Toshiba Corp | 半導体装置の製造方法および半導体装置 |
| CN1303658C (zh) * | 2004-07-09 | 2007-03-07 | 友达光电股份有限公司 | 薄膜晶体管的制造方法及其结构 |
Family Cites Families (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2560178B2 (ja) * | 1992-06-29 | 1996-12-04 | 九州電子金属株式会社 | 半導体ウェーハの製造方法 |
| US5403762A (en) * | 1993-06-30 | 1995-04-04 | Semiconductor Energy Laboratory Co., Ltd. | Method of fabricating a TFT |
| US5663077A (en) * | 1993-07-27 | 1997-09-02 | Semiconductor Energy Laboratory Co., Ltd. | Method of manufacturing a thin film transistor in which the gate insulator comprises two oxide films |
| JP2536426B2 (ja) * | 1993-09-21 | 1996-09-18 | 日本電気株式会社 | 半導体装置の製造方法 |
-
1995
- 1995-11-15 JP JP7296549A patent/JP2800743B2/ja not_active Expired - Fee Related
-
1996
- 1996-11-14 KR KR1019960054004A patent/KR100253971B1/ko not_active IP Right Cessation
- 1996-11-14 US US08/748,822 patent/US5827772A/en not_active Expired - Fee Related
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100487256B1 (ko) * | 2002-10-31 | 2005-05-03 | 엘지.필립스 엘시디 주식회사 | 폴리 실리콘 박막 트랜지스터 제조방법 |
| KR100988084B1 (ko) * | 2003-06-07 | 2010-10-18 | 삼성전자주식회사 | 박막 트랜지스터 제조방법 |
| JP2006115484A (ja) * | 2004-09-17 | 2006-04-27 | Nec Corp | 半導体装置、回路、これらを用いた表示装置、及びこれらの駆動方法 |
| US8681084B2 (en) | 2004-09-17 | 2014-03-25 | Gold Charm Limited | Semiconductor device, method for driving same, display device using same and personal digital assistant |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2800743B2 (ja) | 1998-09-21 |
| US5827772A (en) | 1998-10-27 |
| KR100253971B1 (ko) | 2000-04-15 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |