JPH0730122A - 多結晶シリコン薄膜トランジスタの製造方法 - Google Patents
多結晶シリコン薄膜トランジスタの製造方法Info
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- JPH0730122A JPH0730122A JP17515893A JP17515893A JPH0730122A JP H0730122 A JPH0730122 A JP H0730122A JP 17515893 A JP17515893 A JP 17515893A JP 17515893 A JP17515893 A JP 17515893A JP H0730122 A JPH0730122 A JP H0730122A
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- layer
- polycrystalline silicon
- forming
- silicon layer
- insulating layer
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- Formation Of Insulating Films (AREA)
- Thin Film Transistor (AREA)
Abstract
(57)【要約】
【目的】 活性層端部の反り上がりを抑え、ゲートと他
のトランジスタのゲート、あるいはゲートと配線との導
通による短絡不良を防ぐ。 【構成】 基板上に多結晶シリコン層を形成する工程
と、この多結晶シリコン層上にゲート絶縁層を形成する
工程と、ゲート絶縁層上にゲート電極層、およびソー
ス、ドレイン領域を形成後、所要の層間絶縁層およびソ
ース、ドレイン電極を形成する工程からなるp-SiＴＦＴ
の製造方法において、ゲート絶縁層を形成する工程が、
多結晶シリコン層上にシリコン層を成膜する工程と、少
なくとも多結晶シリコン層上に形成されたシリコン層を
熱酸化する工程とからなる。
のトランジスタのゲート、あるいはゲートと配線との導
通による短絡不良を防ぐ。 【構成】 基板上に多結晶シリコン層を形成する工程
と、この多結晶シリコン層上にゲート絶縁層を形成する
工程と、ゲート絶縁層上にゲート電極層、およびソー
ス、ドレイン領域を形成後、所要の層間絶縁層およびソ
ース、ドレイン電極を形成する工程からなるp-SiＴＦＴ
の製造方法において、ゲート絶縁層を形成する工程が、
多結晶シリコン層上にシリコン層を成膜する工程と、少
なくとも多結晶シリコン層上に形成されたシリコン層を
熱酸化する工程とからなる。
Description
【０００１】
【産業上の利用分野】本発明は液晶表示装置に使用する
ことのできる多結晶シリコン薄膜トランジスタの製造方
法に関する。
ことのできる多結晶シリコン薄膜トランジスタの製造方
法に関する。
【０００２】
【従来の技術】近年、液晶表示装置は、薄型軽量、低消
費電力という大きな利点をもつため、ＣＲＴに代わる表
示デバイスとして開発が進められている。とくにプロジ
ェクションタイプでは、薄型軽量である液晶パネルの特
長を生かし、フロント型、リア型とも液晶表示装置を用
いた製品の開発が期待されている。液晶表示装置のなか
でも、薄膜トランジスタ（以下ＴＦＴと略称する）など
の3端子素子を表示画素の１つ１つにスイッチとして接
続したアクティブマトリックス型の液晶表示装置は、他
の液晶表示装置に比較して、コントラスト比が高いこ
と、応答速度が格段に優れていることなどから注目され
ており、用いられるＴＦＴの開発研究も活発に行われて
いる。とくに小型の液晶表示装置においては、多結晶シ
リコン薄膜トランジスタ（以下、p-SiＴＦＴと略称す
る）が多用されている。p-SiＴＦＴは高移動度を有する
ことから、ＴＦＴサイズの小型化ができ、さらには同一
基板上に液晶駆動用トランジスタとドライバ回路とを形
成できるために従来の非晶質シリコントランジスタより
も有利とされている。また、一般にp-SiＴＦＴはコプラ
ナ型であるため、高温度に耐える石英基板を使用した場
合、熱酸化やイオン注入といった半導体技術を応用する
ことができる。
費電力という大きな利点をもつため、ＣＲＴに代わる表
示デバイスとして開発が進められている。とくにプロジ
ェクションタイプでは、薄型軽量である液晶パネルの特
長を生かし、フロント型、リア型とも液晶表示装置を用
いた製品の開発が期待されている。液晶表示装置のなか
でも、薄膜トランジスタ（以下ＴＦＴと略称する）など
の3端子素子を表示画素の１つ１つにスイッチとして接
続したアクティブマトリックス型の液晶表示装置は、他
の液晶表示装置に比較して、コントラスト比が高いこ
と、応答速度が格段に優れていることなどから注目され
ており、用いられるＴＦＴの開発研究も活発に行われて
いる。とくに小型の液晶表示装置においては、多結晶シ
リコン薄膜トランジスタ（以下、p-SiＴＦＴと略称す
る）が多用されている。p-SiＴＦＴは高移動度を有する
ことから、ＴＦＴサイズの小型化ができ、さらには同一
基板上に液晶駆動用トランジスタとドライバ回路とを形
成できるために従来の非晶質シリコントランジスタより
も有利とされている。また、一般にp-SiＴＦＴはコプラ
ナ型であるため、高温度に耐える石英基板を使用した場
合、熱酸化やイオン注入といった半導体技術を応用する
ことができる。
【０００３】従来の石英基板を使用したコプラナ型p-Si
ＴＦＴの製造方法の概略について説明する。石英基板上
に多結晶シリコンを成膜した後、Si島を形成し、その後
多結晶シリコン表面を熱酸化して上層にゲート酸化層を
成膜後、ゲート電極を多結晶シリコンで形成する。ソー
スドレイン領域の形成および、ゲート電極の低抵抗化は
自己整合によるイオン注入法を用いる。層間絶縁層を成
膜後ソースドレイン領域の電極を Al 等の金属で形成し
てp-SiＴＦＴを得る。
ＴＦＴの製造方法の概略について説明する。石英基板上
に多結晶シリコンを成膜した後、Si島を形成し、その後
多結晶シリコン表面を熱酸化して上層にゲート酸化層を
成膜後、ゲート電極を多結晶シリコンで形成する。ソー
スドレイン領域の形成および、ゲート電極の低抵抗化は
自己整合によるイオン注入法を用いる。層間絶縁層を成
膜後ソースドレイン領域の電極を Al 等の金属で形成し
てp-SiＴＦＴを得る。
【０００４】
【発明が解決しようとする課題】しかしながら、従来の
石英基板を使用したp-SiＴＦＴの製造方法においては、
図３に示すようにゲート絶縁層形成の際に以下のような
問題があった。図３は、従来のゲート絶縁層の形成方法
を説明したものである。石英基板１の上に活性層多結晶
シリコン層２を成膜後、ケミカルドライエッチング（Ｃ
ＤＥ）法でエッチングを行い、Si島を形成する。このと
きオーバーエッチングによって下地の石英基板も一部エ
ッチングされる（図３(a) ）。ここでゲート絶縁層とな
る熱酸化層４を形成するため、多結晶シリコン２を熱酸
化すると、上や横方向以外に下方向からも酸化が進行し
活性層の端が反り上がってくる（図３(b) ）。この上層
にゲート電極５となる多結晶シリコンを成膜、パターニ
ングすると反り上がった活性層の下に多結晶シリコン６
が残りゲート線と活性層シリコンでつながっている別の
トランジスタのゲート線や活性層シリコン上を通る配線
とが短絡するという問題があった（図３(c) ）。
石英基板を使用したp-SiＴＦＴの製造方法においては、
図３に示すようにゲート絶縁層形成の際に以下のような
問題があった。図３は、従来のゲート絶縁層の形成方法
を説明したものである。石英基板１の上に活性層多結晶
シリコン層２を成膜後、ケミカルドライエッチング（Ｃ
ＤＥ）法でエッチングを行い、Si島を形成する。このと
きオーバーエッチングによって下地の石英基板も一部エ
ッチングされる（図３(a) ）。ここでゲート絶縁層とな
る熱酸化層４を形成するため、多結晶シリコン２を熱酸
化すると、上や横方向以外に下方向からも酸化が進行し
活性層の端が反り上がってくる（図３(b) ）。この上層
にゲート電極５となる多結晶シリコンを成膜、パターニ
ングすると反り上がった活性層の下に多結晶シリコン６
が残りゲート線と活性層シリコンでつながっている別の
トランジスタのゲート線や活性層シリコン上を通る配線
とが短絡するという問題があった（図３(c) ）。
【０００５】本発明は、かかる課題に対処してなされた
もので、活性層端部の反り上がりを抑えることのできる
熱酸化層を有するp-SiＴＦＴの製造方法を提供すること
を目的とする。
もので、活性層端部の反り上がりを抑えることのできる
熱酸化層を有するp-SiＴＦＴの製造方法を提供すること
を目的とする。
【０００６】
【課題を解決するための手段】本発明の第 1のp-SiＴＦ
Ｔの製造方法は、基板上に多結晶シリコン層を形成する
工程と、この多結晶シリコン層上にゲート絶縁層を形成
する工程と、ゲート絶縁層上にゲート電極層、およびソ
ース、ドレイン領域を形成後、所要の層間絶縁層および
ソース、ドレイン電極を形成する工程からなるp-SiＴＦ
Ｔの製造方法において、ゲート絶縁層を形成する工程
が、多結晶シリコン層上にシリコン層を成膜する工程
と、少なくとも多結晶シリコン層上に形成されたシリコ
ン層を熱酸化する工程とからなることを特徴とする。
Ｔの製造方法は、基板上に多結晶シリコン層を形成する
工程と、この多結晶シリコン層上にゲート絶縁層を形成
する工程と、ゲート絶縁層上にゲート電極層、およびソ
ース、ドレイン領域を形成後、所要の層間絶縁層および
ソース、ドレイン電極を形成する工程からなるp-SiＴＦ
Ｔの製造方法において、ゲート絶縁層を形成する工程
が、多結晶シリコン層上にシリコン層を成膜する工程
と、少なくとも多結晶シリコン層上に形成されたシリコ
ン層を熱酸化する工程とからなることを特徴とする。
【０００７】また、本発明の第 2のp-SiＴＦＴの製造方
法は、石英基板上に多結晶シリコン層を形成する工程
と、この多結晶シリコン層上にゲート絶縁層を形成する
工程と、ゲート絶縁層上にゲート電極層、およびソー
ス、ドレイン領域を形成後、所要の層間絶縁層およびソ
ース、ドレイン電極を形成する工程からなるp-SiＴＦＴ
の製造方法において、石英基板上に窒化シリコン層を形
成後、多結晶シリコン層を形成する工程と、この多結晶
シリコン層の表面層を熱酸化することによりゲート絶縁
層を形成する工程とからなることを特徴とする。
法は、石英基板上に多結晶シリコン層を形成する工程
と、この多結晶シリコン層上にゲート絶縁層を形成する
工程と、ゲート絶縁層上にゲート電極層、およびソー
ス、ドレイン領域を形成後、所要の層間絶縁層およびソ
ース、ドレイン電極を形成する工程からなるp-SiＴＦＴ
の製造方法において、石英基板上に窒化シリコン層を形
成後、多結晶シリコン層を形成する工程と、この多結晶
シリコン層の表面層を熱酸化することによりゲート絶縁
層を形成する工程とからなることを特徴とする。
【０００８】本発明の第 1のp-SiＴＦＴの製造方法にお
いて、多結晶シリコン層上にシリコン層を成膜する工程
と、少なくとも多結晶シリコン層上に形成されたシリコ
ン層を熱酸化する工程とからゲート絶縁層は形成される
が、多結晶シリコン層上に形成されるシリコン層は、多
結晶シリコン層であることが好ましい。この多結晶シリ
コン層の形成は非晶質シリコン層を形成後、熱酸化等に
よって多結晶化する方法や、減圧ＣＶＤ法により多結晶
シリコン層を形成する方法等が挙げられる。また、下層
の多結晶シリコン層と上層の多結晶シリコン層をともに
非晶質シリコン層として形成した後、同時に固相成長に
より多結晶シリコン層とすることもできる。下層と上層
の多結晶シリコン層とは結晶粒径が異なることが好まし
く、上層の多結晶シリコン層の結晶粒径が小さいことが
好ましい。このように設定することにより、熱酸化層の
層厚のばらつきを抑えることができる。なお、熱酸化層
は通常の半導体プロセスで用いられている 850〜1000℃
の熱酸化処理法により形成することができる。
いて、多結晶シリコン層上にシリコン層を成膜する工程
と、少なくとも多結晶シリコン層上に形成されたシリコ
ン層を熱酸化する工程とからゲート絶縁層は形成される
が、多結晶シリコン層上に形成されるシリコン層は、多
結晶シリコン層であることが好ましい。この多結晶シリ
コン層の形成は非晶質シリコン層を形成後、熱酸化等に
よって多結晶化する方法や、減圧ＣＶＤ法により多結晶
シリコン層を形成する方法等が挙げられる。また、下層
の多結晶シリコン層と上層の多結晶シリコン層をともに
非晶質シリコン層として形成した後、同時に固相成長に
より多結晶シリコン層とすることもできる。下層と上層
の多結晶シリコン層とは結晶粒径が異なることが好まし
く、上層の多結晶シリコン層の結晶粒径が小さいことが
好ましい。このように設定することにより、熱酸化層の
層厚のばらつきを抑えることができる。なお、熱酸化層
は通常の半導体プロセスで用いられている 850〜1000℃
の熱酸化処理法により形成することができる。
【０００９】上層の多結晶シリコン層の層厚は、ゲート
絶縁層の設計値を考慮して定める必要がある。たとえ
ば、ゲート絶縁層の設計値として 1000 オングストロー
ム必要とすると、シリコン熱酸化層厚は初期のシリコン
層厚の約 2倍となるため、上層の多結晶シリコン層の層
厚は、 500オングストローム以下でなければならない。
また、シリコン熱酸化層は上層の多結晶シリコン層のみ
でもよいが、上層の多結晶シリコン層を熱酸化すると同
時に下層の多結晶シリコン層を数10から数100オングス
トロームの厚さに熱酸化することが好ましい。これによ
り多結晶シリコン層と熱酸化層との界面が安定して保護
される。
絶縁層の設計値を考慮して定める必要がある。たとえ
ば、ゲート絶縁層の設計値として 1000 オングストロー
ム必要とすると、シリコン熱酸化層厚は初期のシリコン
層厚の約 2倍となるため、上層の多結晶シリコン層の層
厚は、 500オングストローム以下でなければならない。
また、シリコン熱酸化層は上層の多結晶シリコン層のみ
でもよいが、上層の多結晶シリコン層を熱酸化すると同
時に下層の多結晶シリコン層を数10から数100オングス
トロームの厚さに熱酸化することが好ましい。これによ
り多結晶シリコン層と熱酸化層との界面が安定して保護
される。
【００１０】本発明の第 2のp-SiＴＦＴの製造方法にお
いて、石英基板上に形成される窒化シリコン層は、減圧
ＣＶＤ法などにより形成することができる。窒化シリコ
ン層を形成することにより、この上層に形成される多結
晶シリコン層の表面を直接熱酸化することができる。多
結晶シリコン層の形成は上述の第 1のp-SiＴＦＴの製造
方法と同じ方法を使用することができる。窒化シリコン
層の層厚は石英基板からの酸素の拡散を防ぎ、かつ上層
の多結晶シリコン層をパターニングする際にオーバーエ
ッチングによりエッチングされない層厚であればよい。
いて、石英基板上に形成される窒化シリコン層は、減圧
ＣＶＤ法などにより形成することができる。窒化シリコ
ン層を形成することにより、この上層に形成される多結
晶シリコン層の表面を直接熱酸化することができる。多
結晶シリコン層の形成は上述の第 1のp-SiＴＦＴの製造
方法と同じ方法を使用することができる。窒化シリコン
層の層厚は石英基板からの酸素の拡散を防ぎ、かつ上層
の多結晶シリコン層をパターニングする際にオーバーエ
ッチングによりエッチングされない層厚であればよい。
【００１１】本発明に係わるp-SiＴＦＴの製造方法にお
いては、ゲート絶縁層上にゲート電極となる多結晶シリ
コン層を形成した後、ゲート電極をパターニングし、不
純物イオンを注入することにより、自己整合によってソ
ース、ドレイン領域を形成する。注入する不純物イオン
は、ｎチャンネルＭＯＳＴＦＴにあっては、リン、ひ
素、アンチモン等の周期率表第 V族の原子をイオン化し
たものであり、ｐチャンネルＭＯＳＴＦＴにあっては、
硼素、インジウム等の周期率表第 III族の原子をイオン
化したものである。その後、層間絶縁層およびソース電
極、ドレイン電極を公知の方法で形成する。
いては、ゲート絶縁層上にゲート電極となる多結晶シリ
コン層を形成した後、ゲート電極をパターニングし、不
純物イオンを注入することにより、自己整合によってソ
ース、ドレイン領域を形成する。注入する不純物イオン
は、ｎチャンネルＭＯＳＴＦＴにあっては、リン、ひ
素、アンチモン等の周期率表第 V族の原子をイオン化し
たものであり、ｐチャンネルＭＯＳＴＦＴにあっては、
硼素、インジウム等の周期率表第 III族の原子をイオン
化したものである。その後、層間絶縁層およびソース電
極、ドレイン電極を公知の方法で形成する。
【００１２】
【作用】活性層多結晶シリコンの端部が熱酸化により反
り上がりを生じるのは、石英基板からの酸素の供給によ
って下方向からの酸化が行われるからである。本発明の
製造方法は、以下に説明するようにこの下方向からの酸
化を防ぐことができる。本発明の第 1のp-SiＴＦＴの製
造方法において、基板上に成膜された多結晶シリコンが
熱酸化される様子を図１に示す。基板１上に多結晶シリ
コン層２を成膜しパターニングしたのが図１(a) であ
る。この多結晶シリコン層２の上に新たな多結晶シリコ
ン層３を成膜した状態を図１(b) に、多結晶シリコン層
３の全部と多結晶シリコン層２の一部とを熱酸化した状
態を図１(c) にそれぞれ示す。新たな多結晶シリコン層
３を成膜し、それを熱酸化することにより、図１(c) で
は熱酸化層４により活性層端部の反り上がりが抑えられ
ている。
り上がりを生じるのは、石英基板からの酸素の供給によ
って下方向からの酸化が行われるからである。本発明の
製造方法は、以下に説明するようにこの下方向からの酸
化を防ぐことができる。本発明の第 1のp-SiＴＦＴの製
造方法において、基板上に成膜された多結晶シリコンが
熱酸化される様子を図１に示す。基板１上に多結晶シリ
コン層２を成膜しパターニングしたのが図１(a) であ
る。この多結晶シリコン層２の上に新たな多結晶シリコ
ン層３を成膜した状態を図１(b) に、多結晶シリコン層
３の全部と多結晶シリコン層２の一部とを熱酸化した状
態を図１(c) にそれぞれ示す。新たな多結晶シリコン層
３を成膜し、それを熱酸化することにより、図１(c) で
は熱酸化層４により活性層端部の反り上がりが抑えられ
ている。
【００１３】本発明の第 2のp-SiＴＦＴの製造方法にお
いて、窒化シリコン層の形成により活性層端部の反り上
がりが抑えられる様子を図２に示す。石英基板１上に窒
化シリコン層７を成膜したのが図２(a) である。窒化シ
リコン層７上に活性層となる多結晶シリコン層２を成膜
しパターニングしたのが図２(b) である。このとき下地
の窒化シリコン層７がオーバーエッチングされないよう
にドライエッチングの条件を定める。多結晶シリコン層
２の表面を熱酸化した状態を図２(c) に示す。窒化シリ
コン層３は酸素の拡散係数が小さいので石英基板１から
の酸化を防ぐことができる。そのため、活性層端部の反
り上がりが抑えられている。また、石英基板１からの汚
染を防ぐことができる。
いて、窒化シリコン層の形成により活性層端部の反り上
がりが抑えられる様子を図２に示す。石英基板１上に窒
化シリコン層７を成膜したのが図２(a) である。窒化シ
リコン層７上に活性層となる多結晶シリコン層２を成膜
しパターニングしたのが図２(b) である。このとき下地
の窒化シリコン層７がオーバーエッチングされないよう
にドライエッチングの条件を定める。多結晶シリコン層
２の表面を熱酸化した状態を図２(c) に示す。窒化シリ
コン層３は酸素の拡散係数が小さいので石英基板１から
の酸化を防ぐことができる。そのため、活性層端部の反
り上がりが抑えられている。また、石英基板１からの汚
染を防ぐことができる。
【００１４】
【実施例】以下、絶縁基板上にｎチャンネルＭＯＳＴＦ
Ｔを製造する場合を例にとり、本発明を詳細に説明す
る。 実施例１ 製造工程図を図４に示す。減圧ＣＶＤ装置によって、成
膜温度 510℃でジシランガスの熱分解法により500 オン
グストローム厚の非晶質シリコンを絶縁基板１上に成膜
し、つづいて拡散炉で 600℃、25時間のアニールを行い
固相成長による結晶化を行い、多結晶シリコン層２を形
成する（図４(a) ）。
Ｔを製造する場合を例にとり、本発明を詳細に説明す
る。 実施例１ 製造工程図を図４に示す。減圧ＣＶＤ装置によって、成
膜温度 510℃でジシランガスの熱分解法により500 オン
グストローム厚の非晶質シリコンを絶縁基板１上に成膜
し、つづいて拡散炉で 600℃、25時間のアニールを行い
固相成長による結晶化を行い、多結晶シリコン層２を形
成する（図４(a) ）。
【００１５】多結晶シリコン層２をパターニングして S
i 島を形成する（図４(b) ）。つづいて減圧ＣＶＤ装置
で成膜温度 600℃で多結晶シリコン層３を 300オングス
トローム成膜する（図４(c) ）。この場合、 2層になっ
た下層の多結晶シリコン層２の粒径は約 1から 2μm 、
上層の多結晶シリコン層３の粒径は約 0.05 から 0.1μ
m となる。このように 2層の粒径を違うものにしたの
は、熱酸化層の層厚のばらつきを抑えるためである。
i 島を形成する（図４(b) ）。つづいて減圧ＣＶＤ装置
で成膜温度 600℃で多結晶シリコン層３を 300オングス
トローム成膜する（図４(c) ）。この場合、 2層になっ
た下層の多結晶シリコン層２の粒径は約 1から 2μm 、
上層の多結晶シリコン層３の粒径は約 0.05 から 0.1μ
m となる。このように 2層の粒径を違うものにしたの
は、熱酸化層の層厚のばらつきを抑えるためである。
【００１６】酸化炉で 900℃で熱酸化を行い 700オング
ストロームの熱酸化層４を成膜する（図４(d) ）。熱酸
化された多結晶シリコン層は、上層の多結晶シリコン層
３が300オングストローム全てと、下層の多結晶シリコ
ン層２が約 50 オングストロームである。
ストロームの熱酸化層４を成膜する（図４(d) ）。熱酸
化された多結晶シリコン層は、上層の多結晶シリコン層
３が300オングストローム全てと、下層の多結晶シリコ
ン層２が約 50 オングストロームである。
【００１７】つぎにゲート電極５として多結晶シリコン
を減圧ＣＶＤ装置によって、5000オングストローム成膜
し、パターニング後イオン注入装置によって燐イオンを
ゲート、ソース、ドレイン領域へ注入する（図４(e)
）。つづいて減圧ＣＶＤ装置で層間絶縁層８としてシ
リコン酸化層を5000オングストローム成膜し、コンタク
トホール９を開口する（図４(f) ）。最後にアルミニウ
ム電極１０を成膜し、パターニングしてp-SiＴＦＴを得
る（図４(g) ）。
を減圧ＣＶＤ装置によって、5000オングストローム成膜
し、パターニング後イオン注入装置によって燐イオンを
ゲート、ソース、ドレイン領域へ注入する（図４(e)
）。つづいて減圧ＣＶＤ装置で層間絶縁層８としてシ
リコン酸化層を5000オングストローム成膜し、コンタク
トホール９を開口する（図４(f) ）。最後にアルミニウ
ム電極１０を成膜し、パターニングしてp-SiＴＦＴを得
る（図４(g) ）。
【００１８】このようにして製造したp-SiＴＦＴは、ゲ
ート電極エッチング時のゲート残りによるゲート線と活
性層シリコンでつながっている別のトランジスタのゲー
ト線や活性層シリコン上を通る配線との短絡不良がなく
なった。
ート電極エッチング時のゲート残りによるゲート線と活
性層シリコンでつながっている別のトランジスタのゲー
ト線や活性層シリコン上を通る配線との短絡不良がなく
なった。
【００１９】実施例２ 製造工程図を図５に示す。石英基板１上に減圧ＣＶＤ装
置によって、成膜温度 700℃でジクロルシランガスとア
ンモニアガスを材料ガスとして窒化シリコン層７を1000
オングストローム成膜する（図５(a) ）。
置によって、成膜温度 700℃でジクロルシランガスとア
ンモニアガスを材料ガスとして窒化シリコン層７を1000
オングストローム成膜する（図５(a) ）。
【００２０】つぎに減圧ＣＶＤ装置によって、成膜温度
510℃でジシランガスの熱分解法により 1200 オングス
トローム厚の非晶質シリコンを基板１上に成膜し、つづ
いて拡散炉で 600℃、25時間のアニールを行い固相成長
による結晶化を行い、多結晶シリコン層２を形成する
（図５(b) ）。
510℃でジシランガスの熱分解法により 1200 オングス
トローム厚の非晶質シリコンを基板１上に成膜し、つづ
いて拡散炉で 600℃、25時間のアニールを行い固相成長
による結晶化を行い、多結晶シリコン層２を形成する
（図５(b) ）。
【００２１】多結晶シリコン層２をパターニングして S
i 島を形成する（図５(c) ）。エッチングはケミカルド
ライエッチング（ＣＤＥ）装置で行うが、多結晶シリコ
ン層２と窒化シリコン層７との選択比を大きくするため
にエッチングガスを通常の多結晶シリコン層をエッチン
グする 4ふっ化炭素 (CF4 ) と酸素(02 ) との流量より
も 4ふっ化炭素 (CF4 ) の流量を大きくする。
i 島を形成する（図５(c) ）。エッチングはケミカルド
ライエッチング（ＣＤＥ）装置で行うが、多結晶シリコ
ン層２と窒化シリコン層７との選択比を大きくするため
にエッチングガスを通常の多結晶シリコン層をエッチン
グする 4ふっ化炭素 (CF4 ) と酸素(02 ) との流量より
も 4ふっ化炭素 (CF4 ) の流量を大きくする。
【００２２】酸化炉で 900℃で熱酸化を行い 700オング
ストロームの熱酸化層４を成膜する（図５(d) ）。つぎ
にゲート電極５として多結晶シリコンを減圧ＣＶＤ装置
によって、5000オングストローム成膜し、パターニング
後イオン注入装置によって燐イオンをゲート、ソース、
ドレイン領域へ注入する（図５(e) ）。つづいて減圧Ｃ
ＶＤ装置で層間絶縁層８としてシリコン酸化層を5000オ
ングストローム成膜し、コンタクトホール９を開口する
（図５(f) ）。最後にアルミニウム電極１０を成膜し、
パターニングしてp-SiＴＦＴを得る（図５(g) ）。
ストロームの熱酸化層４を成膜する（図５(d) ）。つぎ
にゲート電極５として多結晶シリコンを減圧ＣＶＤ装置
によって、5000オングストローム成膜し、パターニング
後イオン注入装置によって燐イオンをゲート、ソース、
ドレイン領域へ注入する（図５(e) ）。つづいて減圧Ｃ
ＶＤ装置で層間絶縁層８としてシリコン酸化層を5000オ
ングストローム成膜し、コンタクトホール９を開口する
（図５(f) ）。最後にアルミニウム電極１０を成膜し、
パターニングしてp-SiＴＦＴを得る（図５(g) ）。
【００２３】このようにして製造したp-SiＴＦＴは、ゲ
ート電極エッチング時のゲート残りによるゲート線と活
性層シリコンでつながっている別のトランジスタのゲー
ト線や活性層シリコン上を通る配線との短絡不良がなく
なった。
ート電極エッチング時のゲート残りによるゲート線と活
性層シリコンでつながっている別のトランジスタのゲー
ト線や活性層シリコン上を通る配線との短絡不良がなく
なった。
【００２４】
【発明の効果】本発明のp-SiＴＦＴの製造方法は、ゲー
ト絶縁層を形成する工程が、多結晶シリコン層上にシリ
コン層を成膜する工程と、少なくとも多結晶シリコン層
上に形成されたシリコン層を熱酸化する工程とからな
り、または、石英基板上に窒化シリコン層を形成後、多
結晶シリコン層を形成する工程と、この多結晶シリコン
層の表面層を熱酸化することによりゲート絶縁層を形成
する工程とからなるので、熱酸化の際に活性層端部の反
り上がりを抑えることのできる。その結果、ゲート電極
エッチング時におけるゲート残りを無くし、ゲートと他
のトランジスタのゲート、あるいはゲートと配線との導
通による短絡不良を防止することができる。したがっ
て、製造工程中の製品不良を減少させることができる。
ト絶縁層を形成する工程が、多結晶シリコン層上にシリ
コン層を成膜する工程と、少なくとも多結晶シリコン層
上に形成されたシリコン層を熱酸化する工程とからな
り、または、石英基板上に窒化シリコン層を形成後、多
結晶シリコン層を形成する工程と、この多結晶シリコン
層の表面層を熱酸化することによりゲート絶縁層を形成
する工程とからなるので、熱酸化の際に活性層端部の反
り上がりを抑えることのできる。その結果、ゲート電極
エッチング時におけるゲート残りを無くし、ゲートと他
のトランジスタのゲート、あるいはゲートと配線との導
通による短絡不良を防止することができる。したがっ
て、製造工程中の製品不良を減少させることができる。
【００２５】また、本発明の製造方法により得られたp-
SiＴＦＴを用いた液晶表示装置は輝度や階調表示が良好
となる。
SiＴＦＴを用いた液晶表示装置は輝度や階調表示が良好
となる。
【図１】第 1のp-SiＴＦＴの製造方法における多結晶シ
リコンが熱酸化される様子を示す図である。
リコンが熱酸化される様子を示す図である。
【図２】第 2のp-SiＴＦＴの製造方法における窒化シリ
コン層の形成により活性層端部の反り上がりが抑えられ
る様子を示す図である。
コン層の形成により活性層端部の反り上がりが抑えられ
る様子を示す図である。
【図３】従来のゲート絶縁層の形成方法を説明した図で
ある。
ある。
【図４】第 1の製造方法におけるp-SiＴＦＴの製造工程
図である。
図である。
【図５】第 2の製造方法におけるp-SiＴＦＴの製造工程
図である。
図である。
１………基板、２………多結晶シリコン層、３………多
結晶シリコン層、４………熱酸化層、５………ゲート電
極、６………残留多結晶シリコン、７………窒化シリコ
ン層、８………層間絶縁層、９………コンタクトホー
ル、１０………アルミニウム電極。
結晶シリコン層、４………熱酸化層、５………ゲート電
極、６………残留多結晶シリコン、７………窒化シリコ
ン層、８………層間絶縁層、９………コンタクトホー
ル、１０………アルミニウム電極。
Claims (2)
- 【請求項１】 基板上に多結晶シリコン層を形成する工
程と、この多結晶シリコン層上にゲート絶縁層を形成す
る工程と、前記ゲート絶縁層上にゲート電極層、および
ソース、ドレイン領域を形成後、所要の層間絶縁層およ
びソース、ドレイン電極を形成する工程からなる多結晶
シリコン薄膜トランジスタの製造方法において、 前記ゲート絶縁層を形成する工程が、前記多結晶シリコ
ン層上にシリコン層を成膜する工程と、少なくとも前記
シリコン層を熱酸化する工程とからなることを特徴とす
る多結晶シリコン薄膜トランジスタの製造方法。 - 【請求項２】 石英基板上に多結晶シリコン層を形成す
る工程と、この多結晶シリコン層上にゲート絶縁層を形
成する工程と、前記ゲート絶縁層上にゲート電極層、お
よびソース、ドレイン領域を形成後、所要の層間絶縁層
およびソース、ドレイン電極を形成する工程からなる多
結晶シリコン薄膜トランジスタの製造方法において、 前記石英基板上に窒化シリコン層を形成後、多結晶シリ
コン層を形成する工程と、この多結晶シリコン層の表面
層を熱酸化することによりゲート絶縁層を形成する工程
とからなることを特徴とする多結晶シリコン薄膜トラン
ジスタの製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP17515893A JPH0730122A (ja) | 1993-07-15 | 1993-07-15 | 多結晶シリコン薄膜トランジスタの製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP17515893A JPH0730122A (ja) | 1993-07-15 | 1993-07-15 | 多結晶シリコン薄膜トランジスタの製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0730122A true JPH0730122A (ja) | 1995-01-31 |
Family
ID=15991280
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP17515893A Withdrawn JPH0730122A (ja) | 1993-07-15 | 1993-07-15 | 多結晶シリコン薄膜トランジスタの製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0730122A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6261971B1 (en) | 1998-05-19 | 2001-07-17 | Semiconductor Energy Laboratory Co., Ltd. | Method of manufacturing a semiconductor device by thermal oxidation of amorphous semiconductor film |
| US7323101B2 (en) | 2002-04-25 | 2008-01-29 | Daicel Chemical Industries, Ltd. | Separating agent for optical isomer and method for preparation thereof |
| US7407576B2 (en) | 2002-11-19 | 2008-08-05 | Daicel Chemical Industries, Ltd. | Separating agent for an optical enantiomeric isomer |
-
1993
- 1993-07-15 JP JP17515893A patent/JPH0730122A/ja not_active Withdrawn
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6261971B1 (en) | 1998-05-19 | 2001-07-17 | Semiconductor Energy Laboratory Co., Ltd. | Method of manufacturing a semiconductor device by thermal oxidation of amorphous semiconductor film |
| US6518104B2 (en) | 1998-05-19 | 2003-02-11 | Semiconductor Energy Laboratory Co., Ltd. | Method of manufacturing a semiconductor device by thermal oxidation of an impurity doped amorphous semiconductor film |
| US7323101B2 (en) | 2002-04-25 | 2008-01-29 | Daicel Chemical Industries, Ltd. | Separating agent for optical isomer and method for preparation thereof |
| US7407576B2 (en) | 2002-11-19 | 2008-08-05 | Daicel Chemical Industries, Ltd. | Separating agent for an optical enantiomeric isomer |
| US8092677B2 (en) | 2002-11-19 | 2012-01-10 | Daicel Chemical Industries, Ltd. | Separating agent for an enantiomeric isomer |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Withdrawal of application because of no request for examination |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 20001003 |