JP2800702B2 - 半導体装置 - Google Patents
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
-
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-
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- H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
- H01L29/10—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode not carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
- H01L29/107—Substrate region of field-effect devices
- H01L29/1075—Substrate region of field-effect devices of field-effect transistors
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Description
【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明は高耐圧のＭＯＳ型トラン
ジスタを備える半導体装置に関し、特にチャネルストッ
パ領域を有するＭＯＳ型トランジスタにおけるソース−
ドレイン間のリークを抑制した半導体装置に関する。
ジスタを備える半導体装置に関し、特にチャネルストッ
パ領域を有するＭＯＳ型トランジスタにおけるソース−
ドレイン間のリークを抑制した半導体装置に関する。
【０００２】
【従来の技術】複数のＭＯＳ型トランジスタを同一半導
体基板に形成する場合、隣接するトランジスタ間での絶
縁分離を図るために素子分離領域下に基板と同一導電型
のチャネルストッパ領域を設けることが行われている。
しかしながら、このチャネルストッバ領域がソース，ド
レイン領域等の高濃度不純物領域に接して形成される
と、その接した領域でのＰＮ接合の逆方向特性が劣化さ
れ、リーク電流が発生されることになる。このため、チ
ャネルストッパ領域と高濃度不純物領域とが直接接触す
ることがないオフセット領域を設けることが提案されて
いるが、このオフセット領域がゲート電極の直下に存在
すると、この領域での電気的反転が生じ易くなり、ドレ
イン−ソース間にリークが発生することになる。
体基板に形成する場合、隣接するトランジスタ間での絶
縁分離を図るために素子分離領域下に基板と同一導電型
のチャネルストッパ領域を設けることが行われている。
しかしながら、このチャネルストッバ領域がソース，ド
レイン領域等の高濃度不純物領域に接して形成される
と、その接した領域でのＰＮ接合の逆方向特性が劣化さ
れ、リーク電流が発生されることになる。このため、チ
ャネルストッパ領域と高濃度不純物領域とが直接接触す
ることがないオフセット領域を設けることが提案されて
いるが、このオフセット領域がゲート電極の直下に存在
すると、この領域での電気的反転が生じ易くなり、ドレ
イン−ソース間にリークが発生することになる。
【０００３】このため、従来ではオフセット構造を採用
する一方で、ゲート電極直下でのソース−ドレイン間リ
ークの防止を図ったものが提案されている。例えば、図
３及び図４は特開平２−１５６７２号公報に記載されて
いるものであり、図３は平面レイアウト図、図４
（ａ），（ｂ），（ｃ）はそれぞれ図３のａａ線、ｂｂ
線、ｃｃ線断面図である。これらの図において、Ｎ型半
導体基板２１にＰウェル２２を形成し、その上にフィー
ルド酸化膜２３、ゲート酸化膜２４、ゲート電極（ポリ
シリコン）２５を形成した後、フィールド酸化膜２３と
ゲート電極２５をマスクにしてＮ型高濃度領域２７を形
成し、ソース，ドレインの各領域を形成する。前記フィ
ールド酸化膜２３の下側にＰ型高濃度領域のチャネルス
トッバ領域２８が形成され、このチャネルストッパ領域
２８はソース領域には直接接触させているが、ゲート電
極２５の直下の途中から外側へ後退させており、ドレイ
ン領域に対しては接触させないようにオフセット領域２
９を設けている。
する一方で、ゲート電極直下でのソース−ドレイン間リ
ークの防止を図ったものが提案されている。例えば、図
３及び図４は特開平２−１５６７２号公報に記載されて
いるものであり、図３は平面レイアウト図、図４
（ａ），（ｂ），（ｃ）はそれぞれ図３のａａ線、ｂｂ
線、ｃｃ線断面図である。これらの図において、Ｎ型半
導体基板２１にＰウェル２２を形成し、その上にフィー
ルド酸化膜２３、ゲート酸化膜２４、ゲート電極（ポリ
シリコン）２５を形成した後、フィールド酸化膜２３と
ゲート電極２５をマスクにしてＮ型高濃度領域２７を形
成し、ソース，ドレインの各領域を形成する。前記フィ
ールド酸化膜２３の下側にＰ型高濃度領域のチャネルス
トッバ領域２８が形成され、このチャネルストッパ領域
２８はソース領域には直接接触させているが、ゲート電
極２５の直下の途中から外側へ後退させており、ドレイ
ン領域に対しては接触させないようにオフセット領域２
９を設けている。
【０００４】この従来の構成では、ドレイン領域を構成
するＮ型高濃度領域２７とチャネルストッパ領域２８と
の間にオフセット領域２９が存在するために、耐圧２０
Ｖ程度までは十分な高耐圧化を図ることができる。ま
た、ゲート電極２５の直下のチャネル近傍にもチャネル
ストッパ領域２８が存在しているため、ドレイン−ソー
ス間のリーク電流を抑制することが可能となる。なお、
ソースはグランドレベルで使用されるため、ソース領域
にオフセット領域が存在していなくとも前記した逆方向
特性の劣化が問題となることはない。
するＮ型高濃度領域２７とチャネルストッパ領域２８と
の間にオフセット領域２９が存在するために、耐圧２０
Ｖ程度までは十分な高耐圧化を図ることができる。ま
た、ゲート電極２５の直下のチャネル近傍にもチャネル
ストッパ領域２８が存在しているため、ドレイン−ソー
ス間のリーク電流を抑制することが可能となる。なお、
ソースはグランドレベルで使用されるため、ソース領域
にオフセット領域が存在していなくとも前記した逆方向
特性の劣化が問題となることはない。
【０００５】
【発明が解決しようとする課題】しかしながら、この従
来の構成では、ゲート電極２５の直下において、ドレイ
ン領域に接する領域にはチャネルストッパ領域２８が存
在していないため、この領域で前記したリークの発生が
生じるという問題がある。
来の構成では、ゲート電極２５の直下において、ドレイ
ン領域に接する領域にはチャネルストッパ領域２８が存
在していないため、この領域で前記したリークの発生が
生じるという問題がある。
【０００６】また、この構成ではドレイン領域はＮ型高
濃度領域２７のみで構成されているため、２０Ｖ以上の
高耐圧を得ることは困難である。この問題に対しては、
ドレイン領域の周囲にＮ型低濃度領域を備えた、いわゆ
る二重ドレイン構造を採用することが考えられるが、こ
の場合にはゲート電極の直下にＮ型低濃度領域が存在さ
れることでチャネル長が長くなり、高耐圧化に伴ってオ
ン抵抗が増大してしまうこともある。
濃度領域２７のみで構成されているため、２０Ｖ以上の
高耐圧を得ることは困難である。この問題に対しては、
ドレイン領域の周囲にＮ型低濃度領域を備えた、いわゆ
る二重ドレイン構造を採用することが考えられるが、こ
の場合にはゲート電極の直下にＮ型低濃度領域が存在さ
れることでチャネル長が長くなり、高耐圧化に伴ってオ
ン抵抗が増大してしまうこともある。
【０００７】
【発明の目的】本発明の目的は、高耐圧化を図るととも
にソース−ドレイン間のリークを抑制した半導体装置を
提供することにある。
にソース−ドレイン間のリークを抑制した半導体装置を
提供することにある。
【０００８】
【課題を解決するための手段】本発明の半導体装置は、
ＭＯＳ型トランジスタを構成するソース領域とドレイン
領域の少なくとも一方が基板と反対の導電型の低濃度領
域と高濃度領域とで構成され、フィールド酸化膜の下側
に形成されるチャネルストッパ領域はソース領域及びド
レイン領域との間に両者を離間させるオフセット領域を
有し、かつゲート電極の直下においてはチャネルストッ
パ領域は素子領域に向けて突出形成されて低濃度領域に
接触されることを特徴とする。
ＭＯＳ型トランジスタを構成するソース領域とドレイン
領域の少なくとも一方が基板と反対の導電型の低濃度領
域と高濃度領域とで構成され、フィールド酸化膜の下側
に形成されるチャネルストッパ領域はソース領域及びド
レイン領域との間に両者を離間させるオフセット領域を
有し、かつゲート電極の直下においてはチャネルストッ
パ領域は素子領域に向けて突出形成されて低濃度領域に
接触されることを特徴とする。
【０００９】例えば、ソース・ドレイン領域の少なくと
も一方は、前記半導体層に形成された低濃度領域と、こ
の低濃度領域内に形成された高濃度領域とで構成され、
低濃度領域はゲート電極の直下の領域まで延長形成さ
れ、この延長形成された領域においてチャネルストッパ
領域に接触される。この場合、ソース・ドレイン領域の
それぞれが低濃度領域と高濃度領域で形成され、ゲート
電極の直下においてソース・ドレイン領域のそれぞれの
低濃度領域にチャネルストッパ領域が接触されることが
好ましい。
も一方は、前記半導体層に形成された低濃度領域と、こ
の低濃度領域内に形成された高濃度領域とで構成され、
低濃度領域はゲート電極の直下の領域まで延長形成さ
れ、この延長形成された領域においてチャネルストッパ
領域に接触される。この場合、ソース・ドレイン領域の
それぞれが低濃度領域と高濃度領域で形成され、ゲート
電極の直下においてソース・ドレイン領域のそれぞれの
低濃度領域にチャネルストッパ領域が接触されることが
好ましい。
【００１０】また、チャネルストッパ領域の表面濃度
は、ソース・ドレイン領域の高濃度領域の表面濃度より
も低濃度で、ソース・ドレイン領域の低濃度領域の表面
濃度よりも高濃度であることが好ましい。
は、ソース・ドレイン領域の高濃度領域の表面濃度より
も低濃度で、ソース・ドレイン領域の低濃度領域の表面
濃度よりも高濃度であることが好ましい。
【００１１】
【作用】チャネルストッパ領域はソース，ドレインの各
領域を構成する高濃度領域及び低濃度領域に対してオフ
セット領域が設けられているため、チャネルストッパ領
域を高濃度に形成しても、ＰＮ接合の逆方向特性が劣化
されることはなく、リーク電流の発生が抑制される。ま
た、ゲート電極の直下では、チャネルストッパ領域は低
濃度領域に接触されているため、チャネル領域に隣接す
る半導体層での反転現象が生じることはなく、リークの
発生が防止される。
領域を構成する高濃度領域及び低濃度領域に対してオフ
セット領域が設けられているため、チャネルストッパ領
域を高濃度に形成しても、ＰＮ接合の逆方向特性が劣化
されることはなく、リーク電流の発生が抑制される。ま
た、ゲート電極の直下では、チャネルストッパ領域は低
濃度領域に接触されているため、チャネル領域に隣接す
る半導体層での反転現象が生じることはなく、リークの
発生が防止される。
【００１２】更に、チャネルストッパ領域は低濃度領域
にのみ接触しているためにＰＮ接合の逆方向特性の劣化
が抑制される。また、ゲート電極の直下に低濃度領域が
存在されても、リークの発生を抑制してその耐圧を向上
することにより、チャネル長を長くする要求がなくな
り、高耐圧化に伴なうオン抵抗の増大を抑制することも
可能となる。
にのみ接触しているためにＰＮ接合の逆方向特性の劣化
が抑制される。また、ゲート電極の直下に低濃度領域が
存在されても、リークの発生を抑制してその耐圧を向上
することにより、チャネル長を長くする要求がなくな
り、高耐圧化に伴なうオン抵抗の増大を抑制することも
可能となる。
【００１３】
【実施例】次に、本発明の実施例を図面を参照して説明
する。図１は本発明の半導体装置の一実施例の平面レイ
アウト図であり、図２（ａ），（ｂ），（ｃ），（ｄ）
はそれぞれ図１のＡＡ線、ＢＢ線、ＣＣ線、ＤＤ線の断
面図である。１Ｅ１５／ｃｍ3 程度にリンがドープされ
たＮ型シリコン基板１に、表面濃度が３Ｅ１６／ｃ
ｍ3 、深さ１０μｍのＰウェル２が形成され、このＰウ
ェル２の表面に素子領域を画成するための厚さ１．２μ
ｍの厚いフィールド酸化膜３が形成される。また、素子
領域には厚さ約０．０５μｍの薄いゲート酸化膜４が形
成される。そして、このゲート酸化膜４の上にはリンが
５Ｅ１９／ｃｍ3 ドープされたポリシリコンからなるゲ
ート電極５が、長さ約５μｍ、厚さ０．６μｍに形成さ
れる。
する。図１は本発明の半導体装置の一実施例の平面レイ
アウト図であり、図２（ａ），（ｂ），（ｃ），（ｄ）
はそれぞれ図１のＡＡ線、ＢＢ線、ＣＣ線、ＤＤ線の断
面図である。１Ｅ１５／ｃｍ3 程度にリンがドープされ
たＮ型シリコン基板１に、表面濃度が３Ｅ１６／ｃ
ｍ3 、深さ１０μｍのＰウェル２が形成され、このＰウ
ェル２の表面に素子領域を画成するための厚さ１．２μ
ｍの厚いフィールド酸化膜３が形成される。また、素子
領域には厚さ約０．０５μｍの薄いゲート酸化膜４が形
成される。そして、このゲート酸化膜４の上にはリンが
５Ｅ１９／ｃｍ3 ドープされたポリシリコンからなるゲ
ート電極５が、長さ約５μｍ、厚さ０．６μｍに形成さ
れる。
【００１４】また、前記Ｐウェル２には、表面濃度が５
Ｅ１６／ｃｍ3 に砒素或いはボロンをドープした深さ約
３μｍのＮ型低濃度領域６を形成する。そして、このＮ
型低濃度領域６の内部に表面濃度が１Ｅ２０／ｃｍ3 に
砒素をドープした、深さ約０．３μｍのＮ型高濃度領域
７を形成し、これらＮ型低濃度領域６とＮ型高濃度領域
７でそれぞれソース領域とドレイン領域とを構成してい
る。
Ｅ１６／ｃｍ3 に砒素或いはボロンをドープした深さ約
３μｍのＮ型低濃度領域６を形成する。そして、このＮ
型低濃度領域６の内部に表面濃度が１Ｅ２０／ｃｍ3 に
砒素をドープした、深さ約０．３μｍのＮ型高濃度領域
７を形成し、これらＮ型低濃度領域６とＮ型高濃度領域
７でそれぞれソース領域とドレイン領域とを構成してい
る。
【００１５】更に、前記フィールド酸化膜３の下側に
は、表面濃度が３Ｅ１７／ｃｍ3 にリンをドープした深
さ約２μｍのチャネルストッパ領域８が形成されてい
る。ここで、このチャネルストッパ領域８は、前記ゲー
ト電極５の直下を除く領域では、前記Ｎ型低濃度領域６
の外周から後退されてＮ型低濃度領域６との間にオフセ
ット領域９が設けられている。一方、前記ゲート電極５
の直下の領域では、チャネルストッパ領域８の一部が素
子領域に向けて内方に突出されており、その先端部が前
記Ｎ型低濃度領域６に接し、かつ同時にチャネル領域１
０に接した状態とされている。
は、表面濃度が３Ｅ１７／ｃｍ3 にリンをドープした深
さ約２μｍのチャネルストッパ領域８が形成されてい
る。ここで、このチャネルストッパ領域８は、前記ゲー
ト電極５の直下を除く領域では、前記Ｎ型低濃度領域６
の外周から後退されてＮ型低濃度領域６との間にオフセ
ット領域９が設けられている。一方、前記ゲート電極５
の直下の領域では、チャネルストッパ領域８の一部が素
子領域に向けて内方に突出されており、その先端部が前
記Ｎ型低濃度領域６に接し、かつ同時にチャネル領域１
０に接した状態とされている。
【００１６】この構成によれば、チャネルストッパ領域
８はソース・ドレイン領域（Ｎ型高濃度領域７及びＮ型
低濃度領域６）に対しては、その間にオフセット領域９
が設けられているため、チャネルストッパ領域８を高濃
度に形成しても、ＰＮ接合の逆方向特性が劣化されるこ
とはなく、リーク電流の発生が抑制される。一方、ゲー
ト電極５の直下では、チャネルストッパ領域８は素子領
域に向けて突出されてＮ型低濃度領域６に接触されてい
るため、ゲート電極５の直下においてチャネル領域１０
に隣接するＰウェル領域２での反転現象が生じることは
なく、リークの発生が防止され、かつチャネルストッパ
領域８はＮ型低濃度領域６にのみ接触しているため、前
記したＰＮ接合の逆方向特性の劣化も抑制できる。
８はソース・ドレイン領域（Ｎ型高濃度領域７及びＮ型
低濃度領域６）に対しては、その間にオフセット領域９
が設けられているため、チャネルストッパ領域８を高濃
度に形成しても、ＰＮ接合の逆方向特性が劣化されるこ
とはなく、リーク電流の発生が抑制される。一方、ゲー
ト電極５の直下では、チャネルストッパ領域８は素子領
域に向けて突出されてＮ型低濃度領域６に接触されてい
るため、ゲート電極５の直下においてチャネル領域１０
に隣接するＰウェル領域２での反転現象が生じることは
なく、リークの発生が防止され、かつチャネルストッパ
領域８はＮ型低濃度領域６にのみ接触しているため、前
記したＰＮ接合の逆方向特性の劣化も抑制できる。
【００１７】更に、ドレイン領域がＮ型高濃度領域７と
Ｎ型低濃度領域６とで構成されているため、２０Ｖ以上
の高耐圧を得ることが可能となり、かつリークを約１０
μＡ以下に抑制することができる。この場合、Ｎ型低濃
度領域６の濃度やサイズによって耐圧を任意に設定する
ことも可能である。なお、ゲート電極５の直下にＮ型低
濃度領域６が存在されても、前記したリークの発生を抑
制してその耐圧を向上することにより、チャネル長を長
くする要求がなくなり、高耐圧化に伴なうオン抵抗の増
大を抑制することも可能である。
Ｎ型低濃度領域６とで構成されているため、２０Ｖ以上
の高耐圧を得ることが可能となり、かつリークを約１０
μＡ以下に抑制することができる。この場合、Ｎ型低濃
度領域６の濃度やサイズによって耐圧を任意に設定する
ことも可能である。なお、ゲート電極５の直下にＮ型低
濃度領域６が存在されても、前記したリークの発生を抑
制してその耐圧を向上することにより、チャネル長を長
くする要求がなくなり、高耐圧化に伴なうオン抵抗の増
大を抑制することも可能である。
【００１８】ここで、前記実施例ではソース領域とドレ
イン領域のそれぞれに対してＮ型低濃度領域を形成し、
かつチャネルストッパ領域を接触させた構造としている
が、ソース領域或いはドレイン領域の一方についてのみ
Ｎ型低濃度領域を形成し、これにチャネルストッパ領域
を接触させる構成としてもよい。この場合には、Ｎ型低
濃度領域を選択的に形成するための工程が必要とされる
ことになる。
イン領域のそれぞれに対してＮ型低濃度領域を形成し、
かつチャネルストッパ領域を接触させた構造としている
が、ソース領域或いはドレイン領域の一方についてのみ
Ｎ型低濃度領域を形成し、これにチャネルストッパ領域
を接触させる構成としてもよい。この場合には、Ｎ型低
濃度領域を選択的に形成するための工程が必要とされる
ことになる。
【００１９】また、前記実施例はＮチャネルＭＯＳ型ト
ランジスタに本発明を適用した例を示しているが、Ｎ型
基板やＮウェルに形成されるＰチャネルＭＯＳ型トラン
ジスタについても本発明を同様に適用することができ
る。
ランジスタに本発明を適用した例を示しているが、Ｎ型
基板やＮウェルに形成されるＰチャネルＭＯＳ型トラン
ジスタについても本発明を同様に適用することができ
る。
【００２０】
【発明の効果】以上説明したように本発明は、フィール
ド酸化膜の下側に形成されるチャネルストッパ領域はソ
ース領域及びドレイン領域との間に両者を離間させるオ
フセット領域を有しているので、チャネルストッパ領域
を高濃度に形成しても、ＰＮ接合の逆方向特性が劣化さ
れることはなく、リーク電流の発生が抑制される。ま
た、ゲート電極の直下においてはチャネルストッパ領域
はソース領域とドレイン領域の低濃度領域に接触されて
いるので、チャネル領域に隣接する半導体層での反転現
象が生じることはなく、リークの発生が防止される。
ド酸化膜の下側に形成されるチャネルストッパ領域はソ
ース領域及びドレイン領域との間に両者を離間させるオ
フセット領域を有しているので、チャネルストッパ領域
を高濃度に形成しても、ＰＮ接合の逆方向特性が劣化さ
れることはなく、リーク電流の発生が抑制される。ま
た、ゲート電極の直下においてはチャネルストッパ領域
はソース領域とドレイン領域の低濃度領域に接触されて
いるので、チャネル領域に隣接する半導体層での反転現
象が生じることはなく、リークの発生が防止される。
【００２１】更に、チャネルストッパ領域は低濃度領域
にのみ接触しているためにＰＮ接合の逆方向特性の劣化
が抑制される。また、ゲート電極の直下に低濃度領域が
存在されても、リークの発生を抑制してその耐圧を向上
することにより、チャネル長を長くする要求がなくな
り、高耐圧化に伴なうオン抵抗の増大を抑制することも
可能となる。
にのみ接触しているためにＰＮ接合の逆方向特性の劣化
が抑制される。また、ゲート電極の直下に低濃度領域が
存在されても、リークの発生を抑制してその耐圧を向上
することにより、チャネル長を長くする要求がなくな
り、高耐圧化に伴なうオン抵抗の増大を抑制することも
可能となる。
【００２２】また、ソース・ドレイン領域の各低濃度領
域がそれぞれゲート電極の直下においてチャネルストッ
パ領域に接触されるように構成すれば、ソース・ドレイ
ン領域の電気的特性の対称性を利用して回路を構成する
場合でも、半導体装置におけるＭＯＳ型トランジスタの
レイアウトの自由度を高め、設計を容易なものにでき
る。
域がそれぞれゲート電極の直下においてチャネルストッ
パ領域に接触されるように構成すれば、ソース・ドレイ
ン領域の電気的特性の対称性を利用して回路を構成する
場合でも、半導体装置におけるＭＯＳ型トランジスタの
レイアウトの自由度を高め、設計を容易なものにでき
る。
【００２３】また、チャネルストッパ領域の表面濃度
は、ソース・ドレイン領域の高濃度領域の表面濃度より
も低濃度で、ソース・ドレイン領域の低濃度領域の表面
濃度よりも高濃度となるように構成することで、前記し
た効果をいっそう顕著なものにできる。
は、ソース・ドレイン領域の高濃度領域の表面濃度より
も低濃度で、ソース・ドレイン領域の低濃度領域の表面
濃度よりも高濃度となるように構成することで、前記し
た効果をいっそう顕著なものにできる。
【図１】本発明の半導体装置の一実施例の平面レイアウ
ト図である。
ト図である。
【図２】図１のＡＡ線、ＢＢ線、ＣＣ線、ＤＤ線の各断
面図である。
面図である。
【図３】従来の半導体装置の一例の平面レイアウト図で
ある。
ある。
【図４】図３のａａ線、ｂｂ線、ｃｃ線の各断面図であ
る。
る。
１ Ｎ型シリコン基板 ２ Ｐウェル ３ フィールド酸化膜 ４ ゲート酸化膜 ５ ゲート電極 ６ Ｎ型低濃度領域 ７ Ｎ型高濃度領域 ８ チャネルストッパ領域 ９ オフセット領域 １０ チャネル領域
Claims (4)
- 【請求項１】 第１導電型の半導体層に素子分離絶縁膜
及びゲート絶縁膜を有し、前記ゲート絶縁膜上にゲート
電極を有し、かつ前記半導体層に第２導電型のソース・
ドレイン領域を有し、前記素子分離絶縁膜の下側に第１
導電型のチャネルストッパ領域を有する半導体装置にお
いて、前記ソース領域とドレイン領域の少なくとも一方
は第２導電型の低濃度領域と高濃度領域とで構成され、
前記チャネルストッパ領域は前記ソース領域及びドレイ
ン領域との間に両者を離間させるオフセット領域を有
し、かつ前記ゲート電極の直下においてはチャネルスト
ッパ領域は素子領域に向けて突出形成されて前記低濃度
領域に接触されることを特徴とする半導体装置。 - 【請求項２】 ソース・ドレイン領域の少なくとも一方
は、前記半導体層に形成された低濃度領域と、この低濃
度領域内に形成された高濃度領域とで構成され、低濃度
領域はゲート電極の直下の領域まで延長形成され、この
延長形成された領域においてチャネルストッパ領域に接
触される請求項１の半導体装置。 - 【請求項３】 ソース・ドレイン領域のそれぞれが低濃
度領域と高濃度領域で形成され、ゲート電極の直下にお
いてソース・ドレイン領域のそれぞれの低濃度領域にチ
ャネルストッパ領域が接触されてなる請求項２の半導体
装置。 - 【請求項４】 チャネルストッパ領域の表面濃度は、ソ
ース・ドレイン領域の高濃度領域の表面濃度よりも低濃
度で、ソース・ドレイン領域の低濃度領域の表面濃度よ
りも高濃度である請求項１ないし３のいずれかの半導体
装置。
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|---|---|---|---|
| JP6290429A JP2800702B2 (ja) | 1994-10-31 | 1994-10-31 | 半導体装置 |
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| US11984479B2 (en) * | 2021-02-17 | 2024-05-14 | Analog Devices International Unlimited Company | Hybrid field-effect transistor |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62229880A (ja) * | 1986-03-31 | 1987-10-08 | Toshiba Corp | 半導体装置及びその製造方法 |
| JPH06349854A (ja) * | 1993-06-11 | 1994-12-22 | Sony Corp | トランジスタの製造方法 |
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|---|---|---|---|---|
| JPS5694732A (en) * | 1979-12-28 | 1981-07-31 | Fujitsu Ltd | Semiconductor substrate |
| US4590665A (en) * | 1984-12-10 | 1986-05-27 | Solid State Scientific, Inc. | Method for double doping sources and drains in an EPROM |
| US5192993A (en) * | 1988-09-27 | 1993-03-09 | Kabushiki Kaisha Toshiba | Semiconductor device having improved element isolation area |
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- 1995-10-31 KR KR1019950038578A patent/KR100190145B1/ko not_active IP Right Cessation
- 1995-10-31 US US08/550,773 patent/US5641982A/en not_active Expired - Fee Related
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62229880A (ja) * | 1986-03-31 | 1987-10-08 | Toshiba Corp | 半導体装置及びその製造方法 |
| JPH06349854A (ja) * | 1993-06-11 | 1994-12-22 | Sony Corp | トランジスタの製造方法 |
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