JP4577948B2 - オフセットゲート型電界効果トランジスタ - Google Patents
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Description
【０００１】
【発明の属する技術分野】
本発明は、オフセット領域（耐圧が必要なトランジスタのアクティブ領域間に設けられる、チャネルが発生し難い、低い不純物濃度と厚い絶縁膜を持った領域）を利用した高耐圧のオフセットゲート型の電界効果トランジスタ（以下「ＦＥＴ」という。）に関するものである。
【０００２】
【従来の技術】
図２（ａ）、（ｂ）は従来のオフセットゲート型ＦＥＴの一例を示す構成図であり、同図（ａ）は平面図、及び同図（ｂ）は同図（ａ）のＡ−Ａ線断面図である。
【０００３】
このオフセットゲート型ＦＥＴは、オフセット領域を利用した高耐圧トランジスタであり、Ｎ型シリコン基板１内に、アクティブ領域であるＰ+ 不純物層からなるソース領域２とＰ+ 不純物層からなるドレイン領域３とが、所定距離隔てて対向して形成されている。ソース領域２とドレイン領域３との間には、ゲート領域４が形成されている。ゲート領域４は、ソース領域２とドレイン領域３との間のシリコン基板１の表面に形成されたゲート酸化膜４ａを有し、このゲート酸化膜４ａ上にゲート電極４ｂが形成されている。
【０００４】
シリコン基板１内には、ソース領域２、ドレイン領域３及びゲート領域４を囲むように、アクティブ領域であるＮ+ 不純物層からなるバックゲート領域５が形成されている。バックゲート領域５は、チャネルストッパの機能を有している。
ソース領域２、ドレイン領域３及びゲート領域４とバックゲート領域５との間のシリコン基板１内には、オフセット領域６が形成されている。オフセット領域６は、ソース領域２及びドレイン領域３よりも低濃度のオフセット不純物層であるＰ型オフセット層６ａを有し、このオフセット層６ａ上に、ゲート酸化膜４ａよりも厚いオフセット酸化膜６ｂが形成されている。
【０００５】
ソース領域２、ドレイン領域３、ゲート領域４、バックゲート領域５、及びオフセット領域６上には、全面を覆う絶縁膜７が形成され、この絶縁膜７の所定箇所に複数のコンタクトホール８が開口されている。各コンタクトホール８上にはメタル配線９が形成され、このメタル配線９がコンタクトホール８を介してソース領域２、ドレイン領域３、ゲート領域４、及びバックゲート領域５にそれぞれ電気的に接続されている。メタル配線９上は、パッシベーション膜１０で覆われている。
【０００６】
このようなオフセットゲート型ＦＥＴでは、ドレイン領域３とソース領域２との間にドレイン・ソース間電圧Ｖｄｓを加えると、ドレイン領域３→オフセット層６ａ→ゲート領域４下→オフセット層６ａ→ソース領域２、という経路でドレイン電流Ｉｄが流れる。ゲート領域４とソース領域２との間のＰＮ接合に逆方向電圧を加えると、ＰＮ接合の空乏層が逆方向電圧によって広がり、ドレイン電流Ｉｄの通路（チャネル）が狭くなって電流が流れにくくなる。このため、ゲート・ソース間電圧Ｖｇｓでドレイン電流Ｉｄの大きさを変えることができる。ＦＥＴがオフ状態の時には、チャネル発生を抑制してドレイン電流Ｉｄを遮断することが必要となる。そこで、オフセット領域６を設けてチャネル発生を抑制し、高耐圧化を図っている。
【０００７】
【発明が解決しようとする課題】
しかしながら、従来のオフセットゲート型ＦＥＴやこれを用いた半導体装置では、次の（Ａ）、（Ｂ）のような課題があった。
（Ａ） 図２のようなオフセットゲート型ＦＥＴでは、目標とする耐圧が高くなるに従い、アクティブ領域であるソース領域２及びドレイン領域３間におけるオフセット領域６下のチャネル発生を抑えるため、オフセット領域６の幅を広げることで対応してきた。
【０００８】
ところが、高耐圧化のためにオフセット領域６を拡大すると、トランジスタサイズが大きくなり、例えば１枚のウエハを用いて多数のトランジスタを製造する場合、得られるトランジスタ数が少なくなってこのトランジスタを使用した製品の生産性が低下する。また、ソース領域２とゲート領域４の間及びドレイン領域３とゲート領域４の間のオフセット領域６の拡大は、Ｖｄｓ−Ｉｄ特性曲線が大きくなって感度が低下し、ＦＥＴの電気的特性の低下を引き起こす。
【０００９】
そこで、オフセット領域６のサイズを大きくすることなく、ＦＥＴの耐圧を向上させるためには、該オフセット領域６のチャネル発生を抑える必要がある。しかし、これを実現するには、オフセット領域６におけるオフセット層６ａの不純物濃度や酸化膜６ｂの厚みを変える必要があり、ウエハプロセスの変更や追加が必要であった。
【００１０】
（Ｂ） 従来のオフセットゲート型ＦＥＴを用いた半導体装置において、例えば、複数のＦＥＴからなる第１のトランジスタ群と、これと同一導電型の複数のＦＥＴからなる第２のトランジスタ群とが、所定距離隔てて半導体基板内に形成されている場合、これらの第１と第２のトランジスタ群の間にチャネルストッパ領域を設けてチャネル発生を抑え、リーク電流を遮断して耐圧を高くすることも行われている。このような場合においても、前記（Ａ）の課題と同様に、チャネルストッパ領域を拡大することなく、チャネルの発生を抑え、半導体装置の耐圧を向上させることが困難であった。
【００１１】
本発明は、前記従来技術のもっていた課題を解決し、オフセット領域等を拡大することなく、チャネル発生を抑え、耐圧を向上させることができるオフセットゲート型ＦＥＴを提供することを目的とする。
【００１２】
【課題を解決するための手段】
前記課題を解決するために、本発明のうちの第１の発明は、オフセットゲート型ＦＥＴにおいて、半導体基板内に所定距離隔てて対向して形成された不純物層からなるソース領域及びドレイン領域と、前記ソ−ス領域と前記ドレイン領域との間の前記半導体基板の表面に形成されたゲート絶縁膜、及び該ゲート絶縁膜上に形成された第１のゲート電極を有するゲート領域と、前記ソース領域、前記ドレイン領域及び前記ゲート領域を囲むように前記半導体基板内に環状に形成された不純物層からなるバックゲート領域と、前記ソース領域、前記ドレイン領域及び前記ゲート領域と前記バックゲート領域との間、かつ、該ソース領域と該ゲート領域との間、及び該ドレイン領域と該ゲート領域との間の前記半導体基板内に形成され、該ソース領域及び該ドレイン領域よりも低濃度のオフセット不純物層と、該オフセット不純物層上に形成され、前記ゲート絶縁膜よりも厚いオフセット絶縁膜とを有するオフセット領域と、前記ソース領域と前記ゲート領域との間、及び前記ドレイン領域と該ゲート領域との間の前記オフセット領域の全て又は一部を覆うように形成され、前記バックゲート領域に電気的に接続された第２のゲート電極と、を備えている。
【００１３】
これにより、ドレイン領域とソース領域との間に電圧を加えると、チャネルが形成されてドレイン電流が流れ、ゲート・ソース間電圧でドレイン電流の大きさが変えられる。ＦＥＴのオフ状態においては、バックゲート電位に保持された第２のゲート電極によってこの下のオフセット領域がオフ状態となり、このオフセット領域のチャネル発生が抑制される。
【００１４】
第２の発明は、オフセットゲート型ＦＥＴにおいて、第１の発明のソース領域、ドレイン領域、ゲート領域、バックゲ−ト領域及びオフセット領域と、前記ソース領域及び前記ドレイン領域の周囲の前記オフセット領域の全て又は一部を覆うように形成され、前記バックゲート領域に電気的に接続された第２のゲート電極と、を備えている。
【００１５】
これにより、ＦＥＴがオフ状態の時に、バックゲート電位に保持された第２のゲート電極により、ソース領域とゲート領域との間がオフ状態になると共に、ドレイン領域とゲート領域との間がオフ状態になり、この第２のゲート電極下のオフセット領域でのチャネル発生が抑制される。さらに、バックゲート電位に保持された第２のゲート電極により、ソース領域とバックゲート領域との間がオフ状態になると共に、ドレイン領域とバックゲート領域との間がオフ状態になり、チャネル発生が抑制される。
【００１６】
第３の発明は、オフセットゲート型ＦＥＴにおいて、第１の発明のソース領域、ドレイン領域、ゲート領域、バックゲ−ト領域及びオフセット領域と、前記ソース領域と前記バックゲート領域との間、及び前記ドレイン領域と該バックゲート領域との間の前記オフセット領域の全て又は一部を覆うように形成され、該バックゲート領域に電気的に接続された第２のゲート電極と、を備えている。
【００１７】
これにより、バックゲート電位に保持された第２のゲート電極により、ソース領域とバックゲート領域との間がオフ状態になると共に、ドレイン領域とバックゲート領域との間がオフ状態になり、チャネル発生が抑制される。
【００２０】
【発明の実施の形態】
（第１の実施形態）
図１（ａ）、（ｂ）は本発明の第１の実施形態を示すオフセットゲート型ＦＥＴの構成図であり、同図（ａ）は平面図、及び同図（ｂ）は同図（ａ）のＢ−Ｂ線断面図である。
【００２１】
このオフセットゲート型ＦＥＴでは、半導体基板（例えば、Ｎ型シリコン基板）１１内に、アクティブ領域であるＰ+ 不純物層からなるソース領域１２とＰ+ 不純物層からなるドレイン領域１３とが、所定距離隔てて対向して形成されている。アクティブ領域であるソース領域１２とドレイン領域１３との間には、ゲート領域１４が形成されている。ゲート領域１４は、ソース領域１２とドレイン領域１３との間のシリコン基板１１の表面に形成されたゲート絶縁膜（例えば、ゲート酸化膜）１４ａを有し、このゲート酸化膜１４ａ上に、ポリシリコン等の第１のゲート電極１４ｂが形成されている。ソース領域１２、ドレイン領域１３及びゲート領域１４を囲むように、シリコン基板１１内に環状のバックゲート領域１５が形成されている。バックゲート領域１５は、Ｎ+ 不純物層から成り、チャネルストッパとしての機能を有している。
【００２２】
ソース領域１２、ドレイン領域１３及びゲート領域１４とバックゲート領域１５との間のシリコン基板１１内には、オフセット領域１６が形成されている。オフセット領域１６には、ソース領域１２及びドレイン領域１３よりも低濃度のオフセット不純物層（例えば、Ｐ型オフセット層）１６ａが形成され、このオフセット層１６ａ上に、ゲート酸化膜１４ａよりも厚いオフセット絶縁膜（例えば、酸化膜）１６ｂが形成されている。ソース領域１２とゲート領域１４の間、及びドレイン領域１３とゲート領域１４の間のオフセット領域１６上には、これらのオフセット領域１６の全てまたは一部を覆うようにポリシリコン等の第２のゲート電極１７が形成されている。
【００２３】
ソース領域１２、ドレイン領域１３、ゲート領域１４及びバックゲート領域１５等の全面には、リンシリカ等の絶縁膜１８が形成されている。絶縁膜１８において、ソース領域１２、ドレイン領域１３、ゲート領域１４、バックゲート領域１５及び第２のゲート電極１７上には、コンタクトホール１９が開口されている。コンタクトホール１９上にはアルミニウム等のメタル配線２０が形成され、このメタル配線２０が、コンタクトホール１９を介してソース領域１２、ドレイン領域１３、ゲート領域１４、バックゲート領域１５及び第２のゲート電極１７に電気的に接続されている。さらに、ゲート電極１７の両端は、コンタクトホール１９及びメタル配線２０を介してバックゲート領域１５に電気的に接続されている。メタル配線２０上の全面には、窒化膜等のパッシベーション膜２１が形成されている。
【００２４】
このようなオフセットゲート型ＦＥＴは、例えば、次のようにして製造される。
シリコン基板１１の所定箇所に、ホトリソグラフィ技術を用いてＰ型不純物イオンを打ち込み、複数のオフセット層１６ａを形成する。各オフセット層１６ａ上に、熱酸化等によって膜厚の厚い酸化膜１６ｂをそれぞれ形成する。各酸化膜１６ｂ間に、ゲート酸化膜１４ａを形成する。ホトリソグラフィ技術により、ゲート酸化膜１４ａ上に、ポリシリコン等の第１のゲート電極１４ｂを形成すると共に、ゲート領域１４とソース領域１２及びドレイン領域１３との間の酸化膜１６ｂ上に、ポリシリコン等の第２のゲート電極１７を形成する。
【００２５】
各オフセット領域１６間にＰ+ 不純物イオンを打ち込んでソース領域１２及びドレイン領域１３を形成すると共に、Ｎ+ 不純物イオンを打ち込んでバックゲート領域１５を形成する。全面に絶縁膜１８を形成し、ソース領域１２、ドレイン領域１３、ゲート電極１４ｂ，１７、及びバックゲート領域１５上に、コンタクトホール１９を開口する。ホトリソグラフィ技術により、各コンタクトホール１９上にメタル配線２０を形成する。その後、全面にパッシベーション膜２１を形成すれば、図１のオフセットゲート型ＦＥＴの製造が終了する。
【００２６】
このようにして製造されたオフセットゲート型ＦＥＴでは、メタル配線２０によってドレイン領域１３とソース領域１２との間に電圧を加えると、ドレイン領域１３→オフセット層１６ａ→ゲート酸化膜１４ａ下→オフセット層１６ａ→ソース領域１２、という経路でドレイン電流Ｉｄが流れ、ゲート・ソース間電圧Ｖｇｓによってドレイン電流Ｉｄの大きさを変えることができる。ソース領域１２とゲート領域１４の間のゲート電極１７、及びドレイン領域１３とゲート領域１４の間のゲート電極１７は、メタル配線２０によってバックゲート領域１５に接続されてバックゲート電位に保持されている。このため、ＦＥＴにおけるソース領域１２及びドレイン領域１３間のオフ状態において、ソース領域１２とゲート領域１４の間は、オフ状態になってチャネル発生が抑制されると共に、ドレイン領域１３とゲート領域１４の間も、オフ状態になってチャネル発生が抑制される。
【００２７】
この第１の実施形態では、次（１）、（２）のような効果がある。
（１） ＦＥＴにおけるソース領域１２及びドレイン領域１３間のオフ状態において、ソース領域１２とゲート領域１４との間のゲート電極１７と、ドレイン領域１３とゲート領域１４との間のゲート電極１７とは、それぞれＦＥＴとして動作してオフ状態になり、これらのゲート電極１７下のチャネル発生を抑制する。このため、ソース領域１２とゲート領域１４との間、及びドレイン領域１３とゲート領域１４との間の耐圧が向上する。逆に、耐圧を一定の値に抑え、ソース領域１２及びゲート領域１４間のオフセット領域１６の長さと、ドレイン領域１３及びゲート領域１４間のオフセット領域１６の長さとを縮小し、トランジスタサイズを小さくすることも可能である。しかも、ゲート電極１７は、ゲート電極１４ｂと同様の材質を用いて同時に形成されるため、ウエハプロセスの変更や追加も必要ない。
【００２８】
（２） ゲート電極１７の電位は、バックゲート領域１５に接続されてバックゲート電位に保持されているので、ＦＥＴのオン／オフ状態に拘らず一定であり、この結果、耐圧の変化も少ない。
【００２９】
（第２の実施形態）
図３（ａ）、（ｂ）は本発明の第２の実施形態を示すオフセットゲート型ＦＥＴの構成図あり、同図（ａ）は平面図、及び同図（ｂ）は同図（ａ）のＣ−Ｃ線断面図である。この図３では、第１の実施形態を示す図１中の要素と共通の要素には共通の符号が付されている。
【００３０】
このオフセットゲート型ＦＥＴでは、図１の第２のゲート電極１７に代えて、平面形状の異なる第２のゲート電極１７Ａが設けられている。第２のゲート電極１７Ａは、オフセット領域１６上のほぼ全面に形成され、ソース領域１２及びゲート領域１４の間、ドレイン領域１３及びゲート領域１４の間、ソース領域１２及びバックゲート領域１５の間、さらにドレイン領域１３及びバックゲート領域１５の間をそれぞれ覆っている。この第２のゲート電極１７Ａは、例えば、第１のゲート電極１４ｂと同様のポリシリコン等の材質を用いて同時に形成される。
ゲート電極１７Ａの周縁は、コンタクトホール１９及びメタル配線２０を介してバックゲート領域１５に電気的に接続されている。その他の構成は、第１の実施形態と同様である。
このオフセットゲート型ＦＥＴでは、第１の実施形態とほぼ同様の作用及び効果を奏する。
【００３１】
さらに、この第２の実施形態のオフセットゲート型ＦＥＴでは、ソース領域１２・ゲート領域１４間及びドレイン領域１３・ゲート領域１４間に加え、ソース領域１２・バックゲート領域１５間及びドレイン領域１３・バックゲート領域１５間のオフセット領域１６が、バックゲート電位に保持された第２のゲート電極１７Ａで覆われている。このため、ＦＥＴにおけるソース領域１２及びドレイン領域１３間のオフ状態において、ソース領域１２・ゲート領域１４間、ドレイン領域１３・ゲート領域１４間、ソース領域１２・バックゲート領域１５間、及びドレイン領域１３・バックゲート領域１５間がそれぞれＦＥＴとして動作してオフ状態になり、これらのゲート電極１７Ａ下のチャネル発生を抑制する。
【００３２】
よって、ソース領域１２・ゲート領域１４間、及びドレイン領域１３・ゲート領域１４間の耐圧が向上すると共に、ソース領域１２・バックゲート領域１５間、及びドレイン領域１３・バックゲート領域１５間の耐圧も向上し、第１の実施形態に比べてＦＥＴの耐圧がより向上する。
【００３３】
（第３の実施形態）
図４（ａ）、（ｂ）は本発明の第３の実施形態を示すオフセットゲート型ＦＥＴの構成図であり、同図（ａ）は平面図、及び同図（ｂ）は同図（ａ）のＤ−Ｄ線断面図である。この図４では、第１の実施形態を示す図１中の要素と共通の要素には共通の符号が付されている。
【００３４】
このオフセットゲート型ＦＥＴでは、図１の第２のゲート電極１７に代えて、平面形状の異なる第２のゲート電極１７Ｂが設けられている。第２のゲート電極１７Ｂは、ソース領域１２・バックゲート領域１５間、及びドレイン領域１３・バックゲート領域１４間のオフセット領域１６を覆っている。この第２のゲート電極１７Ｂは、例えば、第１のゲート電極１４ｂと同様のポリシリコン等の材料を用いて同時に形成される。ゲート電極１７Ｂの周縁は、コンタクトホール１９及びメタル配線２０を介してバックゲート領域１５に電気的に接続されている。
その他の構成は、第１の実施形態と同様である。
【００３５】
この第３の実施形態では、ＦＥＴにおけるソース領域１２及びドレイン領域１３間のオフ状態において、ソース領域１２・バックゲート領域１５間、及びドレイン領域１３・バックゲート領域１５間がそれぞれＦＥＴとして動作してオフ状態になり、これらのゲート電極１７Ｂ下のチャネル発生を抑制する。このため、ソース領域１２・バックゲート領域１５間、及びドレイン領域１３・バックゲート領域１５間の耐圧が向上する。その他は、第１の実施形態とほぼ同様の作用及び効果を奏する。
【００３６】
（第４の実施形態）
図５は、本発明の第４の実施形態を示す半導体装置の概略の平面図である。
この半導体装置は、半導体基板（例えば、Ｐ型シリコン基板）３１を有し、このシリコン基板３１内に、第１のトランジスタ群を構成する面積の大きなＮ型アクティブ領域３２、及び面積の小さなＰ型アクティブ領域３３，３４が形成されている。Ｎ型アクティブ領域３２は、電位Ｖ1 に保持され、この中に複数の第１導電型ＦＥＴ（例えば、Ｎ型ＦＥＴ）が形成されている。Ｎ型アクティブ領域３２の近傍には、接地電位ＧＮＤに保持されたＰ型アクティブ領域３３，３４が形成されている。第１のトランジスタ群から所定距離隔てて、シリコン基板３１内に第２のトランジスタ群が形成されている。第２のトランジスタ群は、電位Ｖ2 に保持された面積の大きなＮ型アクティブ領域３５と、この近傍に配置され、接地電位ＧＮＤに保持された面積の小さなＰ型アクティブ領域３６とで構成されている。Ｎ型アクティブ領域３５内には、複数の第１導電型ＦＥＴ（例えば、Ｎ型ＦＥＴ）が形成されている。
【００３７】
第１及び第２のトランジスタ群の近傍のシリコン基板３１内には、所定の基板電位（例えば、接地電位ＧＮＤ）に保持されたＰ型不純物層からなるＰ型アクティブ領域３７が形成されている。シリコン基板３１上には、第１のトランジスタ群と第２のトランジスタ群との間を遮断するようにポリシリコン等のゲート電極３８が形成されている。ゲート電極３８上の全面には、図示しないリンシリカ等の絶縁膜が形成されている。アクティブ領域３７等の上の絶縁膜には、複数のコンタクトホール３９が開口され、これらのコンタクトホール３９上にアルミニウム等のメタル配線４０が形成されている。ゲート電極３８の一端は、メタル配線４０及びコンタクトホール３９を介してアクティブ領域３７に電気的に接続されている。メタル配線４０上の全面には、図示しない窒化膜等のパッシベーション膜が形成されている。
【００３８】
このような半導体装置では、アクティブ領域３２内に形成された複数のＦＥＴと、アクティブ領域３５内に形成された複数のＦＥＴとが所定の動作を行う。この際、アクティブ領域３２は電位Ｖ1 に保持され、アクティブ領域３５は電位Ｖ2 に保持されており、この電位Ｖ1 とＶ2 に電位差があると、これらのアクティブ領域３２と３５との間にチャネルが形成されてリーク電流が流れるおそれがある。そこで、この第４の実施形態では、アクティブ領域３２と３５との間に、接地電位ＧＮＤに保持されたゲート電極３８を設けている。
【００３９】
このため、ゲート電極３８とこの両側のシリコン基板３１とでＦＥＴが形成され、このＦＥＴがオフ状態になってチャネル発生が抑制され、アクティブ領域３２と３５との間に流れるリーク電流が遮断される。よって、アクティブ領域３２と３５との間の耐圧が向上する。逆に、耐圧を一定の値に抑え、第１のトランジスタ群と第２のトランジスタ群との間隔を縮小し、半導体装置のサイズを小さくすることも可能である。さらに、ゲート電極３８の電位は、アクティブ領域３８に接続されて接地電位ＧＮＤに保持されているので、第１及び第２のトランジスタ群の動作状態に拘らず一定であり、この結果、耐圧の変化も少ないという効果がある。
【００４０】
（第５の実施形態）
図６は、本発明の第５の実施形態を示す半導体装置の概略の平面図である。
この半導体装置では、半導体基板（例えば、Ｐ型シリコン基板）５１を有し、このシリコン基板５１内にＮ型不純物層からなるＮウエル５２が形成されている。Ｎウエル５２内には、第１のトランジスタ群を構成する面積の大きなＰ型アクティブ領域５３と、この近傍に配置された面積の小さなＮ型アクティブ領域５４，５５とが形成されている。Ｐ型アクティブ領域５３は、電位Ｖ1 に保持され、この中に複数の第１導電型ＦＥＴ（例えば、Ｐ型ＦＥＴ）が形成されている。このＰ型アクティブ領域５３の近傍に配置されたＮ型アクティブ領域５４，５５は、電源電位ＶＤＤに保持されている。Ｎウエル５２内には、第１のトランジスタ群から所定距離隔てて第２のトランジスタ群が形成されている。第２のトランジスタ群は、複数の第１導電型ＦＥＴ（例えば、Ｐ型ＦＥＴ）が形成され、電位Ｖ2 に保持された面積の大きなＰ型アクティブ領域５６と、この近傍に形成され、電源電位ＶＤＤに保持された面積の小さなＮ型アクティブ領域５７，５８とで構成されている。
【００４１】
Ｎウエル５２内の第１及び第２のトランジスタ群の近傍には、所定の基板電位（例えば、電源電位ＶＤＤ）に保持されたＮ型不純物層からなるＮ型アクティブ領域５９が形成されている。Ｎウエル５２上には、第１のトランジスタ群と第２のトランジスタ群との間を遮断するようにポリシリコン等のゲート電極６０が形成されている。このゲート電極６０上の全面には、図示しないリンシリカ等の絶縁膜が形成されている。アクティブ領域５９等の上の絶縁膜には、複数のコンタクトホール６１が形成され、これらのコンタクトホール６１上にアルミニウム等のメタル配線６２が形成されている。ゲート電極６０の一端は、メタル配線６２及びコンタクトホール６１を介してアクティブ領域５９に電気的に接続されている。
【００４２】
このような半導体装置では、アクティブ領域５３内に形成された複数のＦＥＴと、アクティブ領域５６内に形成された複数のＦＥＴとが所定の動作を行う。この際、アクティブ領域５３の電位Ｖ1 とアクティブ領域５６の電位Ｖ2 とに電位差がある場合、これらのアクティブ領域５３と５６との間にチャネルが形成されてリーク電流が流れるおそれがある。そこで、この第５の実施形態では、アクティブ領域５３と５６の間に、電源電位ＶＤＤに保持されたゲート電極６０を設けている。
【００４３】
ゲート電極６０とこの両側のＮウエル５２とでＦＥＴが形成され、このＦＥＴがオフ状態になる。このため、アクティブ領域５３と５６との間のチャネル発生が抑制され、リーク電流が遮断される。よって、第４の実施形態とほぼ同様の効果が得られる。
【００４４】
なお、本発明は上記実施形態に限定されず、ＦＥＴや半導体装置の形状、構造、形成材料、あるいは製造方法は、図示以外の種々のものに変更することが可能である。
【００４５】
【発明の効果】
以上詳細に説明したように、第１の発明によれば、ソース領域・ゲート領域間及びドレイン領域・ゲート領域間のオフセット領域の全てまたは一部を、バックゲート電位に保持された第２のゲート電極で覆うようにしたので、ソース領域とドレイン領域の間がオフ状態になる時に、バックゲート電位に保持された第２のゲート電極によってこの下のオフセット領域がオフ状態となり、チャネル発生を抑制できる。このため、ソース領域・ゲート領域間、及びドレイン領域・ゲート領域間の耐圧が向上する。逆に、耐圧を一定の値に抑え、ソース領域・ゲート領域間のオフセット領域の長さと、ドレイン領域・ゲート領域間のオフセット領域の長さとを縮小し、トランジスタサイズを小さくすることも可能である。しかも、第２のゲート電極を、例えば、第１のゲート電極と同様の材質を用いて同時に形成すれば、ウエハプロセスの変更や追加も必要ない。さらに、第２のゲート電極の電位は、バックゲート領域に接続されてバックゲート電位に保持されているので、ＦＥＴのオン／オフ状態に拘らず一定であり、この結果、耐圧の変化も少ない。
【００４６】
第２の発明によれば、ソース領域及びドレイン領域の周囲のオフセット領域の全てまたは一部を、バックゲート電位に保持された第２のゲート電極で覆うようにしたので、第１の発明とほぼ同様の効果が得られる。さらに、第２のゲート電極により、ソース領域・バック領域間、及びドレイン領域・バックゲート領域間のオフセット領域を覆うようにしたので、この間のチャネル発生を抑制でき、耐圧をより向上できる。
【００４７】
第３の発明によれば、ソース領域・バックゲート領域間、及びドレイン領域・バックゲート領域間のオフセット領域の全てまたは一部を、バックゲート電位に保持された第２のゲート電極で覆うようにしたので、ソース領域・バックゲート領域間、及びドレイン領域・バックゲート領域間のオフセット領域のチャネル発生を抑制でき、この間の耐圧を向上できる。さらに、第１の発明とほぼ同様の効果も得られる。
【図面の簡単な説明】
【図１】本発明の第１の実施形態を示すオフセットゲート型ＦＥＴの構成図である。
【図２】従来のオフセットゲート型ＦＥＴの構成図である。
【図３】本発明の第２の実施形態を示すオフセットゲート型ＦＥＴの構成図である。
【図４】本発明の第３の実施形態を示すオフセットゲート型ＦＥＴの構成図である。
【図５】本発明の第４の実施形態を示す半導体装置の概略の平面図である。
【図６】本発明の第５の実施形態を示す半導体装置の概略の平面図である。
【符号の説明】
１１，３１ Ｎ型シリコン基板
１２ ソース領域
１３ ドレイン領域
１４ ゲート領域
１４ａ ゲート酸化膜
１４ｂ 第１のゲート電極
１５ バックゲート領域
１６ オフセット領域
１６ａ Ｐ型オフセット層
１６ｂ オフセット酸化膜
１７，１７Ａ，１７Ｂ 第２のゲート電極
１９，３９，６１ コンタクトホール
２０，４０，６２ メタル配線
３２，３５，５９ Ｎ型アクティブ領域
３７，５３，５６ Ｐ型アクティブ領域
３８，６０ ゲート電極
５１ Ｐ型シリコン基板
５２ Ｎウエル
【発明の属する技術分野】
本発明は、オフセット領域（耐圧が必要なトランジスタのアクティブ領域間に設けられる、チャネルが発生し難い、低い不純物濃度と厚い絶縁膜を持った領域）を利用した高耐圧のオフセットゲート型の電界効果トランジスタ（以下「ＦＥＴ」という。）に関するものである。
【０００２】
【従来の技術】
図２（ａ）、（ｂ）は従来のオフセットゲート型ＦＥＴの一例を示す構成図であり、同図（ａ）は平面図、及び同図（ｂ）は同図（ａ）のＡ−Ａ線断面図である。
【０００３】
このオフセットゲート型ＦＥＴは、オフセット領域を利用した高耐圧トランジスタであり、Ｎ型シリコン基板１内に、アクティブ領域であるＰ+ 不純物層からなるソース領域２とＰ+ 不純物層からなるドレイン領域３とが、所定距離隔てて対向して形成されている。ソース領域２とドレイン領域３との間には、ゲート領域４が形成されている。ゲート領域４は、ソース領域２とドレイン領域３との間のシリコン基板１の表面に形成されたゲート酸化膜４ａを有し、このゲート酸化膜４ａ上にゲート電極４ｂが形成されている。
【０００４】
シリコン基板１内には、ソース領域２、ドレイン領域３及びゲート領域４を囲むように、アクティブ領域であるＮ+ 不純物層からなるバックゲート領域５が形成されている。バックゲート領域５は、チャネルストッパの機能を有している。
ソース領域２、ドレイン領域３及びゲート領域４とバックゲート領域５との間のシリコン基板１内には、オフセット領域６が形成されている。オフセット領域６は、ソース領域２及びドレイン領域３よりも低濃度のオフセット不純物層であるＰ型オフセット層６ａを有し、このオフセット層６ａ上に、ゲート酸化膜４ａよりも厚いオフセット酸化膜６ｂが形成されている。
【０００５】
ソース領域２、ドレイン領域３、ゲート領域４、バックゲート領域５、及びオフセット領域６上には、全面を覆う絶縁膜７が形成され、この絶縁膜７の所定箇所に複数のコンタクトホール８が開口されている。各コンタクトホール８上にはメタル配線９が形成され、このメタル配線９がコンタクトホール８を介してソース領域２、ドレイン領域３、ゲート領域４、及びバックゲート領域５にそれぞれ電気的に接続されている。メタル配線９上は、パッシベーション膜１０で覆われている。
【０００６】
このようなオフセットゲート型ＦＥＴでは、ドレイン領域３とソース領域２との間にドレイン・ソース間電圧Ｖｄｓを加えると、ドレイン領域３→オフセット層６ａ→ゲート領域４下→オフセット層６ａ→ソース領域２、という経路でドレイン電流Ｉｄが流れる。ゲート領域４とソース領域２との間のＰＮ接合に逆方向電圧を加えると、ＰＮ接合の空乏層が逆方向電圧によって広がり、ドレイン電流Ｉｄの通路（チャネル）が狭くなって電流が流れにくくなる。このため、ゲート・ソース間電圧Ｖｇｓでドレイン電流Ｉｄの大きさを変えることができる。ＦＥＴがオフ状態の時には、チャネル発生を抑制してドレイン電流Ｉｄを遮断することが必要となる。そこで、オフセット領域６を設けてチャネル発生を抑制し、高耐圧化を図っている。
【０００７】
【発明が解決しようとする課題】
しかしながら、従来のオフセットゲート型ＦＥＴやこれを用いた半導体装置では、次の（Ａ）、（Ｂ）のような課題があった。
（Ａ） 図２のようなオフセットゲート型ＦＥＴでは、目標とする耐圧が高くなるに従い、アクティブ領域であるソース領域２及びドレイン領域３間におけるオフセット領域６下のチャネル発生を抑えるため、オフセット領域６の幅を広げることで対応してきた。
【０００８】
ところが、高耐圧化のためにオフセット領域６を拡大すると、トランジスタサイズが大きくなり、例えば１枚のウエハを用いて多数のトランジスタを製造する場合、得られるトランジスタ数が少なくなってこのトランジスタを使用した製品の生産性が低下する。また、ソース領域２とゲート領域４の間及びドレイン領域３とゲート領域４の間のオフセット領域６の拡大は、Ｖｄｓ−Ｉｄ特性曲線が大きくなって感度が低下し、ＦＥＴの電気的特性の低下を引き起こす。
【０００９】
そこで、オフセット領域６のサイズを大きくすることなく、ＦＥＴの耐圧を向上させるためには、該オフセット領域６のチャネル発生を抑える必要がある。しかし、これを実現するには、オフセット領域６におけるオフセット層６ａの不純物濃度や酸化膜６ｂの厚みを変える必要があり、ウエハプロセスの変更や追加が必要であった。
【００１０】
（Ｂ） 従来のオフセットゲート型ＦＥＴを用いた半導体装置において、例えば、複数のＦＥＴからなる第１のトランジスタ群と、これと同一導電型の複数のＦＥＴからなる第２のトランジスタ群とが、所定距離隔てて半導体基板内に形成されている場合、これらの第１と第２のトランジスタ群の間にチャネルストッパ領域を設けてチャネル発生を抑え、リーク電流を遮断して耐圧を高くすることも行われている。このような場合においても、前記（Ａ）の課題と同様に、チャネルストッパ領域を拡大することなく、チャネルの発生を抑え、半導体装置の耐圧を向上させることが困難であった。
【００１１】
本発明は、前記従来技術のもっていた課題を解決し、オフセット領域等を拡大することなく、チャネル発生を抑え、耐圧を向上させることができるオフセットゲート型ＦＥＴを提供することを目的とする。
【００１２】
【課題を解決するための手段】
前記課題を解決するために、本発明のうちの第１の発明は、オフセットゲート型ＦＥＴにおいて、半導体基板内に所定距離隔てて対向して形成された不純物層からなるソース領域及びドレイン領域と、前記ソ−ス領域と前記ドレイン領域との間の前記半導体基板の表面に形成されたゲート絶縁膜、及び該ゲート絶縁膜上に形成された第１のゲート電極を有するゲート領域と、前記ソース領域、前記ドレイン領域及び前記ゲート領域を囲むように前記半導体基板内に環状に形成された不純物層からなるバックゲート領域と、前記ソース領域、前記ドレイン領域及び前記ゲート領域と前記バックゲート領域との間、かつ、該ソース領域と該ゲート領域との間、及び該ドレイン領域と該ゲート領域との間の前記半導体基板内に形成され、該ソース領域及び該ドレイン領域よりも低濃度のオフセット不純物層と、該オフセット不純物層上に形成され、前記ゲート絶縁膜よりも厚いオフセット絶縁膜とを有するオフセット領域と、前記ソース領域と前記ゲート領域との間、及び前記ドレイン領域と該ゲート領域との間の前記オフセット領域の全て又は一部を覆うように形成され、前記バックゲート領域に電気的に接続された第２のゲート電極と、を備えている。
【００１３】
これにより、ドレイン領域とソース領域との間に電圧を加えると、チャネルが形成されてドレイン電流が流れ、ゲート・ソース間電圧でドレイン電流の大きさが変えられる。ＦＥＴのオフ状態においては、バックゲート電位に保持された第２のゲート電極によってこの下のオフセット領域がオフ状態となり、このオフセット領域のチャネル発生が抑制される。
【００１４】
第２の発明は、オフセットゲート型ＦＥＴにおいて、第１の発明のソース領域、ドレイン領域、ゲート領域、バックゲ−ト領域及びオフセット領域と、前記ソース領域及び前記ドレイン領域の周囲の前記オフセット領域の全て又は一部を覆うように形成され、前記バックゲート領域に電気的に接続された第２のゲート電極と、を備えている。
【００１５】
これにより、ＦＥＴがオフ状態の時に、バックゲート電位に保持された第２のゲート電極により、ソース領域とゲート領域との間がオフ状態になると共に、ドレイン領域とゲート領域との間がオフ状態になり、この第２のゲート電極下のオフセット領域でのチャネル発生が抑制される。さらに、バックゲート電位に保持された第２のゲート電極により、ソース領域とバックゲート領域との間がオフ状態になると共に、ドレイン領域とバックゲート領域との間がオフ状態になり、チャネル発生が抑制される。
【００１６】
第３の発明は、オフセットゲート型ＦＥＴにおいて、第１の発明のソース領域、ドレイン領域、ゲート領域、バックゲ−ト領域及びオフセット領域と、前記ソース領域と前記バックゲート領域との間、及び前記ドレイン領域と該バックゲート領域との間の前記オフセット領域の全て又は一部を覆うように形成され、該バックゲート領域に電気的に接続された第２のゲート電極と、を備えている。
【００１７】
これにより、バックゲート電位に保持された第２のゲート電極により、ソース領域とバックゲート領域との間がオフ状態になると共に、ドレイン領域とバックゲート領域との間がオフ状態になり、チャネル発生が抑制される。
【００２０】
【発明の実施の形態】
（第１の実施形態）
図１（ａ）、（ｂ）は本発明の第１の実施形態を示すオフセットゲート型ＦＥＴの構成図であり、同図（ａ）は平面図、及び同図（ｂ）は同図（ａ）のＢ−Ｂ線断面図である。
【００２１】
このオフセットゲート型ＦＥＴでは、半導体基板（例えば、Ｎ型シリコン基板）１１内に、アクティブ領域であるＰ+ 不純物層からなるソース領域１２とＰ+ 不純物層からなるドレイン領域１３とが、所定距離隔てて対向して形成されている。アクティブ領域であるソース領域１２とドレイン領域１３との間には、ゲート領域１４が形成されている。ゲート領域１４は、ソース領域１２とドレイン領域１３との間のシリコン基板１１の表面に形成されたゲート絶縁膜（例えば、ゲート酸化膜）１４ａを有し、このゲート酸化膜１４ａ上に、ポリシリコン等の第１のゲート電極１４ｂが形成されている。ソース領域１２、ドレイン領域１３及びゲート領域１４を囲むように、シリコン基板１１内に環状のバックゲート領域１５が形成されている。バックゲート領域１５は、Ｎ+ 不純物層から成り、チャネルストッパとしての機能を有している。
【００２２】
ソース領域１２、ドレイン領域１３及びゲート領域１４とバックゲート領域１５との間のシリコン基板１１内には、オフセット領域１６が形成されている。オフセット領域１６には、ソース領域１２及びドレイン領域１３よりも低濃度のオフセット不純物層（例えば、Ｐ型オフセット層）１６ａが形成され、このオフセット層１６ａ上に、ゲート酸化膜１４ａよりも厚いオフセット絶縁膜（例えば、酸化膜）１６ｂが形成されている。ソース領域１２とゲート領域１４の間、及びドレイン領域１３とゲート領域１４の間のオフセット領域１６上には、これらのオフセット領域１６の全てまたは一部を覆うようにポリシリコン等の第２のゲート電極１７が形成されている。
【００２３】
ソース領域１２、ドレイン領域１３、ゲート領域１４及びバックゲート領域１５等の全面には、リンシリカ等の絶縁膜１８が形成されている。絶縁膜１８において、ソース領域１２、ドレイン領域１３、ゲート領域１４、バックゲート領域１５及び第２のゲート電極１７上には、コンタクトホール１９が開口されている。コンタクトホール１９上にはアルミニウム等のメタル配線２０が形成され、このメタル配線２０が、コンタクトホール１９を介してソース領域１２、ドレイン領域１３、ゲート領域１４、バックゲート領域１５及び第２のゲート電極１７に電気的に接続されている。さらに、ゲート電極１７の両端は、コンタクトホール１９及びメタル配線２０を介してバックゲート領域１５に電気的に接続されている。メタル配線２０上の全面には、窒化膜等のパッシベーション膜２１が形成されている。
【００２４】
このようなオフセットゲート型ＦＥＴは、例えば、次のようにして製造される。
シリコン基板１１の所定箇所に、ホトリソグラフィ技術を用いてＰ型不純物イオンを打ち込み、複数のオフセット層１６ａを形成する。各オフセット層１６ａ上に、熱酸化等によって膜厚の厚い酸化膜１６ｂをそれぞれ形成する。各酸化膜１６ｂ間に、ゲート酸化膜１４ａを形成する。ホトリソグラフィ技術により、ゲート酸化膜１４ａ上に、ポリシリコン等の第１のゲート電極１４ｂを形成すると共に、ゲート領域１４とソース領域１２及びドレイン領域１３との間の酸化膜１６ｂ上に、ポリシリコン等の第２のゲート電極１７を形成する。
【００２５】
各オフセット領域１６間にＰ+ 不純物イオンを打ち込んでソース領域１２及びドレイン領域１３を形成すると共に、Ｎ+ 不純物イオンを打ち込んでバックゲート領域１５を形成する。全面に絶縁膜１８を形成し、ソース領域１２、ドレイン領域１３、ゲート電極１４ｂ，１７、及びバックゲート領域１５上に、コンタクトホール１９を開口する。ホトリソグラフィ技術により、各コンタクトホール１９上にメタル配線２０を形成する。その後、全面にパッシベーション膜２１を形成すれば、図１のオフセットゲート型ＦＥＴの製造が終了する。
【００２６】
このようにして製造されたオフセットゲート型ＦＥＴでは、メタル配線２０によってドレイン領域１３とソース領域１２との間に電圧を加えると、ドレイン領域１３→オフセット層１６ａ→ゲート酸化膜１４ａ下→オフセット層１６ａ→ソース領域１２、という経路でドレイン電流Ｉｄが流れ、ゲート・ソース間電圧Ｖｇｓによってドレイン電流Ｉｄの大きさを変えることができる。ソース領域１２とゲート領域１４の間のゲート電極１７、及びドレイン領域１３とゲート領域１４の間のゲート電極１７は、メタル配線２０によってバックゲート領域１５に接続されてバックゲート電位に保持されている。このため、ＦＥＴにおけるソース領域１２及びドレイン領域１３間のオフ状態において、ソース領域１２とゲート領域１４の間は、オフ状態になってチャネル発生が抑制されると共に、ドレイン領域１３とゲート領域１４の間も、オフ状態になってチャネル発生が抑制される。
【００２７】
この第１の実施形態では、次（１）、（２）のような効果がある。
（１） ＦＥＴにおけるソース領域１２及びドレイン領域１３間のオフ状態において、ソース領域１２とゲート領域１４との間のゲート電極１７と、ドレイン領域１３とゲート領域１４との間のゲート電極１７とは、それぞれＦＥＴとして動作してオフ状態になり、これらのゲート電極１７下のチャネル発生を抑制する。このため、ソース領域１２とゲート領域１４との間、及びドレイン領域１３とゲート領域１４との間の耐圧が向上する。逆に、耐圧を一定の値に抑え、ソース領域１２及びゲート領域１４間のオフセット領域１６の長さと、ドレイン領域１３及びゲート領域１４間のオフセット領域１６の長さとを縮小し、トランジスタサイズを小さくすることも可能である。しかも、ゲート電極１７は、ゲート電極１４ｂと同様の材質を用いて同時に形成されるため、ウエハプロセスの変更や追加も必要ない。
【００２８】
（２） ゲート電極１７の電位は、バックゲート領域１５に接続されてバックゲート電位に保持されているので、ＦＥＴのオン／オフ状態に拘らず一定であり、この結果、耐圧の変化も少ない。
【００２９】
（第２の実施形態）
図３（ａ）、（ｂ）は本発明の第２の実施形態を示すオフセットゲート型ＦＥＴの構成図あり、同図（ａ）は平面図、及び同図（ｂ）は同図（ａ）のＣ−Ｃ線断面図である。この図３では、第１の実施形態を示す図１中の要素と共通の要素には共通の符号が付されている。
【００３０】
このオフセットゲート型ＦＥＴでは、図１の第２のゲート電極１７に代えて、平面形状の異なる第２のゲート電極１７Ａが設けられている。第２のゲート電極１７Ａは、オフセット領域１６上のほぼ全面に形成され、ソース領域１２及びゲート領域１４の間、ドレイン領域１３及びゲート領域１４の間、ソース領域１２及びバックゲート領域１５の間、さらにドレイン領域１３及びバックゲート領域１５の間をそれぞれ覆っている。この第２のゲート電極１７Ａは、例えば、第１のゲート電極１４ｂと同様のポリシリコン等の材質を用いて同時に形成される。
ゲート電極１７Ａの周縁は、コンタクトホール１９及びメタル配線２０を介してバックゲート領域１５に電気的に接続されている。その他の構成は、第１の実施形態と同様である。
このオフセットゲート型ＦＥＴでは、第１の実施形態とほぼ同様の作用及び効果を奏する。
【００３１】
さらに、この第２の実施形態のオフセットゲート型ＦＥＴでは、ソース領域１２・ゲート領域１４間及びドレイン領域１３・ゲート領域１４間に加え、ソース領域１２・バックゲート領域１５間及びドレイン領域１３・バックゲート領域１５間のオフセット領域１６が、バックゲート電位に保持された第２のゲート電極１７Ａで覆われている。このため、ＦＥＴにおけるソース領域１２及びドレイン領域１３間のオフ状態において、ソース領域１２・ゲート領域１４間、ドレイン領域１３・ゲート領域１４間、ソース領域１２・バックゲート領域１５間、及びドレイン領域１３・バックゲート領域１５間がそれぞれＦＥＴとして動作してオフ状態になり、これらのゲート電極１７Ａ下のチャネル発生を抑制する。
【００３２】
よって、ソース領域１２・ゲート領域１４間、及びドレイン領域１３・ゲート領域１４間の耐圧が向上すると共に、ソース領域１２・バックゲート領域１５間、及びドレイン領域１３・バックゲート領域１５間の耐圧も向上し、第１の実施形態に比べてＦＥＴの耐圧がより向上する。
【００３３】
（第３の実施形態）
図４（ａ）、（ｂ）は本発明の第３の実施形態を示すオフセットゲート型ＦＥＴの構成図であり、同図（ａ）は平面図、及び同図（ｂ）は同図（ａ）のＤ−Ｄ線断面図である。この図４では、第１の実施形態を示す図１中の要素と共通の要素には共通の符号が付されている。
【００３４】
このオフセットゲート型ＦＥＴでは、図１の第２のゲート電極１７に代えて、平面形状の異なる第２のゲート電極１７Ｂが設けられている。第２のゲート電極１７Ｂは、ソース領域１２・バックゲート領域１５間、及びドレイン領域１３・バックゲート領域１４間のオフセット領域１６を覆っている。この第２のゲート電極１７Ｂは、例えば、第１のゲート電極１４ｂと同様のポリシリコン等の材料を用いて同時に形成される。ゲート電極１７Ｂの周縁は、コンタクトホール１９及びメタル配線２０を介してバックゲート領域１５に電気的に接続されている。
その他の構成は、第１の実施形態と同様である。
【００３５】
この第３の実施形態では、ＦＥＴにおけるソース領域１２及びドレイン領域１３間のオフ状態において、ソース領域１２・バックゲート領域１５間、及びドレイン領域１３・バックゲート領域１５間がそれぞれＦＥＴとして動作してオフ状態になり、これらのゲート電極１７Ｂ下のチャネル発生を抑制する。このため、ソース領域１２・バックゲート領域１５間、及びドレイン領域１３・バックゲート領域１５間の耐圧が向上する。その他は、第１の実施形態とほぼ同様の作用及び効果を奏する。
【００３６】
（第４の実施形態）
図５は、本発明の第４の実施形態を示す半導体装置の概略の平面図である。
この半導体装置は、半導体基板（例えば、Ｐ型シリコン基板）３１を有し、このシリコン基板３１内に、第１のトランジスタ群を構成する面積の大きなＮ型アクティブ領域３２、及び面積の小さなＰ型アクティブ領域３３，３４が形成されている。Ｎ型アクティブ領域３２は、電位Ｖ1 に保持され、この中に複数の第１導電型ＦＥＴ（例えば、Ｎ型ＦＥＴ）が形成されている。Ｎ型アクティブ領域３２の近傍には、接地電位ＧＮＤに保持されたＰ型アクティブ領域３３，３４が形成されている。第１のトランジスタ群から所定距離隔てて、シリコン基板３１内に第２のトランジスタ群が形成されている。第２のトランジスタ群は、電位Ｖ2 に保持された面積の大きなＮ型アクティブ領域３５と、この近傍に配置され、接地電位ＧＮＤに保持された面積の小さなＰ型アクティブ領域３６とで構成されている。Ｎ型アクティブ領域３５内には、複数の第１導電型ＦＥＴ（例えば、Ｎ型ＦＥＴ）が形成されている。
【００３７】
第１及び第２のトランジスタ群の近傍のシリコン基板３１内には、所定の基板電位（例えば、接地電位ＧＮＤ）に保持されたＰ型不純物層からなるＰ型アクティブ領域３７が形成されている。シリコン基板３１上には、第１のトランジスタ群と第２のトランジスタ群との間を遮断するようにポリシリコン等のゲート電極３８が形成されている。ゲート電極３８上の全面には、図示しないリンシリカ等の絶縁膜が形成されている。アクティブ領域３７等の上の絶縁膜には、複数のコンタクトホール３９が開口され、これらのコンタクトホール３９上にアルミニウム等のメタル配線４０が形成されている。ゲート電極３８の一端は、メタル配線４０及びコンタクトホール３９を介してアクティブ領域３７に電気的に接続されている。メタル配線４０上の全面には、図示しない窒化膜等のパッシベーション膜が形成されている。
【００３８】
このような半導体装置では、アクティブ領域３２内に形成された複数のＦＥＴと、アクティブ領域３５内に形成された複数のＦＥＴとが所定の動作を行う。この際、アクティブ領域３２は電位Ｖ1 に保持され、アクティブ領域３５は電位Ｖ2 に保持されており、この電位Ｖ1 とＶ2 に電位差があると、これらのアクティブ領域３２と３５との間にチャネルが形成されてリーク電流が流れるおそれがある。そこで、この第４の実施形態では、アクティブ領域３２と３５との間に、接地電位ＧＮＤに保持されたゲート電極３８を設けている。
【００３９】
このため、ゲート電極３８とこの両側のシリコン基板３１とでＦＥＴが形成され、このＦＥＴがオフ状態になってチャネル発生が抑制され、アクティブ領域３２と３５との間に流れるリーク電流が遮断される。よって、アクティブ領域３２と３５との間の耐圧が向上する。逆に、耐圧を一定の値に抑え、第１のトランジスタ群と第２のトランジスタ群との間隔を縮小し、半導体装置のサイズを小さくすることも可能である。さらに、ゲート電極３８の電位は、アクティブ領域３８に接続されて接地電位ＧＮＤに保持されているので、第１及び第２のトランジスタ群の動作状態に拘らず一定であり、この結果、耐圧の変化も少ないという効果がある。
【００４０】
（第５の実施形態）
図６は、本発明の第５の実施形態を示す半導体装置の概略の平面図である。
この半導体装置では、半導体基板（例えば、Ｐ型シリコン基板）５１を有し、このシリコン基板５１内にＮ型不純物層からなるＮウエル５２が形成されている。Ｎウエル５２内には、第１のトランジスタ群を構成する面積の大きなＰ型アクティブ領域５３と、この近傍に配置された面積の小さなＮ型アクティブ領域５４，５５とが形成されている。Ｐ型アクティブ領域５３は、電位Ｖ1 に保持され、この中に複数の第１導電型ＦＥＴ（例えば、Ｐ型ＦＥＴ）が形成されている。このＰ型アクティブ領域５３の近傍に配置されたＮ型アクティブ領域５４，５５は、電源電位ＶＤＤに保持されている。Ｎウエル５２内には、第１のトランジスタ群から所定距離隔てて第２のトランジスタ群が形成されている。第２のトランジスタ群は、複数の第１導電型ＦＥＴ（例えば、Ｐ型ＦＥＴ）が形成され、電位Ｖ2 に保持された面積の大きなＰ型アクティブ領域５６と、この近傍に形成され、電源電位ＶＤＤに保持された面積の小さなＮ型アクティブ領域５７，５８とで構成されている。
【００４１】
Ｎウエル５２内の第１及び第２のトランジスタ群の近傍には、所定の基板電位（例えば、電源電位ＶＤＤ）に保持されたＮ型不純物層からなるＮ型アクティブ領域５９が形成されている。Ｎウエル５２上には、第１のトランジスタ群と第２のトランジスタ群との間を遮断するようにポリシリコン等のゲート電極６０が形成されている。このゲート電極６０上の全面には、図示しないリンシリカ等の絶縁膜が形成されている。アクティブ領域５９等の上の絶縁膜には、複数のコンタクトホール６１が形成され、これらのコンタクトホール６１上にアルミニウム等のメタル配線６２が形成されている。ゲート電極６０の一端は、メタル配線６２及びコンタクトホール６１を介してアクティブ領域５９に電気的に接続されている。
【００４２】
このような半導体装置では、アクティブ領域５３内に形成された複数のＦＥＴと、アクティブ領域５６内に形成された複数のＦＥＴとが所定の動作を行う。この際、アクティブ領域５３の電位Ｖ1 とアクティブ領域５６の電位Ｖ2 とに電位差がある場合、これらのアクティブ領域５３と５６との間にチャネルが形成されてリーク電流が流れるおそれがある。そこで、この第５の実施形態では、アクティブ領域５３と５６の間に、電源電位ＶＤＤに保持されたゲート電極６０を設けている。
【００４３】
ゲート電極６０とこの両側のＮウエル５２とでＦＥＴが形成され、このＦＥＴがオフ状態になる。このため、アクティブ領域５３と５６との間のチャネル発生が抑制され、リーク電流が遮断される。よって、第４の実施形態とほぼ同様の効果が得られる。
【００４４】
なお、本発明は上記実施形態に限定されず、ＦＥＴや半導体装置の形状、構造、形成材料、あるいは製造方法は、図示以外の種々のものに変更することが可能である。
【００４５】
【発明の効果】
以上詳細に説明したように、第１の発明によれば、ソース領域・ゲート領域間及びドレイン領域・ゲート領域間のオフセット領域の全てまたは一部を、バックゲート電位に保持された第２のゲート電極で覆うようにしたので、ソース領域とドレイン領域の間がオフ状態になる時に、バックゲート電位に保持された第２のゲート電極によってこの下のオフセット領域がオフ状態となり、チャネル発生を抑制できる。このため、ソース領域・ゲート領域間、及びドレイン領域・ゲート領域間の耐圧が向上する。逆に、耐圧を一定の値に抑え、ソース領域・ゲート領域間のオフセット領域の長さと、ドレイン領域・ゲート領域間のオフセット領域の長さとを縮小し、トランジスタサイズを小さくすることも可能である。しかも、第２のゲート電極を、例えば、第１のゲート電極と同様の材質を用いて同時に形成すれば、ウエハプロセスの変更や追加も必要ない。さらに、第２のゲート電極の電位は、バックゲート領域に接続されてバックゲート電位に保持されているので、ＦＥＴのオン／オフ状態に拘らず一定であり、この結果、耐圧の変化も少ない。
【００４６】
第２の発明によれば、ソース領域及びドレイン領域の周囲のオフセット領域の全てまたは一部を、バックゲート電位に保持された第２のゲート電極で覆うようにしたので、第１の発明とほぼ同様の効果が得られる。さらに、第２のゲート電極により、ソース領域・バック領域間、及びドレイン領域・バックゲート領域間のオフセット領域を覆うようにしたので、この間のチャネル発生を抑制でき、耐圧をより向上できる。
【００４７】
第３の発明によれば、ソース領域・バックゲート領域間、及びドレイン領域・バックゲート領域間のオフセット領域の全てまたは一部を、バックゲート電位に保持された第２のゲート電極で覆うようにしたので、ソース領域・バックゲート領域間、及びドレイン領域・バックゲート領域間のオフセット領域のチャネル発生を抑制でき、この間の耐圧を向上できる。さらに、第１の発明とほぼ同様の効果も得られる。
【図面の簡単な説明】
【図１】本発明の第１の実施形態を示すオフセットゲート型ＦＥＴの構成図である。
【図２】従来のオフセットゲート型ＦＥＴの構成図である。
【図３】本発明の第２の実施形態を示すオフセットゲート型ＦＥＴの構成図である。
【図４】本発明の第３の実施形態を示すオフセットゲート型ＦＥＴの構成図である。
【図５】本発明の第４の実施形態を示す半導体装置の概略の平面図である。
【図６】本発明の第５の実施形態を示す半導体装置の概略の平面図である。
【符号の説明】
１１，３１ Ｎ型シリコン基板
１２ ソース領域
１３ ドレイン領域
１４ ゲート領域
１４ａ ゲート酸化膜
１４ｂ 第１のゲート電極
１５ バックゲート領域
１６ オフセット領域
１６ａ Ｐ型オフセット層
１６ｂ オフセット酸化膜
１７，１７Ａ，１７Ｂ 第２のゲート電極
１９，３９，６１ コンタクトホール
２０，４０，６２ メタル配線
３２，３５，５９ Ｎ型アクティブ領域
３７，５３，５６ Ｐ型アクティブ領域
３８，６０ ゲート電極
５１ Ｐ型シリコン基板
５２ Ｎウエル
Claims (3)
- 半導体基板内に所定距離隔てて対向して形成された不純物層からなるソース領域及びドレイン領域と、
前記ソ−ス領域と前記ドレイン領域との間の前記半導体基板の表面に形成されたゲート絶縁膜、及び該ゲート絶縁膜上に形成された第１のゲート電極を有するゲート領域と、
前記ソース領域、前記ドレイン領域及び前記ゲート領域を囲むように前記半導体基板内に環状に形成された不純物層からなるバックゲート領域と、
前記ソース領域、前記ドレイン領域及び前記ゲート領域と前記バックゲート領域との間、かつ、該ソース領域と該ゲート領域との間、及び該ドレイン領域と該ゲート領域との間の前記半導体基板内に形成され、該ソース領域及び該ドレイン領域よりも低濃度のオフセット不純物層と、該オフセット不純物層上に形成され、前記ゲート絶縁膜よりも厚いオフセット絶縁膜とを有するオフセット領域と、
前記ソース領域と前記ゲート領域との間、及び前記ドレイン領域と該ゲート領域との間の前記オフセット領域の全て又は一部を覆うように形成され、前記バックゲート領域に電気的に接続された第２のゲート電極と、
を備えたことを特徴とするオフセットゲート型電界効果トランジスタ。 - 請求項１記載のソース領域、ドレイン領域、ゲート領域、バックゲート領域及びオフセット領域と、
前記ソース領域及び前記ドレイン領域の周囲の前記オフセット領域の全て又は一部を覆うように形成され、前記バックゲート領域に電気的に接続された第２のゲート電極と、
を備えたことを特徴とするオフセットゲート型電界効果トランジスタ。 - 請求項１記載のソース領域、ドレイン領域、ゲート領域、バックゲート領域及びオフセット領域と、
前記ソース領域と前記バックゲート領域との間、及び前記ドレイン領域と該バックゲート領域との間の前記オフセット領域の全て又は一部を覆うように形成され、該バックゲート領域に電気的に接続された第２のゲート電極と、
を備えたことを特徴とするオフセットゲート型電界効果トランジスタ。
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Citations (8)
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|---|---|---|---|---|
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| JPH0750413A (ja) * | 1993-03-31 | 1995-02-21 | Siliconix Inc | 高電圧半導体構造及びその製造方法 |
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Patent Citations (8)
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|---|---|---|---|---|
| JPH0294455A (ja) * | 1988-09-29 | 1990-04-05 | Mitsubishi Electric Corp | 半導体装置の製造方法 |
| JPH0492449A (ja) * | 1990-08-07 | 1992-03-25 | Seiko Epson Corp | 半導体装置 |
| JPH04286155A (ja) * | 1991-03-15 | 1992-10-12 | Fujitsu Ltd | 半導体装置の製造方法 |
| JPH0750413A (ja) * | 1993-03-31 | 1995-02-21 | Siliconix Inc | 高電圧半導体構造及びその製造方法 |
| JPH09129879A (ja) * | 1995-11-02 | 1997-05-16 | Nec Corp | 半導体装置 |
| JPH113934A (ja) * | 1997-06-11 | 1999-01-06 | Toshiba Corp | 半導体集積回路 |
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