JPH11307651A - 半導体集積回路 - Google Patents
半導体集積回路Info
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- JPH11307651A JPH11307651A JP10113050A JP11305098A JPH11307651A JP H11307651 A JPH11307651 A JP H11307651A JP 10113050 A JP10113050 A JP 10113050A JP 11305098 A JP11305098 A JP 11305098A JP H11307651 A JPH11307651 A JP H11307651A
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/0203—Particular design considerations for integrated circuits
- H01L27/0248—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection
- H01L27/0251—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection for MOS devices
- H01L27/0266—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection for MOS devices using field effect transistors as protective elements
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Abstract
(57)【要約】
【課題】 内部電源電圧よりも高い電圧の信号を入力す
るのに最適な入力保護装置を備えた半導体集積回路を提
供する。 【解決手段】 オフセット型NMOSトランジスタから
構成される入力保護装置を備え、オフセット型NMOS
トランジスタを構成する一方のN型高濃度拡散層2a
が、半導体集積回路の信号入力端子側に電気的に接続さ
れている。NMOSトランジスタのフィールド分離構造
はトレンチ構造であって、かつ、N型高濃度拡散層2a
とゲート電極とは離隔している。これにより、寄生バイ
ポーラ動作が容易に起こるので、静電気等の過電流保護
機能が低下しない。また通常動作では、保護素子のゲー
ト酸化膜に信号電圧が直接加わることはないので、内部
回路電源電圧よりも高い電圧の信号を入力できる。
るのに最適な入力保護装置を備えた半導体集積回路を提
供する。 【解決手段】 オフセット型NMOSトランジスタから
構成される入力保護装置を備え、オフセット型NMOS
トランジスタを構成する一方のN型高濃度拡散層2a
が、半導体集積回路の信号入力端子側に電気的に接続さ
れている。NMOSトランジスタのフィールド分離構造
はトレンチ構造であって、かつ、N型高濃度拡散層2a
とゲート電極とは離隔している。これにより、寄生バイ
ポーラ動作が容易に起こるので、静電気等の過電流保護
機能が低下しない。また通常動作では、保護素子のゲー
ト酸化膜に信号電圧が直接加わることはないので、内部
回路電源電圧よりも高い電圧の信号を入力できる。
Description
【0001】
【発明の属する技術分野】本発明は、半導体集積回路に
関し、更に詳しくは、特に、内部電源電圧よりも高い電
圧の信号を入力するのに最適な入力保護装置を備えた半
導体集積回路に関するものである。
関し、更に詳しくは、特に、内部電源電圧よりも高い電
圧の信号を入力するのに最適な入力保護装置を備えた半
導体集積回路に関するものである。
【0002】
【従来の技術】半導体集積回路には、静電気等により過
電流が流れることを防止するために、通常、半導体集積
回路の入力信号線に入力保護装置が電気的に接続されて
いる。入力信号線の外部入力端子(以下、入力端子と言
う)から入力される信号の電圧(以下、信号電圧と言
う)が内部電源電圧よりも高い半導体集積回路には、そ
の入力保護装置のスイッチング素子として、半導体集積
回路の内部回路の少なくとも一部を構成するMOSトラ
ンジスタと同一構造のMOSトランジスタを用いること
はできない。これは、内部回路のMOSトランジスタの
ゲート酸化膜厚(内部ゲート酸化膜)が内部電源電圧に
最適化されているため、上記スイッチング素子として同
一構造のMOSトランジスタを用いると、スイッチング
素子のMOSトランジスタのゲート酸化膜には内部電源
電圧以上の信号電圧が加わることとなり、信頼性を損な
うからである。内部電源電圧とは、半導体集積回路を駆
動させるために印加する電圧のことである。このため、
このような半導体集積回路に接続する従来の入力保護装
置では、例えば、フィールド酸化膜を用いたラテラルバ
イポーラトランジスタ(特開平6−188377号公報
参照)、あるいはゲート酸化膜を内部ゲート酸化膜より
も厚くしたMOSトランジスタが、入力保護装置(保護
素子)として用いられている。以下、図面を参照し、例
を挙げて従来の入力保護装置を説明する。
電流が流れることを防止するために、通常、半導体集積
回路の入力信号線に入力保護装置が電気的に接続されて
いる。入力信号線の外部入力端子(以下、入力端子と言
う)から入力される信号の電圧(以下、信号電圧と言
う)が内部電源電圧よりも高い半導体集積回路には、そ
の入力保護装置のスイッチング素子として、半導体集積
回路の内部回路の少なくとも一部を構成するMOSトラ
ンジスタと同一構造のMOSトランジスタを用いること
はできない。これは、内部回路のMOSトランジスタの
ゲート酸化膜厚(内部ゲート酸化膜)が内部電源電圧に
最適化されているため、上記スイッチング素子として同
一構造のMOSトランジスタを用いると、スイッチング
素子のMOSトランジスタのゲート酸化膜には内部電源
電圧以上の信号電圧が加わることとなり、信頼性を損な
うからである。内部電源電圧とは、半導体集積回路を駆
動させるために印加する電圧のことである。このため、
このような半導体集積回路に接続する従来の入力保護装
置では、例えば、フィールド酸化膜を用いたラテラルバ
イポーラトランジスタ(特開平6−188377号公報
参照)、あるいはゲート酸化膜を内部ゲート酸化膜より
も厚くしたMOSトランジスタが、入力保護装置(保護
素子)として用いられている。以下、図面を参照し、例
を挙げて従来の入力保護装置を説明する。
【0003】図3(a)及び(b)は、それぞれ、P型
基板(またはP型ウェル)内に形成される、フィールド
酸化膜を有するラテラルバイポーラ型保護素子(以下、
フィールド酸化膜ラテラルバイポーラトランジスタと言
う)の構造を示す側面断面図、及び、その等価回路を示
す回路図である。P型基板(P型ウェル)6内にフィー
ルド酸化膜11が形成され、その両側にN型高濃度拡散
層2が形成されており、N型高濃度拡散層2の一方は入
力端子1に接続され、他方は接地端子5へ接続されてい
る。半導体集積回路に設定された設定電圧よりも高い高
電圧パルス、例えば静電気等による高電圧パルスが入力
端子1に印加されると、フィールド酸化膜11で分離さ
れたN型高濃度拡散層2およびP型基板(P型ウェル)
6は、ラテラルNPNバイポーラトランジスタ12とし
て動作して過電流を接地端子5へ逃がし、半導体集積回
路の電圧変換回路7および内部回路8が保護される。
基板(またはP型ウェル)内に形成される、フィールド
酸化膜を有するラテラルバイポーラ型保護素子(以下、
フィールド酸化膜ラテラルバイポーラトランジスタと言
う)の構造を示す側面断面図、及び、その等価回路を示
す回路図である。P型基板(P型ウェル)6内にフィー
ルド酸化膜11が形成され、その両側にN型高濃度拡散
層2が形成されており、N型高濃度拡散層2の一方は入
力端子1に接続され、他方は接地端子5へ接続されてい
る。半導体集積回路に設定された設定電圧よりも高い高
電圧パルス、例えば静電気等による高電圧パルスが入力
端子1に印加されると、フィールド酸化膜11で分離さ
れたN型高濃度拡散層2およびP型基板(P型ウェル)
6は、ラテラルNPNバイポーラトランジスタ12とし
て動作して過電流を接地端子5へ逃がし、半導体集積回
路の電圧変換回路7および内部回路8が保護される。
【0004】図4(a)及び(b)は、それぞれ、厚い
ゲート酸化膜を有するNチャネルMOSトランジスタ型
保護素子の構造を示す側面断面図、及び、その等価回路
を示す回路図である。フィールド酸化膜ラテラルバイポ
ーラ型保護素子と同様、静電気等による高電圧パルスが
入力端子に印加されると、NチャネルMOSトランジス
タ(NMOSトランジスタ)14は寄生NPNバイポー
ラトランジスタとして動作して過電流を接地端子5へ逃
がし、電圧変換回路7および内部回路8が保護される。
入力端子1に接続されるN型高濃度拡散層2は、ゲート
ポリシリコン3とオーバーラップしているため(図4
(a)参照)、通常の動作では、信号電圧がゲート酸化
膜13に印加される。従って、信号電圧が内部電源電圧
より高い場合、ゲート酸化膜13は、高い信号電圧が加
わっても信頼性を損なうことがないよう、厚膜である必
要がある。
ゲート酸化膜を有するNチャネルMOSトランジスタ型
保護素子の構造を示す側面断面図、及び、その等価回路
を示す回路図である。フィールド酸化膜ラテラルバイポ
ーラ型保護素子と同様、静電気等による高電圧パルスが
入力端子に印加されると、NチャネルMOSトランジス
タ(NMOSトランジスタ)14は寄生NPNバイポー
ラトランジスタとして動作して過電流を接地端子5へ逃
がし、電圧変換回路7および内部回路8が保護される。
入力端子1に接続されるN型高濃度拡散層2は、ゲート
ポリシリコン3とオーバーラップしているため(図4
(a)参照)、通常の動作では、信号電圧がゲート酸化
膜13に印加される。従って、信号電圧が内部電源電圧
より高い場合、ゲート酸化膜13は、高い信号電圧が加
わっても信頼性を損なうことがないよう、厚膜である必
要がある。
【0005】
【発明が解決しようとする課題】ところで、半導体集積
回路の微細化にともない、従来のフィールド酸化膜ラテ
ラルバイポーラ保護素子構造でフィールド分離構造をL
OCOS構造からトレンチ構造に変更すると、分離酸化
膜としてのフィールド酸化膜が、LOCOS構造に比
べ、より深い位置まで存在することになり、この結果、
バイポーラ動作する際のベース幅が長くなる。このた
め、バイポーラ動作を起こし難くなり、保護機能が低下
するという問題があった。また、MOSトランジスタ型
保護素子では、内部電源電圧よりも高い電圧の信号を入
力端子に入力する場合、保護素子のゲート酸化膜を内部
ゲート酸化膜よりも厚くする必要がある。このため、製
造工程数が増加し、製造プロセスが複雑になるという問
題があった。以上のような事情に照らして、内部電源電
圧よりも高い信号電圧を入力できる入力保護装置であっ
て、フィールド分離構造としてトレンチ構造を適用で
き、静電気等の過電流保護機能を低下させることなく少
ない製造工程数で製造できる半導体集積回路が要望され
ている。すなわち本発明の目的は、内部電源電圧よりも
高い電圧の信号を入力するのに最適な入力保護装置を備
えた半導体集積回路を提供することである。
回路の微細化にともない、従来のフィールド酸化膜ラテ
ラルバイポーラ保護素子構造でフィールド分離構造をL
OCOS構造からトレンチ構造に変更すると、分離酸化
膜としてのフィールド酸化膜が、LOCOS構造に比
べ、より深い位置まで存在することになり、この結果、
バイポーラ動作する際のベース幅が長くなる。このた
め、バイポーラ動作を起こし難くなり、保護機能が低下
するという問題があった。また、MOSトランジスタ型
保護素子では、内部電源電圧よりも高い電圧の信号を入
力端子に入力する場合、保護素子のゲート酸化膜を内部
ゲート酸化膜よりも厚くする必要がある。このため、製
造工程数が増加し、製造プロセスが複雑になるという問
題があった。以上のような事情に照らして、内部電源電
圧よりも高い信号電圧を入力できる入力保護装置であっ
て、フィールド分離構造としてトレンチ構造を適用で
き、静電気等の過電流保護機能を低下させることなく少
ない製造工程数で製造できる半導体集積回路が要望され
ている。すなわち本発明の目的は、内部電源電圧よりも
高い電圧の信号を入力するのに最適な入力保護装置を備
えた半導体集積回路を提供することである。
【0006】
【課題を解決するための手段】上記目的を達成するため
に、本発明に係る入力保護装置は、スイッチング素子を
有して入力信号線と接地線との間に介在する入力保護装
置を備え、信号電圧が設定値よりも高い際には入力信号
線を接地線に導通させるようにした半導体集積回路にお
いて、入力保護装置のスイッチング素子が、オフセット
型MOSトランジスタであることを特徴としている。
に、本発明に係る入力保護装置は、スイッチング素子を
有して入力信号線と接地線との間に介在する入力保護装
置を備え、信号電圧が設定値よりも高い際には入力信号
線を接地線に導通させるようにした半導体集積回路にお
いて、入力保護装置のスイッチング素子が、オフセット
型MOSトランジスタであることを特徴としている。
【0007】本明細書でオフセット型MOSトランジス
タとは、MOSトランジスタのソース領域及びドレイン
領域の何れか一方の領域が、MOSトランジスタのゲー
ト電極から離隔し、すなわち後退し、前記何れか一方の
領域とゲート電極との互いに近接する界面同士が、所定
の間隔で離隔しているMOSトランジスタを言う。所定
の間隔は、入力される信号の電圧、内部電源電圧等、種
々のパラメータを考慮して決定する。本発明に係る半導
体集積回路は、内部電源電圧よりも高い電圧の信号が入
力信号線を介して入力される際に特に有効である。
タとは、MOSトランジスタのソース領域及びドレイン
領域の何れか一方の領域が、MOSトランジスタのゲー
ト電極から離隔し、すなわち後退し、前記何れか一方の
領域とゲート電極との互いに近接する界面同士が、所定
の間隔で離隔しているMOSトランジスタを言う。所定
の間隔は、入力される信号の電圧、内部電源電圧等、種
々のパラメータを考慮して決定する。本発明に係る半導
体集積回路は、内部電源電圧よりも高い電圧の信号が入
力信号線を介して入力される際に特に有効である。
【0008】本発明の好適な実施態様としては、オフセ
ット型MOSトランジスタのソース領域及びドレイン領
域の何れか一方の領域と他方の領域とが、それぞれ、半
導体集積回路の入力信号線と接地線とに電気的に接続さ
れ、オフセット型MOSトランジスタのゲート電極と前
記一方の領域とは、オフセットした位置関係にある。
ット型MOSトランジスタのソース領域及びドレイン領
域の何れか一方の領域と他方の領域とが、それぞれ、半
導体集積回路の入力信号線と接地線とに電気的に接続さ
れ、オフセット型MOSトランジスタのゲート電極と前
記一方の領域とは、オフセットした位置関係にある。
【0009】好適には、オフセット型MOSトランジス
タが、nチャネルMOSトランジスタであり、オフセッ
ト型MOSトランジスタのゲート電極と前記他方の領域
とが、接地されている尚、オフセット型MOSトランジ
スタのゲート電極と前記他方の領域とがオフセットした
位置関係にあってもよい。
タが、nチャネルMOSトランジスタであり、オフセッ
ト型MOSトランジスタのゲート電極と前記他方の領域
とが、接地されている尚、オフセット型MOSトランジ
スタのゲート電極と前記他方の領域とがオフセットした
位置関係にあってもよい。
【0010】また、本発明に係る入力保護装置を構成す
るMOSトランジスタは、オフセット型MOSトランジ
スタなので、通常の動作では、信号電圧が保護素子のゲ
ート酸化膜に直接に印加されることはない。従って、半
導体集積回路の少なくとも一部がMOSトランジスタで
構成され、半導体集積回路のMOSトランジスタのゲー
ト酸化膜が、オフセット型MOSトランジスタのゲート
酸化膜と同じ膜厚にしても、問題は生じない。すなわ
ち、ゲート酸化膜を内部ゲート酸化膜より厚くする必要
はないので、本発明に係る入力保護装置を製造する際、
製造プロセスの工数を増加させることなく容易に製造で
きる。また、本発明により、微細化することを目的とし
てフィールド分離構造をLOCOS構造からトレンチ構
造にしても、寄生バイポーラ動作を容易に起こすことが
でき、静電気等による過電流に対する保護機能が低下す
ることはない。すなわち、オフセット型MOSトランジ
スタのフィールド分離構造が、トレンチ構造であっても
よい。
るMOSトランジスタは、オフセット型MOSトランジ
スタなので、通常の動作では、信号電圧が保護素子のゲ
ート酸化膜に直接に印加されることはない。従って、半
導体集積回路の少なくとも一部がMOSトランジスタで
構成され、半導体集積回路のMOSトランジスタのゲー
ト酸化膜が、オフセット型MOSトランジスタのゲート
酸化膜と同じ膜厚にしても、問題は生じない。すなわ
ち、ゲート酸化膜を内部ゲート酸化膜より厚くする必要
はないので、本発明に係る入力保護装置を製造する際、
製造プロセスの工数を増加させることなく容易に製造で
きる。また、本発明により、微細化することを目的とし
てフィールド分離構造をLOCOS構造からトレンチ構
造にしても、寄生バイポーラ動作を容易に起こすことが
でき、静電気等による過電流に対する保護機能が低下す
ることはない。すなわち、オフセット型MOSトランジ
スタのフィールド分離構造が、トレンチ構造であっても
よい。
【0011】また、本発明に係る半導体集積回路は、所
定電位の電源端子と入力信号線との間に介在する第2の
入力保護装置を備え、第2の入力保護装置のスイッチン
グ素子が、オフセット型MOSトランジスタであっても
よい。所定電位の許容範囲は、入力される信号の電圧、
内部電源電圧等、種々のパラメータを考慮の上、決定さ
れる。これにより、一層確実に保護される半導体集積回
路が実現される。
定電位の電源端子と入力信号線との間に介在する第2の
入力保護装置を備え、第2の入力保護装置のスイッチン
グ素子が、オフセット型MOSトランジスタであっても
よい。所定電位の許容範囲は、入力される信号の電圧、
内部電源電圧等、種々のパラメータを考慮の上、決定さ
れる。これにより、一層確実に保護される半導体集積回
路が実現される。
【0012】
【発明の実施の形態】以下に、実施形態例を挙げ、添付
図面を参照して、本発明の実施の形態を具体的かつより
詳細に説明する。実施形態例1 本実施形態例は、本発明の一実施形態例であり、MOS
トランジスタはNMOSトランジスタである。図1
(a)及び(b)は、それぞれ、本実施形態例の半導体
集積回路の構造を示す側面断面図、及び、その等価回路
を示す回路図である。本実施形態例の半導体集積回路
は、入力端子1に接続されたN型高濃度拡散層2a、接
地端子5に接続されたゲートポリシリコン3、薄ゲート
酸化膜4、接地端子5に接続されたN型高濃度拡散層2
b、及び、接地端子5に接続されるP型基板(またはP
型ウェル)6から構成される。薄ゲート酸化膜4の厚さ
は、電圧変換回路7および内部回路8のゲート酸化膜と
同等である。N型高濃度拡散層2a、2bが、ゲートポ
リシリコン3および薄膜の薄ゲート酸化膜4の端部から
後退しており、本実施形態例の入力保護装置は、オフセ
ット構造のMOSトランジスタ、すなわちオフセット型
MOSトランジスタである。
図面を参照して、本発明の実施の形態を具体的かつより
詳細に説明する。実施形態例1 本実施形態例は、本発明の一実施形態例であり、MOS
トランジスタはNMOSトランジスタである。図1
(a)及び(b)は、それぞれ、本実施形態例の半導体
集積回路の構造を示す側面断面図、及び、その等価回路
を示す回路図である。本実施形態例の半導体集積回路
は、入力端子1に接続されたN型高濃度拡散層2a、接
地端子5に接続されたゲートポリシリコン3、薄ゲート
酸化膜4、接地端子5に接続されたN型高濃度拡散層2
b、及び、接地端子5に接続されるP型基板(またはP
型ウェル)6から構成される。薄ゲート酸化膜4の厚さ
は、電圧変換回路7および内部回路8のゲート酸化膜と
同等である。N型高濃度拡散層2a、2bが、ゲートポ
リシリコン3および薄膜の薄ゲート酸化膜4の端部から
後退しており、本実施形態例の入力保護装置は、オフセ
ット構造のMOSトランジスタ、すなわちオフセット型
MOSトランジスタである。
【0013】本実施形態例の半導体集積回路を製造する
際、Lightly DopedDrain(LDD)
領域の形成のためのイオン注入を、保護素子を形成する
領域にのみ行わないことにより、入力保護装置をオフセ
ット構造のMOSトランジスタとして製造する。入力信
号電圧の高さ、およびN型高濃度拡散層2aの不純物濃
度によっては、サイドウォールスペーサによる距離のみ
では充分なオフセット寸法、すなわちゲートポリシリコ
ン端部から高濃度拡散層までの距離を確保できないこと
がある。この場合、高濃度ソース/ドレイン(SD)領
域にイオン注入する際、パターニングしたフォトレジス
ト膜をマスクとして形成する必要があり、また、オフセ
ット寸法を、入力信号電圧の高さとN型高濃度拡散層2
aの不純物濃度とに合わせて適切な寸法にする必要があ
る。尚、接地端子5へ接続するN型高濃度拡散層2bに
は、信号電圧は印加されないので、N型高濃度拡散層2
bがゲートポリシリコン3及び薄ゲート酸化膜4から後
退していなくてもよい、すなわちオフセット構造でなく
てもよい。
際、Lightly DopedDrain(LDD)
領域の形成のためのイオン注入を、保護素子を形成する
領域にのみ行わないことにより、入力保護装置をオフセ
ット構造のMOSトランジスタとして製造する。入力信
号電圧の高さ、およびN型高濃度拡散層2aの不純物濃
度によっては、サイドウォールスペーサによる距離のみ
では充分なオフセット寸法、すなわちゲートポリシリコ
ン端部から高濃度拡散層までの距離を確保できないこと
がある。この場合、高濃度ソース/ドレイン(SD)領
域にイオン注入する際、パターニングしたフォトレジス
ト膜をマスクとして形成する必要があり、また、オフセ
ット寸法を、入力信号電圧の高さとN型高濃度拡散層2
aの不純物濃度とに合わせて適切な寸法にする必要があ
る。尚、接地端子5へ接続するN型高濃度拡散層2bに
は、信号電圧は印加されないので、N型高濃度拡散層2
bがゲートポリシリコン3及び薄ゲート酸化膜4から後
退していなくてもよい、すなわちオフセット構造でなく
てもよい。
【0014】次に、本実施形態例の半導体集積回路の動
作について説明する。静電気等により、設定値よりも高
い電圧を有する高電圧パルスが入力端子1に印加される
と、N型高濃度拡散層2aとP型基板(Pウェル)6と
の間のPN接合が降伏後、PN接合端部において衝突電
離による基板電流が発生する。P型基板(Pウェル)6
に基板電流が流れると、P型基板(Pウェル)6とN型
高濃度拡散層2bとの間に電位差が生じ、その部分にお
いてPN接合が順バイアスされると、本実施形態例の半
導体集積回路の入力保護装置であるNMOSトランジス
タは、ラテラルNPNバイポーラトランジスタとして動
作する。このバイポーラ動作によって、過電流は接地端
子5へバイパスされて流れるので、電圧変換回路7およ
び内部回路8を過電流から保護することができる。以上
の動作は入力保護用のNMOSトランジスタでは共通す
る動作である。本実施形態例では、N型高濃度拡散層2
aとゲートポリシリコン3及び薄ゲート酸化膜4とがオ
フセット構造なので、ゲ−ト酸化膜4の膜厚が電圧変換
回路7および内部回路8のゲート酸化膜の膜厚と同等で
あっても、通常動作時に薄ゲート酸化膜4へ電圧ストレ
スが加わることはなく、内部電源電圧以上の信号電圧を
入力端子1へ印加することが可能である。
作について説明する。静電気等により、設定値よりも高
い電圧を有する高電圧パルスが入力端子1に印加される
と、N型高濃度拡散層2aとP型基板(Pウェル)6と
の間のPN接合が降伏後、PN接合端部において衝突電
離による基板電流が発生する。P型基板(Pウェル)6
に基板電流が流れると、P型基板(Pウェル)6とN型
高濃度拡散層2bとの間に電位差が生じ、その部分にお
いてPN接合が順バイアスされると、本実施形態例の半
導体集積回路の入力保護装置であるNMOSトランジス
タは、ラテラルNPNバイポーラトランジスタとして動
作する。このバイポーラ動作によって、過電流は接地端
子5へバイパスされて流れるので、電圧変換回路7およ
び内部回路8を過電流から保護することができる。以上
の動作は入力保護用のNMOSトランジスタでは共通す
る動作である。本実施形態例では、N型高濃度拡散層2
aとゲートポリシリコン3及び薄ゲート酸化膜4とがオ
フセット構造なので、ゲ−ト酸化膜4の膜厚が電圧変換
回路7および内部回路8のゲート酸化膜の膜厚と同等で
あっても、通常動作時に薄ゲート酸化膜4へ電圧ストレ
スが加わることはなく、内部電源電圧以上の信号電圧を
入力端子1へ印加することが可能である。
【0015】以下、実施形態例1の具体例、及びその製
造方法を実施例として示す。実施例 本実施例の半導体集積回路では、内部回路8の電源電圧
は3.3Vであり、入力保護装置のゲート酸化膜4の膜
厚は、電圧変換回路7や内部回路8のゲート酸化膜の膜
厚と同一で、80オングストロームである。本実施例で
は、不純物濃度が約1×1018個/cm3であるP型ウ
ェル6の上に、ゲート長が0.4μm程度であるように
ゲートポリシリコン3および薄ゲート酸化膜4を形成
し、更に、電圧変換回路7および内部回路8のNMOS
領域にのみリンをイオン注入してLDD領域を形成し
た。注入されたリンのドーズ量は1×1014個/cm2
である。その後、酸化膜を約1500オングストローム
成長させ、エッチバックしてサイドウォールスペーサを
形成した後、ヒ素を全NMOS領域にドーズ量2×10
15個/cm2になるようにイオン注入した。この結果、
保護素子であるNMOSトランジスタ、すなわち入力保
護装置にはLDD領域が形成されず、N型高濃度拡散層
2aがゲートポリシリコン3の端部から後退したオフセ
ット型構造で形成された(図1(a))。
造方法を実施例として示す。実施例 本実施例の半導体集積回路では、内部回路8の電源電圧
は3.3Vであり、入力保護装置のゲート酸化膜4の膜
厚は、電圧変換回路7や内部回路8のゲート酸化膜の膜
厚と同一で、80オングストロームである。本実施例で
は、不純物濃度が約1×1018個/cm3であるP型ウ
ェル6の上に、ゲート長が0.4μm程度であるように
ゲートポリシリコン3および薄ゲート酸化膜4を形成
し、更に、電圧変換回路7および内部回路8のNMOS
領域にのみリンをイオン注入してLDD領域を形成し
た。注入されたリンのドーズ量は1×1014個/cm2
である。その後、酸化膜を約1500オングストローム
成長させ、エッチバックしてサイドウォールスペーサを
形成した後、ヒ素を全NMOS領域にドーズ量2×10
15個/cm2になるようにイオン注入した。この結果、
保護素子であるNMOSトランジスタ、すなわち入力保
護装置にはLDD領域が形成されず、N型高濃度拡散層
2aがゲートポリシリコン3の端部から後退したオフセ
ット型構造で形成された(図1(a))。
【0016】本実施例の半導体集積回路の入力端子1へ
5Vの信号を入力すると、入力保護装置のN型高濃度拡
散層2aからP型ウェル6へ伸びる空乏層の幅は0.1
μm程度であり、サイドウォールスペーサの距離以上に
空乏層が伸びることはないので、薄ゲート酸化膜4に入
力信号電圧によるストレスは加わらず、入力保護装置の
信頼性が低下することはない。また、従来の半導体集積
回路を製造すること、すなわち入力保護装置である保護
素子のゲート酸化膜のみを厚くして5Vの信号を入力で
きる半導体集積回路を製造することに比べ、本実施例の
半導体集積回路の製造工程数は、約20ステップ少な
い。
5Vの信号を入力すると、入力保護装置のN型高濃度拡
散層2aからP型ウェル6へ伸びる空乏層の幅は0.1
μm程度であり、サイドウォールスペーサの距離以上に
空乏層が伸びることはないので、薄ゲート酸化膜4に入
力信号電圧によるストレスは加わらず、入力保護装置の
信頼性が低下することはない。また、従来の半導体集積
回路を製造すること、すなわち入力保護装置である保護
素子のゲート酸化膜のみを厚くして5Vの信号を入力で
きる半導体集積回路を製造することに比べ、本実施例の
半導体集積回路の製造工程数は、約20ステップ少な
い。
【0017】試験例 内部電源電圧3.3Vで、5Vの信号入力を可能にする
インターフェイスで、フィールド分離構造を深さ500
0オングストロームのトレンチ構造とした場合の従来の
フィールド酸化膜ラテラルNPNバイポーラトランジス
タ保護素子に、Hyuman Body Model
(HBM)ESD印加試験を行った結果、500V以下
の耐圧しか得られなかった。一方、実施例の入力保護装
置に同様のHBM−ESD印加試験を行った結果、20
00V以上の耐圧を確保することができた。
インターフェイスで、フィールド分離構造を深さ500
0オングストロームのトレンチ構造とした場合の従来の
フィールド酸化膜ラテラルNPNバイポーラトランジス
タ保護素子に、Hyuman Body Model
(HBM)ESD印加試験を行った結果、500V以下
の耐圧しか得られなかった。一方、実施例の入力保護装
置に同様のHBM−ESD印加試験を行った結果、20
00V以上の耐圧を確保することができた。
【0018】実施形態例2 図2(a)及び(b)は、それぞれ、本実施形態例の半
導体集積回路の構造を示す側面断面図、及び、その等価
回路を示す回路図である。本実施形態例では、入力端子
1と接地端子5との間に、実施形態例1のオフセット型
NMOSトランジスタ9を保護素子として設け、同様
に、入力端子1と電源端子10との間にもオフセット型
NMOSトランジスタ9を保護素子として設けた。本実
施形態例により、内部電源電圧よりも高い信号電圧の入
力が可能であり、入力保護装置としてオフセット型NM
OSトランジスタ9を1個有する半導体集積回路に比
べ、静電気等に対する保護能力がさらに向上した半導体
集積回路が実現される。
導体集積回路の構造を示す側面断面図、及び、その等価
回路を示す回路図である。本実施形態例では、入力端子
1と接地端子5との間に、実施形態例1のオフセット型
NMOSトランジスタ9を保護素子として設け、同様
に、入力端子1と電源端子10との間にもオフセット型
NMOSトランジスタ9を保護素子として設けた。本実
施形態例により、内部電源電圧よりも高い信号電圧の入
力が可能であり、入力保護装置としてオフセット型NM
OSトランジスタ9を1個有する半導体集積回路に比
べ、静電気等に対する保護能力がさらに向上した半導体
集積回路が実現される。
【0019】
【発明の効果】本発明によれば、入力保護装置のスイッ
チング素子が、オフセット型MOSトランジスタであ
る。これにより、フィールド分離構造をLOCOS構造
からトレンチ構造にしても、静電気等による過電流に対
する保護機能を低下させることなく、内部電源電圧より
も高い電圧の信号を入力することが可能になる。また、
通常動作時には、保護素子のゲート酸化膜に入力信号の
電圧が加わることがないので、入力保護装置(保護素
子)のゲート酸化膜の膜厚を内部ゲート酸化膜と同一に
することができる。従って、半導体集積回路の製造工程
で入力保護装置を形成する際、従来の製造工程に新たな
工程を追加する必要がなく、製造プロセスは簡易であ
る。
チング素子が、オフセット型MOSトランジスタであ
る。これにより、フィールド分離構造をLOCOS構造
からトレンチ構造にしても、静電気等による過電流に対
する保護機能を低下させることなく、内部電源電圧より
も高い電圧の信号を入力することが可能になる。また、
通常動作時には、保護素子のゲート酸化膜に入力信号の
電圧が加わることがないので、入力保護装置(保護素
子)のゲート酸化膜の膜厚を内部ゲート酸化膜と同一に
することができる。従って、半導体集積回路の製造工程
で入力保護装置を形成する際、従来の製造工程に新たな
工程を追加する必要がなく、製造プロセスは簡易であ
る。
【図1】図1(a)及び(b)は、それぞれ、実施形態
例1の半導体集積回路の入力保護装置の構造を示す側面
断面図、及び、その等価回路を示す回路図である。
例1の半導体集積回路の入力保護装置の構造を示す側面
断面図、及び、その等価回路を示す回路図である。
【図2】図2(a)及び(b)は、それぞれ、実施形態
例1の半導体集積回路の入力保護装置の構造を示す側面
断面図、及び、その等価回路を示す回路図である。
例1の半導体集積回路の入力保護装置の構造を示す側面
断面図、及び、その等価回路を示す回路図である。
【図3】図3(a)及び(b)は、それぞれ、P型基板
内に形成される、フィールド酸化膜を有する従来のラテ
ラルバイポーラ型保護素子(入力保護装置)の構造を示
す側面断面図、及び、その等価回路を示す回路図であ
る。
内に形成される、フィールド酸化膜を有する従来のラテ
ラルバイポーラ型保護素子(入力保護装置)の構造を示
す側面断面図、及び、その等価回路を示す回路図であ
る。
【図4】図4(a)及び(b)は、それぞれ、厚いゲー
ト酸化膜を有する従来のNチャネルMOSトランジスタ
型保護素子(入力保護装置)の構造を示す側面断面図、
及び、その等価回路を示す回路図である。
ト酸化膜を有する従来のNチャネルMOSトランジスタ
型保護素子(入力保護装置)の構造を示す側面断面図、
及び、その等価回路を示す回路図である。
1.入力端子 2.N型高濃度拡散層 3.ゲートポリシリコン 4.薄ゲート酸化膜 5.接地端子 6.P型基板(またはP型ウェル) 7.電圧変換回路 8.内部回路 9.オフセット型NMOSトランジスタ 10.電源端子 11.フィールド酸化膜 12.NPNバイポーラトランジスタ 13.厚ゲート酸化膜 14.厚ゲート酸化膜NMOSトランジスタ
Claims (7)
- 【請求項1】 スイッチング素子を有して入力信号線と
接地線との間に介在する入力保護装置を備え、信号電圧
が設定値よりも高い際には入力信号線を接地線に導通さ
せるようにした半導体集積回路において、 入力保護装置のスイッチング素子が、オフセット型MO
Sトランジスタであることを特徴とする半導体集積回
路。 - 【請求項2】 内部電源電圧よりも高い電圧の信号が入
力信号線を介して入力されることを特徴とする請求項1
に記載の半導体集積回路。 - 【請求項3】 オフセット型MOSトランジスタのソー
ス領域及びドレイン領域の何れか一方の領域と他方の領
域とが、それぞれ、半導体集積回路の入力信号線と接地
線とに電気的に接続され、 オフセット型MOSトランジスタのゲート電極と前記一
方の領域とは、オフセットした位置関係にあることを特
徴とする請求項1又は2に記載の半導体集積回路。 - 【請求項4】 オフセット型MOSトランジスタが、n
チャネルMOSトランジスタであり、 オフセット型MOSトランジスタのゲート電極と前記他
方の領域とが、接地されていることを特徴とする請求項
3に記載の入力保護装置。 - 【請求項5】 半導体集積回路の少なくとも一部がMO
Sトランジスタで構成され、 半導体集積回路のMOSトランジスタのゲート酸化膜
が、オフセット型MOSトランジスタのゲート酸化膜と
同じ膜厚であることを特徴とする請求項4に記載の半導
体集積回路。 - 【請求項6】 オフセット型MOSトランジスタのフィ
ールド分離構造が、トレンチ構造であることを特徴とす
る請求項5に記載の半導体集積回路。 - 【請求項7】 所定電位の電源端子と入力信号線との間
に介在する第2の入力保護装置を備え、 第2の入力保護装置のスイッチング素子が、オフセット
型MOSトランジスタであることを特徴とする請求項1
から6のうち何れか1項に記載の半導体集積回路。
Priority Applications (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP11305098A JP3252790B2 (ja) | 1998-04-23 | 1998-04-23 | 半導体集積回路 |
US09/295,340 US6455895B1 (en) | 1998-04-23 | 1999-04-21 | Overvoltage protector having same gate thickness as the protected integrated circuit |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP11305098A JP3252790B2 (ja) | 1998-04-23 | 1998-04-23 | 半導体集積回路 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPH11307651A true JPH11307651A (ja) | 1999-11-05 |
JP3252790B2 JP3252790B2 (ja) | 2002-02-04 |
Family
ID=14602236
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP11305098A Expired - Fee Related JP3252790B2 (ja) | 1998-04-23 | 1998-04-23 | 半導体集積回路 |
Country Status (2)
Country | Link |
---|---|
US (1) | US6455895B1 (ja) |
JP (1) | JP3252790B2 (ja) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2007067438A (ja) * | 1999-07-01 | 2007-03-15 | Toshiba Corp | 半導体装置とその製造方法 |
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---|---|---|---|---|
JP2002134628A (ja) * | 2000-10-24 | 2002-05-10 | Toshiba Corp | 保護回路 |
US6952027B2 (en) * | 2002-11-29 | 2005-10-04 | Kabushiki Kaisha Toshiba | Semiconductor integrated circuit device and electronic card using the same |
US6885223B2 (en) | 2003-05-09 | 2005-04-26 | Bae Systems Information And Electronic Systems Integration Inc. | Overvoltage detector |
DE202010017717U1 (de) * | 2009-11-25 | 2012-08-06 | Advanced Neuromodulation Systems Inc. | Implantierbarer Pulsgenerator für eine Neurostimulation, der Dünnschicht-Oxid-Transistoren umfasst |
DE202010017716U1 (de) * | 2009-11-25 | 2012-08-20 | Advanced Neuromodulation Systems Inc. | Implantierbarer Pulsgenerator für eine Neurostimulation, der eine Spannungskonversionsschaltung umfasst |
JP2014241497A (ja) | 2013-06-11 | 2014-12-25 | ローム株式会社 | 半導体集積回路 |
AT521131B1 (de) * | 2018-04-11 | 2020-09-15 | Hirtenberger Automotive Safety Gmbh & Co Kg | Schutzvorrichtung für eine Leitung eines Kraftfahrzeuges |
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---|---|---|---|---|
JPS6124268A (ja) | 1984-07-13 | 1986-02-01 | Hitachi Ltd | 半導体集積回路装置 |
JPS61207051A (ja) | 1985-03-11 | 1986-09-13 | Nec Corp | 半導体装置 |
JPH0821630B2 (ja) | 1988-11-28 | 1996-03-04 | 日本電気株式会社 | 半導体装置 |
JPH06188377A (ja) | 1992-12-18 | 1994-07-08 | Matsushita Electric Ind Co Ltd | 入出力保護装置 |
US5399960A (en) * | 1993-11-12 | 1995-03-21 | Cypress Semiconductor Corporation | Reference voltage generation method and apparatus |
JPH07321306A (ja) * | 1994-03-31 | 1995-12-08 | Seiko Instr Inc | 半導体装置およびその製造方法 |
US5675168A (en) * | 1994-04-01 | 1997-10-07 | Matsushita Electric Industrial Co., Ltd. | Unsymmetrical MOS device having a gate insulator area offset from the source and drain areas, and ESD protection circuit including such a MOS device |
JP2894966B2 (ja) | 1994-04-01 | 1999-05-24 | 松下電器産業株式会社 | 非対称mos型半導体装置及びその製造方法、ならびに該半導体装置を含む静電破壊保護回路 |
JP2643904B2 (ja) * | 1995-04-20 | 1997-08-25 | 日本電気株式会社 | 静電保護素子 |
US5745323A (en) * | 1995-06-30 | 1998-04-28 | Analog Devices, Inc. | Electrostatic discharge protection circuit for protecting CMOS transistors on integrated circuit processes |
US5663082A (en) * | 1996-05-28 | 1997-09-02 | Taiwan Semiconductor Manufacturing Company, Ltd. | Electrostactic discharge protection structure for lightly doped CMOS integrated circuit process |
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US6121090A (en) * | 1998-04-20 | 2000-09-19 | Texas Instruments - Acer Incorporated | Self-aligned silicided MOS devices with an extended S/D junction and an ESD protection circuit |
-
1998
- 1998-04-23 JP JP11305098A patent/JP3252790B2/ja not_active Expired - Fee Related
-
1999
- 1999-04-21 US US09/295,340 patent/US6455895B1/en not_active Expired - Fee Related
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Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2007067438A (ja) * | 1999-07-01 | 2007-03-15 | Toshiba Corp | 半導体装置とその製造方法 |
Also Published As
Publication number | Publication date |
---|---|
US20020033506A1 (en) | 2002-03-21 |
US6455895B1 (en) | 2002-09-24 |
JP3252790B2 (ja) | 2002-02-04 |
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Date | Code | Title | Description |
---|---|---|---|
LAPS | Cancellation because of no payment of annual fees |