JP6683457B2 - 半導体装置及びその製造方法 - Google Patents
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Description
まず、上述したHV/LV混載CMOS型ICの製造方法を簡単に説明する。図1はHV/LV混載CMOS型ICの製造工程の一例を示す工程図である。ここでは、HV-NMOSとLV-NMOSとが形成された部分を図示している。図示は省略するが、HV/LV混載CMOS型ICには、HV-PMOSとLV-PMOSも形成される。なお、HV-NMOSの製造工程は、図9(A)〜(E)に示す工程と同様であるため、同じ符号を付して説明する。
第1の実施の形態では、寄生トランジスタの電流経路にp型不純物領域を挿入する。p型不純物領域は、LV-NMOS用のp型ウェルを形成する際に、LV-NMOS用のp型ウェルと同じ方法で形成する。
第2の実施の形態では、第1の実施の形態と同様に、寄生トランジスタの電流経路にp型不純物領域を挿入する。p型不純物領域は、HV-PMOS用のn型ウェル内にp型不純物領域(PP)を形成する際に、n型ウェル内のp型不純物領域(PP)と同じ方法で形成する。
第3の実施の形態では、寄生トランジスタの電流経路に絶縁領域を挿入する。絶縁領域は、公知のDTIプロセスを用いてHV-NMOS形成領域とLV−NMOS形成領域とを分離する領域分離部18を形成する際に、領域分離部18と同じ方法で形成される。
第4の実施の形態は、公知のDTIプロセスを用いて寄生トランジスタの電流経路に絶縁領域を挿入する点では、第3の実施の形態と同様である。第4の実施の形態では、絶縁領域を形成する領域が第3の実施の形態とは異なっている。
12 p型ウェル
14 n型不純物領域
18 領域分離部
20 素子分離部
22 素子分離部
24 素子分離部
26 ゲート酸化膜
28 ゲート電極
28A ゲートアクティブ領域
30 ソース層
30A ソースアクティブ領域
32 ドレイン層
32A ドレインアクティブ領域
34 ボディ層
40 アクティブ領域
50 p型ウェル
52 素子分離部
54 素子分離部
54 p型ウェル
56 ゲート酸化膜
58 ゲート電極
60 ソース層
62 ドレイン層
70 p型不純物領域
72 p型不純物領域
74 絶縁領域
Claims (8)
- 低電圧用のCMOSトランジスタと高電圧用のCMOSトランジスタとが1つの半導体基板に形成された半導体装置であって、
前記高電圧用のCMOSトランジスタのソース層が設けられた第1不純物領域、及び前記高電圧用のCMOSトランジスタのドレイン層が設けられた第2不純物領域の各々から離間し、かつ前記高電圧用のCMOSトランジスタの形成領域内に設けられ、半導体基板領域に少なくとも一部が接する電流遮断部を備える、
半導体装置。 - 前記電流遮断部が、ゲート幅方向において前記高電圧用のCMOSトランジスタのチャネル領域を挟んで前記チャネル領域の両側に隣接して配置されている、請求項1に記載の半導体装置。
- 前記電流遮断部が、前記チャネル領域と同じ極性で且つ前記チャネル領域より高濃度の不純物領域、または、絶縁領域である、請求項2に記載の半導体装置。
- 低電圧用のCMOSトランジスタと高電圧用のCMOSトランジスタとが1つの半導体基板に形成された半導体装置を製造する半導体装置の製造方法であって、
前記高電圧用のCMOSトランジスタのソース及びドレイン構造を形成する第1の工程と、
前記低電圧用のCMOSトランジスタのソース及びドレイン構造を形成する第2の工程と、
前記低電圧用のCMOSトランジスタ形成領域と高電圧用のCMOSトランジスタ形成領域とを分離する第3の工程と、
前記低電圧用のCMOSトランジスタのゲート電極を形成すると共に、前記高電圧用のCMOSトランジスタのゲート電極を形成する第4の工程と、
を含み、
絶縁領域である電流遮断部を設ける場合は、前記第3の工程で、前記高電圧用のCMOSトランジスタのチャネル領域を迂回して流れる電流を遮断する電流遮断部を形成し、
不純物領域である電流遮断部を設ける場合は、前記第1の工程または前記第2の工程で、前記高電圧用のCMOSトランジスタのチャネル領域を迂回して流れる電流を遮断する電流遮断部を形成する、
半導体装置の製造方法。 - 前記第2の工程において、
前記半導体基板の前記低電圧用のCMOSトランジスタ形成領域に不純物を導入してウェルを形成する際に、前記半導体基板の前記高電圧用のCMOSトランジスタの前記チャネル領域の両側に不純物を導入して電流遮断部を形成する、
請求項4に記載の半導体装置の製造方法。 - 前記第1の工程において、
高電圧用のPMOSトランジスタ形成領域のn型ウェル内にp型の不純物を導入して低濃度不純物領域を形成する場合には、高電圧用のNMOSトランジスタの前記チャネル領域の両側にp型の不純物を導入して電流遮断部を形成し、
高電圧用のNMOSトランジスタ形成領域のp型ウェル内にn型の不純物を導入して低濃度不純物領域を形成する場合には、高電圧用のPMOSトランジスタの前記チャネル領域の両側にn型の不純物を導入して電流遮断部を形成する、
請求項4に記載の半導体装置の製造方法。 - 前記第3の工程において、
DTI法により絶縁体からなる領域分離部を形成する際に、前記半導体基板の前記高電圧用のCMOSトランジスタの前記チャネル領域の両側にDTI法により絶縁体を配置して電流遮断部を形成する、
請求項4に記載の半導体装置の製造方法。 - 前記電流遮断部を、前記高電圧用のCMOSトランジスタのチャネル領域を迂回して流れる電流の流路にだけ形成する、請求項7に記載の半導体装置の製造方法。
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JP2015210818A JP6683457B2 (ja) | 2015-10-27 | 2015-10-27 | 半導体装置及びその製造方法 |
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