JP2783285B2 - 情報処理装置 - Google Patents
情報処理装置Info
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- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
- G06F13/14—Handling requests for interconnection or transfer
- G06F13/16—Handling requests for interconnection or transfer for access to memory bus
- G06F13/1668—Details of memory controller
- G06F13/1673—Details of memory controller using buffers
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F12/00—Accessing, addressing or allocating within memory systems or architectures
- G06F12/02—Addressing or allocation; Relocation
- G06F12/08—Addressing or allocation; Relocation in hierarchically structured memory systems, e.g. virtual memory systems
- G06F12/12—Replacement control
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- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Memory System Of A Hierarchy Structure (AREA)
- Advance Control (AREA)
Description
【発明の詳細な説明】 ［産業上の利用分野］ 本発明は、情報処理装置、特に、パイプライン制御方
式を採用した情報処理装置に関する。
式を採用した情報処理装置に関する。
［従来の技術］ 一般に、パイプライン制御方式とは、１つの命令の処
理を複数のステージに分割し、複数の命令を所定のサイ
クルずつずらして入力し、各ステージを複数命令につい
て並行動作させることにより命令当たりの平均実行時間
を短縮し、情報処理装置の高性能化を図る方式である。
理を複数のステージに分割し、複数の命令を所定のサイ
クルずつずらして入力し、各ステージを複数命令につい
て並行動作させることにより命令当たりの平均実行時間
を短縮し、情報処理装置の高性能化を図る方式である。
このようなパイプライン制御方式の一例を第６図に示
す。この例では、１つの命令の処理は、Ｄ、Ｍ、Ａ、
Ｌ、ＥおよびＷの６つのステージに分割されている。こ
こに、Ｄは命令の解読ステージ、Ｍはオペランドの論理
アドレスを求めるための加算ステージ、Ａは算出された
オペランドの論理アドレスを実アドレスへ変換するアド
レス変換ステージ、Ｌはバッファメモリからオペランド
データを読出す読出しステージ、Ｅは求められたオペラ
ンドデータを用いて演算を行う演算ステージ、Ｗは演算
結果をレジスタまたはメモリへ書込む格納ステージであ
り、これらのステージが１サイクルピッチで実行されて
いる。
す。この例では、１つの命令の処理は、Ｄ、Ｍ、Ａ、
Ｌ、ＥおよびＷの６つのステージに分割されている。こ
こに、Ｄは命令の解読ステージ、Ｍはオペランドの論理
アドレスを求めるための加算ステージ、Ａは算出された
オペランドの論理アドレスを実アドレスへ変換するアド
レス変換ステージ、Ｌはバッファメモリからオペランド
データを読出す読出しステージ、Ｅは求められたオペラ
ンドデータを用いて演算を行う演算ステージ、Ｗは演算
結果をレジスタまたはメモリへ書込む格納ステージであ
り、これらのステージが１サイクルピッチで実行されて
いる。
さて、第６図において、命令２がメモリの任意アドレ
ス、例えば、実アドレスａ番地にオペランドデータを格
納するストア命令であり、かつ命令３が同一のアドレス
ａ番地の内容をオペランドアドレスとして読出す命令で
ある場合を考える。この場合において、命令３は命令２
の後に発行されているから、命令３を読出すオペランド
データは、命令２で格納したオペランドデータであるべ
きである。しかし、第６図のパイプライン制御におい
て、命令３のオペランドデータ読出しステージＬは命令
２のオペランドデータ格納ステージＷより前に処理され
るため、命令３では、命令２による格納（更新）前のデ
ータをオペランドデータとして読出してしまうという不
都合が生じる。このように、後続する命令のオペランド
の先取りが、先行する命令のメモリ格納より先に行われ
ることは、一般にOSC（Operand Store Conflict）と呼
ばれている。このOSCに対処するために、パイプライン
制御方式を採用している情報処理装置においては、OSC
を検出する手段と、OSCが発生した際これに対処する処
理機能が必須である。
ス、例えば、実アドレスａ番地にオペランドデータを格
納するストア命令であり、かつ命令３が同一のアドレス
ａ番地の内容をオペランドアドレスとして読出す命令で
ある場合を考える。この場合において、命令３は命令２
の後に発行されているから、命令３を読出すオペランド
データは、命令２で格納したオペランドデータであるべ
きである。しかし、第６図のパイプライン制御におい
て、命令３のオペランドデータ読出しステージＬは命令
２のオペランドデータ格納ステージＷより前に処理され
るため、命令３では、命令２による格納（更新）前のデ
ータをオペランドデータとして読出してしまうという不
都合が生じる。このように、後続する命令のオペランド
の先取りが、先行する命令のメモリ格納より先に行われ
ることは、一般にOSC（Operand Store Conflict）と呼
ばれている。このOSCに対処するために、パイプライン
制御方式を採用している情報処理装置においては、OSC
を検出する手段と、OSCが発生した際これに対処する処
理機能が必須である。
従来の装置では、第２図に示すように、命令２がメモ
リ格納を行う命令である場合には、ステージＡで求めた
ストアアドレスを一致検出用のストアアドレスレジスタ
に登録しておき、命令２の後続命令３、命令４、命令５
のステージＡにおいてオペランドアドレスを前記ストア
アドレスレジスタの内容と比較し、もし一致が検出され
た場合には、オペランドデータ読出しステージＬを命令
２のオペランドデータ格納ステージＷの完了まで待たせ
る処理が行われた。この方式では、OSCが発生すると、
上記のごとく、後続の命令のオペランド読出しが遅延さ
せるため、パイプラインが乱れ、情報処理装置の性能が
低下するという欠点がある。
リ格納を行う命令である場合には、ステージＡで求めた
ストアアドレスを一致検出用のストアアドレスレジスタ
に登録しておき、命令２の後続命令３、命令４、命令５
のステージＡにおいてオペランドアドレスを前記ストア
アドレスレジスタの内容と比較し、もし一致が検出され
た場合には、オペランドデータ読出しステージＬを命令
２のオペランドデータ格納ステージＷの完了まで待たせ
る処理が行われた。この方式では、OSCが発生すると、
上記のごとく、後続の命令のオペランド読出しが遅延さ
せるため、パイプラインが乱れ、情報処理装置の性能が
低下するという欠点がある。
この欠点を除去するため、従来から各種のバイパス方
式が提案されている。例えば、特公昭61−8453号公報等
に記載されているような技術が知られている。これは、
メモリ格納を行う命令を処理する際、オペランドアドレ
スをストアアドレスレジスタに登録するだけでなく、オ
ペランドデータもストアバッファレジスタに登録してお
き、後続の命令のオペランド読出しアドレスを前記スト
アアドレスと比較して両アドレスが一致した場合、オペ
ランドデータの読出しをバッファメモリからではなく、
前記ストアバッファレジスタから行うように制御するこ
とにより、オペランド読出し待ちを排除し、性能低下を
防ぐ方式である。
式が提案されている。例えば、特公昭61−8453号公報等
に記載されているような技術が知られている。これは、
メモリ格納を行う命令を処理する際、オペランドアドレ
スをストアアドレスレジスタに登録するだけでなく、オ
ペランドデータもストアバッファレジスタに登録してお
き、後続の命令のオペランド読出しアドレスを前記スト
アアドレスと比較して両アドレスが一致した場合、オペ
ランドデータの読出しをバッファメモリからではなく、
前記ストアバッファレジスタから行うように制御するこ
とにより、オペランド読出し待ちを排除し、性能低下を
防ぐ方式である。
［発明が解決しようとする課題］ 上記従来技術では、OSCによる性能低下を防ぐため
に、ストアバッファレジスタ等のバイパス制御論理を必
要とし、またOSCの検出も行う必要があるため、ストア
アドレスレジスタ、アドレス比較回路等も必要となり、
ハードウェア量が増大するという問題があった。
に、ストアバッファレジスタ等のバイパス制御論理を必
要とし、またOSCの検出も行う必要があるため、ストア
アドレスレジスタ、アドレス比較回路等も必要となり、
ハードウェア量が増大するという問題があった。
本発明の目的は、パイプライン制御方式の情報処理装
置において、レジスタにあるデータのメモリ格納を行う
命令の処理ステージを、OSCを発生しないように制御す
ることにより、当該命令についてのOSCを検出するOSC検
出論理およびOSC対処制御論理を不要とし、ハードウェ
ア量を増加させることなく、パイプライン処理の乱れを
防止できるようにすることにある。
置において、レジスタにあるデータのメモリ格納を行う
命令の処理ステージを、OSCを発生しないように制御す
ることにより、当該命令についてのOSCを検出するOSC検
出論理およびOSC対処制御論理を不要とし、ハードウェ
ア量を増加させることなく、パイプライン処理の乱れを
防止できるようにすることにある。
［課題を解決するための手段］ 本発明による情報処理装置の第一の態様は、主記憶メ
モリのデータの一部の写しを保持するバッファメモリを
有し、一命令の処理を、オペランドデータを読出す読出
しステージと、前記読出しステージよりも後に実行さ
れ、命令の実行結果を格納する格納ステージとを含む複
数のステージに分割して実行し、複数命令について各ス
テージを所定のサイクルずつずらして並行処理するパイ
プライン制御方式の情報処理装置において、前記主記憶
メモリに対してレジスタにあるデータの格納を指示する
ストア命令を処理する際に、当該ストア命令の前記読出
しステージ以前のステージにおいて前記データの前記バ
ッファメモリへの格納を行うよう制御する制御手段を有
することを特徴とする。
モリのデータの一部の写しを保持するバッファメモリを
有し、一命令の処理を、オペランドデータを読出す読出
しステージと、前記読出しステージよりも後に実行さ
れ、命令の実行結果を格納する格納ステージとを含む複
数のステージに分割して実行し、複数命令について各ス
テージを所定のサイクルずつずらして並行処理するパイ
プライン制御方式の情報処理装置において、前記主記憶
メモリに対してレジスタにあるデータの格納を指示する
ストア命令を処理する際に、当該ストア命令の前記読出
しステージ以前のステージにおいて前記データの前記バ
ッファメモリへの格納を行うよう制御する制御手段を有
することを特徴とする。
本発明による情報処理装置の第二の態様は、前記第一
の態様において、前記制御手段は、前記データの前記バ
ッファメモリへの格納が完了した後に前記データの前記
主記憶メモリへの格納を行うよう制御する手段を含むこ
とを特徴とする。
の態様において、前記制御手段は、前記データの前記バ
ッファメモリへの格納が完了した後に前記データの前記
主記憶メモリへの格納を行うよう制御する手段を含むこ
とを特徴とする。
本発明による情報処理装置の第三の態様は、前記第二
の態様において、前記制御手段は、前記データの前記主
記憶メモリへの格納を前記格納ステージにおいて行うよ
う制御する手段を含むことを特徴とする。
の態様において、前記制御手段は、前記データの前記主
記憶メモリへの格納を前記格納ステージにおいて行うよ
う制御する手段を含むことを特徴とする。
本発明による情報処理装置の第四の態様は、前記第一
の態様において、前記データを前記バッファメモリへ格
納した後、前記ストア命令の処理の中断が発生した場合
に、前記中断の発生を検出する手段と、前記中断の発生
が検出されたときに前記バッファメモリに格納された前
記データを無効化する手段とを更に有することを特徴と
する。
の態様において、前記データを前記バッファメモリへ格
納した後、前記ストア命令の処理の中断が発生した場合
に、前記中断の発生を検出する手段と、前記中断の発生
が検出されたときに前記バッファメモリに格納された前
記データを無効化する手段とを更に有することを特徴と
する。
本発明による情報処理装置の第五の態様は、主記憶メ
モリのデータの一部の写しを保持するバッファメモリを
有し、一命令の処理を、オペランドデータを読出す読出
しステージと、前記読出しステージよりも後に実行さ
れ、命令の実行結果を格納する格納ステージとを含む複
数のステージに分割して実行し、複数命令について各ス
テージを所定のサイクルずつずらして並行処理するパイ
プライン制御方式の情報処理装置において、前記主記憶
メモリに割り当てられているアドレスに対するデータの
書き込みを指示するストア命令を処理する際に、前記ス
トア命令に後続する命令の読み出しステージの一つ前の
ステージを実行する期間、若しくは、当該期間に先行す
る期間に、前記ストア命令で書き込みを指示されたデー
タを前記バッファメモリに書き込むステージを実行する
ことを特徴とする。
モリのデータの一部の写しを保持するバッファメモリを
有し、一命令の処理を、オペランドデータを読出す読出
しステージと、前記読出しステージよりも後に実行さ
れ、命令の実行結果を格納する格納ステージとを含む複
数のステージに分割して実行し、複数命令について各ス
テージを所定のサイクルずつずらして並行処理するパイ
プライン制御方式の情報処理装置において、前記主記憶
メモリに割り当てられているアドレスに対するデータの
書き込みを指示するストア命令を処理する際に、前記ス
トア命令に後続する命令の読み出しステージの一つ前の
ステージを実行する期間、若しくは、当該期間に先行す
る期間に、前記ストア命令で書き込みを指示されたデー
タを前記バッファメモリに書き込むステージを実行する
ことを特徴とする。
本発明による情報処理装置の第六の態様は、前記第五
の態様において、前記ストア命令を処理する際に、読み
出しステージに代えて前記バッファメモリに書き込むス
テージを実行することを特徴とする。
の態様において、前記ストア命令を処理する際に、読み
出しステージに代えて前記バッファメモリに書き込むス
テージを実行することを特徴とする。
［作用］ 主記憶メモリの一部の写しを保持するバッファメモリ
を有し、かつパイプライン制御方式を採用した情報処理
装置においては、情報更新命令（以下、代表的なものと
してストア命令という）では、割込み等の発生等を考慮
して、バッファメモリへのデータ格納動作は先行する命
令の命令処理完了後に行われ、主記憶メモリへの同デー
タの格納もそれと同時または以降に実行されるのが原則
である。
を有し、かつパイプライン制御方式を採用した情報処理
装置においては、情報更新命令（以下、代表的なものと
してストア命令という）では、割込み等の発生等を考慮
して、バッファメモリへのデータ格納動作は先行する命
令の命令処理完了後に行われ、主記憶メモリへの同デー
タの格納もそれと同時または以降に実行されるのが原則
である。
しかしながら、本発明者等は、ストア命令においては
オペランドデータの読み出しは行われず、かつオペラン
ドデータの演算も行われないという点に着目し、ストア
命令のメモリ格納動作のうちバッファメモリへの格納動
作を、主記憶メモリへの格納動作より前に実行させるこ
とに想到した。このバッファメモリ格納のためのステー
ジとしては、ストア命令における空きステージであるオ
ペランドデータ読出しステージが利用できる。これによ
って、通常のパイプライン制御ではストア命令における
バッファメモリへの格納動作は後続の命令のオペランド
読出しより先に行うことが可能となるので、ストア命令
についてのOSCの発生自体が回避される。したがって、
ストア命令についてのOSCの検出回路およびOSCの対処制
御回路は不要となり、ハードウェア量を増加させること
なく、パイプライン処理の乱れを防止することが可能と
なる。
オペランドデータの読み出しは行われず、かつオペラン
ドデータの演算も行われないという点に着目し、ストア
命令のメモリ格納動作のうちバッファメモリへの格納動
作を、主記憶メモリへの格納動作より前に実行させるこ
とに想到した。このバッファメモリ格納のためのステー
ジとしては、ストア命令における空きステージであるオ
ペランドデータ読出しステージが利用できる。これによ
って、通常のパイプライン制御ではストア命令における
バッファメモリへの格納動作は後続の命令のオペランド
読出しより先に行うことが可能となるので、ストア命令
についてのOSCの発生自体が回避される。したがって、
ストア命令についてのOSCの検出回路およびOSCの対処制
御回路は不要となり、ハードウェア量を増加させること
なく、パイプライン処理の乱れを防止することが可能と
なる。
なお、先行命令の処理完了前にバッファメモリの情報
更新を行う弊害として、先行命令の実行中に割込み等が
発生し、ストア命令を実行しないこととなった場合にバ
ッファメモリの内容が命令動作と矛盾するという事態が
生じる。この弊害は、ストア命令におけるバッファメモ
リ格納からストア命令の完了までの間にストア命令のパ
イプラインが中断した場合に、この中断を検出し、バッ
ファメモリの情報のうち当該ストア命令によって格納さ
れた情報を無効化することにより是正することができ
る。
更新を行う弊害として、先行命令の実行中に割込み等が
発生し、ストア命令を実行しないこととなった場合にバ
ッファメモリの内容が命令動作と矛盾するという事態が
生じる。この弊害は、ストア命令におけるバッファメモ
リ格納からストア命令の完了までの間にストア命令のパ
イプラインが中断した場合に、この中断を検出し、バッ
ファメモリの情報のうち当該ストア命令によって格納さ
れた情報を無効化することにより是正することができ
る。
ストア命令パイプライン中断の検出は、割込みを検出
する既存の手段により行うことができ、また、バッファ
メモリの格納情報の無効化もバッファメモリの当該格納
情報の有効ビットをリセットする等の既存の手段により
対処できる。したがって、これらの処理によるハードウ
ェア量の増加は生じない。
する既存の手段により行うことができ、また、バッファ
メモリの格納情報の無効化もバッファメモリの当該格納
情報の有効ビットをリセットする等の既存の手段により
対処できる。したがって、これらの処理によるハードウ
ェア量の増加は生じない。
また、ストア命令の主記憶メモリへの格納動作につい
ては、従来通り、ストア命令以前の命令が完了してい
る、ストア命令パイプラインの最後のステージで処理す
るように制御すれば、ストア命令パイプライン中断時に
上記のような弊害が生じることはない。
ては、従来通り、ストア命令以前の命令が完了してい
る、ストア命令パイプラインの最後のステージで処理す
るように制御すれば、ストア命令パイプライン中断時に
上記のような弊害が生じることはない。
［実施例］ 以下、本発明の一実施例を詳細に説明する。
第３図に、本発明による情報処理装置の一実施例のブ
ロック図を示す。本実施例では、前述と同様、６つのス
テージＤ、Ｍ、Ａ、Ｌ、ＥおよびＷからなるパイプライ
ン制御方式を採用した装置を例として説明する。
ロック図を示す。本実施例では、前述と同様、６つのス
テージＤ、Ｍ、Ａ、Ｌ、ＥおよびＷからなるパイプライ
ン制御方式を採用した装置を例として説明する。
第３図では、パイプラインの各ステージの流れに対応
して各ブロックを示している。第３図の情報処理装置
は、命令コードを格納する命令レジスタ１、命令を解読
するデコーダストレージ２、命令解読結果を保持するデ
コーダデータレジスタ３、このレジスタ３の内容にした
がって装置全体の制御を行う制御部４、汎用レジスタ
５、論理アドレスを算出するアドレス演算回路６、算出
された論理アドレスが保持される論理アドレスレジスタ
７、論理アドレスを実アドレスに対応付けるTLB（Trans
lation Lookaside Buffer）８、実アドレスを保持する
実アドレスレジスタ９、主記憶メモリ14、この主記憶メ
モリ14の一部の写しを保持し実アドレスレジスタ９によ
り指定されるバッファメモリ（キャッシュメモリ）10、
このバッファメモリ10の出力を一時保持するワークレジ
スタ11、このワークレジスタ11および汎用レジスタ５の
両出力を演算する演算器12、この演算器12の出力を一時
保持し主記憶メモリ14への格納に供する出力レジスタ1
3、本発明によるストア命令のストアアドレスを保持す
るストアアドレスレジスタ15、およびストア命令のステ
ージ中断を検出するステージ中断検出手段16からなる。
して各ブロックを示している。第３図の情報処理装置
は、命令コードを格納する命令レジスタ１、命令を解読
するデコーダストレージ２、命令解読結果を保持するデ
コーダデータレジスタ３、このレジスタ３の内容にした
がって装置全体の制御を行う制御部４、汎用レジスタ
５、論理アドレスを算出するアドレス演算回路６、算出
された論理アドレスが保持される論理アドレスレジスタ
７、論理アドレスを実アドレスに対応付けるTLB（Trans
lation Lookaside Buffer）８、実アドレスを保持する
実アドレスレジスタ９、主記憶メモリ14、この主記憶メ
モリ14の一部の写しを保持し実アドレスレジスタ９によ
り指定されるバッファメモリ（キャッシュメモリ）10、
このバッファメモリ10の出力を一時保持するワークレジ
スタ11、このワークレジスタ11および汎用レジスタ５の
両出力を演算する演算器12、この演算器12の出力を一時
保持し主記憶メモリ14への格納に供する出力レジスタ1
3、本発明によるストア命令のストアアドレスを保持す
るストアアドレスレジスタ15、およびストア命令のステ
ージ中断を検出するステージ中断検出手段16からなる。
以下、第３図の情報処理装置におけるストア命令のパ
イプライン処理手順について説明する。
イプライン処理手順について説明する。
まず、実行されるべきストア命令は命令レジスタ１に
読出され、Ｄステージにおいて、デコーダストレージ２
を参照することにより命令の種類等を解読する。この解
読した結果はデコーダデータレジスタ３に格納され、こ
の内容に応じて制御部４により以降のステージ制御が行
われる。
読出され、Ｄステージにおいて、デコーダストレージ２
を参照することにより命令の種類等を解読する。この解
読した結果はデコーダデータレジスタ３に格納され、こ
の内容に応じて制御部４により以降のステージ制御が行
われる。
次のＭステージでは、アドレス演算回路６により、論
理アドレスが論理アドレスレジスタ７に求まる。
理アドレスが論理アドレスレジスタ７に求まる。
さらに、次にＡステージではTLB8を参照することによ
り実アドレスが実アドレスレジスタ９に求まる。TLB8に
変換すべき論理アドレスが登録されていない場合には、
周知のアドレス変換手段（図示せず）により対応する実
アドレスが求められる。
り実アドレスが実アドレスレジスタ９に求まる。TLB8に
変換すべき論理アドレスが登録されていない場合には、
周知のアドレス変換手段（図示せず）により対応する実
アドレスが求められる。
さて、次のＬステージは、通常の命令であれば実アド
レスレジスタ９によりバッファメモリ10をアクセスして
オペランドデータを読出すサイクルであるが、ストア命
令の場合は、制御部４の制御により実アドレスレジスタ
９の指定するバッファメモリ10のアドレス位置に、汎用
レジスタ５からストアデータを格納する。同時に、この
後の割込み等によるストア命令中断時の処理（後述）に
備えて、実アドレスレジスタ９の実アドレスを、ストア
アドレスレジスタ15に格納しておく。
レスレジスタ９によりバッファメモリ10をアクセスして
オペランドデータを読出すサイクルであるが、ストア命
令の場合は、制御部４の制御により実アドレスレジスタ
９の指定するバッファメモリ10のアドレス位置に、汎用
レジスタ５からストアデータを格納する。同時に、この
後の割込み等によるストア命令中断時の処理（後述）に
備えて、実アドレスレジスタ９の実アドレスを、ストア
アドレスレジスタ15に格納しておく。
続くＥステージは、命令の種類により、バッファメモ
リ10から読出したオペランドデータを格納しているワー
クレジスタ11と汎用レジスタ５の両内容の演算を演算器
12が実行し出力レジスタ13へ出力するステージである
が、ストア命令の場合には、ワークレジスタ11は使用さ
れず、汎用レジスタ５の値が演算器12を通過して出力レ
ジスタ13へ格納される。
リ10から読出したオペランドデータを格納しているワー
クレジスタ11と汎用レジスタ５の両内容の演算を演算器
12が実行し出力レジスタ13へ出力するステージである
が、ストア命令の場合には、ワークレジスタ11は使用さ
れず、汎用レジスタ５の値が演算器12を通過して出力レ
ジスタ13へ格納される。
最後のＷステージは、演算結果の格納ステージであ
り、出力レジスタ13の内容が主記憶メモリ14へ格納され
る。
り、出力レジスタ13の内容が主記憶メモリ14へ格納され
る。
以上、第３図の情報処理装置におけるストア命令の処
理ステージについて説明したが、この処理ステージのタ
イミングチャートを第４図に示す。この図から分かるよ
うに、本実施例では、ストア命令において空きステージ
であるＬステージにおいてバッファメモリ10への格納動
作を行っている。主記憶メモリ14への格納動作は従来ど
おりＷステージで行っている。また、Ｅステージおよび
Ｗステージの間、ストアアドレスレジスタ15にはストア
アドレスが保持されている。
理ステージについて説明したが、この処理ステージのタ
イミングチャートを第４図に示す。この図から分かるよ
うに、本実施例では、ストア命令において空きステージ
であるＬステージにおいてバッファメモリ10への格納動
作を行っている。主記憶メモリ14への格納動作は従来ど
おりＷステージで行っている。また、Ｅステージおよび
Ｗステージの間、ストアアドレスレジスタ15にはストア
アドレスが保持されている。
第１図に、本発明を採用した場合のパイプライン処理
の様子を示す。第６図および第２図の場合と同様、命令
２はストア命令であり、命令３が命令２のストアデータ
をオペランドデータとして読出す命令であるとする。前
述したように、ストア命令である命令２では、そのステ
ージＬ（Ｗ′）でバッファメモリ10へのデータ格納が実
行される。命令３のオペランドデータ読出しステージＬ
は命令２のステージＬより時間的に後にあるので、命令
３ではバッファメモリ10から命令２による更新後のデー
タをオペランドデータとして読出すことができる。した
がって、後続の命令のオペランド読出しを遅延させる必
要がないので、第２図のように、パイプライン処理に乱
れが生じることはない。
の様子を示す。第６図および第２図の場合と同様、命令
２はストア命令であり、命令３が命令２のストアデータ
をオペランドデータとして読出す命令であるとする。前
述したように、ストア命令である命令２では、そのステ
ージＬ（Ｗ′）でバッファメモリ10へのデータ格納が実
行される。命令３のオペランドデータ読出しステージＬ
は命令２のステージＬより時間的に後にあるので、命令
３ではバッファメモリ10から命令２による更新後のデー
タをオペランドデータとして読出すことができる。した
がって、後続の命令のオペランド読出しを遅延させる必
要がないので、第２図のように、パイプライン処理に乱
れが生じることはない。
次に、第５図のタイミングチャートを参照して、スト
ア命令処理ステージのうちバッファメモリ格納ステージ
Ｗ′（即ち、本来のステージＬ）以降に、このストア命
令に先行する命令の処理結果による割込み等によってス
トア命令処理ステージの中断が発生した場合について説
明する。
ア命令処理ステージのうちバッファメモリ格納ステージ
Ｗ′（即ち、本来のステージＬ）以降に、このストア命
令に先行する命令の処理結果による割込み等によってス
トア命令処理ステージの中断が発生した場合について説
明する。
前述したように、このような場合には、ストア命令に
よるメモリ更新が実行されるべきでないのにバッファメ
モリの更新が行われるという事態が生じる。そこで、本
実施例では、次のように対処する。
よるメモリ更新が実行されるべきでないのにバッファメ
モリの更新が行われるという事態が生じる。そこで、本
実施例では、次のように対処する。
ストア命令のＷ′ステージ以降の中断は、Ｗ′ステー
ジ終了後とＥステージ終了後の二つの場合が考えられる
が、ここではＷ′ステージ終了後に割込み発生により中
断した場合を想定する。割込みが発生すると、ステージ
中断検出手段16はステージが中断されたことを検出し、
制御部４の制御により、ストアアドレスレジスタ15に先
に格納されているアドレスにしたがってバッファメモリ
10の当該データの有効ビットを０にする等により無効化
する。これによって、ストア命令によるバッファメモリ
10へ格納されたデータは無効化される。なお、Ｅステー
ジ終了後に中断された場合も同様に処理される。
ジ終了後とＥステージ終了後の二つの場合が考えられる
が、ここではＷ′ステージ終了後に割込み発生により中
断した場合を想定する。割込みが発生すると、ステージ
中断検出手段16はステージが中断されたことを検出し、
制御部４の制御により、ストアアドレスレジスタ15に先
に格納されているアドレスにしたがってバッファメモリ
10の当該データの有効ビットを０にする等により無効化
する。これによって、ストア命令によるバッファメモリ
10へ格納されたデータは無効化される。なお、Ｅステー
ジ終了後に中断された場合も同様に処理される。
以上、本発明の好適な実施例について説明したが、本
発明はこれに限定されるものではなく、本発明の要旨を
逸脱することなく種々の変形、変更を行うことが可能で
ある。例えば、パイプラインのステージの種類および数
は、上記のものに限らない。また、ストア命令における
バッファメモリへのデータ格納は、Ｌステージを利用し
たが、後続の命令のオペランドデータ読出しより前の時
点で実行できるならばＬステージ以外のステージを利用
するようにしてもよい。
発明はこれに限定されるものではなく、本発明の要旨を
逸脱することなく種々の変形、変更を行うことが可能で
ある。例えば、パイプラインのステージの種類および数
は、上記のものに限らない。また、ストア命令における
バッファメモリへのデータ格納は、Ｌステージを利用し
たが、後続の命令のオペランドデータ読出しより前の時
点で実行できるならばＬステージ以外のステージを利用
するようにしてもよい。
［発明の効果］ 以上説明したように、本発明によれば、パイプライン
制御方式の情報処理装置において、レジスタにあるデー
タのメモリ格納を行う命令についてのOSCの発生を防止
できるので、当該命令についてのOSCの検出回路およびO
SC発生後の対処回路が不要となり、ハードウェア量を増
加させることなく、パイプラインの乱れを防止するこ
と、すなわち、情報処理装置の性能低下を防ぐことがで
きる。当該命令の処理ステージ中断によるバッファメモ
リの内容の矛盾は、バッファメモリの当該更新内容を無
効化することにより解読可能である。
制御方式の情報処理装置において、レジスタにあるデー
タのメモリ格納を行う命令についてのOSCの発生を防止
できるので、当該命令についてのOSCの検出回路およびO
SC発生後の対処回路が不要となり、ハードウェア量を増
加させることなく、パイプラインの乱れを防止するこ
と、すなわち、情報処理装置の性能低下を防ぐことがで
きる。当該命令の処理ステージ中断によるバッファメモ
リの内容の矛盾は、バッファメモリの当該更新内容を無
効化することにより解読可能である。
第１図は本発明によるパイプライン処理の説明図、第２
図は従来技術によるOSC発生時のパイプライン処理のス
テージ図、第３図は本発明による情報処理装置の一実施
例を示すブロック図、第４図は第３図装置の動作を示す
タイミングチャート、第５図はステージ中断が発生した
ときの第３図装置の動作を示すタイミングチャート、第
６図は一般のパイプライン処理の説明図である。 １……命令レジスタ、２……デコーダストレージ、 ３……デコーダデータレジスタ、４……制御部、 ５……汎用レジスタ、６……アドレス演算回路、 ７……論理アドレスレジスタ、８……TLB、 ９……実アドレスレジスタ、10……バッファメモリ、 11……ワークレジスタ、12……演算器、 13……出力レジスタ、14……主記憶メモリ、 15……ストアアドレスレジスタ、 16……ステージ中断検出手段
図は従来技術によるOSC発生時のパイプライン処理のス
テージ図、第３図は本発明による情報処理装置の一実施
例を示すブロック図、第４図は第３図装置の動作を示す
タイミングチャート、第５図はステージ中断が発生した
ときの第３図装置の動作を示すタイミングチャート、第
６図は一般のパイプライン処理の説明図である。 １……命令レジスタ、２……デコーダストレージ、 ３……デコーダデータレジスタ、４……制御部、 ５……汎用レジスタ、６……アドレス演算回路、 ７……論理アドレスレジスタ、８……TLB、 ９……実アドレスレジスタ、10……バッファメモリ、 11……ワークレジスタ、12……演算器、 13……出力レジスタ、14……主記憶メモリ、 15……ストアアドレスレジスタ、 16……ステージ中断検出手段
───────────────────────────────────────────────────── フロントページの続き (72)発明者 平松 昌高 神奈川県秦野市堀山下１番地 株式会社 日立製作所神奈川工場内 (56)参考文献 特開 昭63−136138（ＪＰ，Ａ)
Claims (6)
- 【請求項１】主記憶メモリのデータの一部の写しを保持
するバッファメモリを有し、一命令の処理を、オペラン
ドデータを読出す読出しステージと、前記読出しステー
ジよりも後に実行され、命令の実行結果を格納する格納
ステージとを含む複数のステージに分割して実行し、複
数命令について各ステージを所定のサイクルずつずらし
て並行処理するパイプライン制御方式の情報処理装置に
おいて、 前記主記憶メモリに対してレジスタにあるデータの格納
を指示するストア命令を処理する際に、当該ストア命令
の前記読出しステージ以前のステージにおいて前記デー
タの前記バッファメモリへの格納を行うよう制御する制
御手段を有することを特徴とする情報処理装置。 - 【請求項２】前記制御手段は、前記データの前記バッフ
ァメモリへの格納が完了した後に前記データの前記主記
憶メモリへの格納を行うよう制御する手段を含むことを
特徴とする請求項１記載の情報処理装置。 - 【請求項３】前記制御手段は、前記データの前記主記憶
メモリへの格納を前記格納ステージにおいて行うよう制
御する手段を含むことを特徴とする請求項２記載の情報
処理装置。 - 【請求項４】前記データを前記バッファメモリへ格納し
た後、前記ストア命令の処理の中断が発生した場合に、
前記中断の発生を検出する手段と、前記中断の発生が検
出されたときに前記バッファメモリに格納された前記デ
ータを無効化する手段とを更に有することを特徴とする
請求項１記載の情報処理装置。 - 【請求項５】主記憶メモリのデータの一部の写しを保持
するバッファメモリを有し、一命令の処理を、オペラン
ドデータを読出す読出しステージと、前記読出しステー
ジよりも後に実行され、命令の実行結果を格納する格納
ステージとを含む複数のステージに分割して実行し、複
数命令について各ステージを所定のサイクルずつずらし
て並行処理するパイプライン制御方式の情報処理装置に
おいて、 前記主記憶メモリに割り当てられているアドレスに対す
るデータの書き込みを指示するストア命令を処理する際
に、前記ストア命令に後続する命令の読み出しステージ
の一つ前のステージを実行する期間、若しくは、当該期
間に先行する期間に、前記ストア命令で書き込みを指示
されたデータを前記バッファメモリに書き込むステージ
を実行することを特徴とする情報処理装置。 - 【請求項６】前記ストア命令を処理する際に、読み出し
ステージに代えて前記バッファメモリに書き込むステー
ジを実行することを特徴とする請求項５記載の情報処理
装置。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63199359A JP2783285B2 (ja) | 1988-08-10 | 1988-08-10 | 情報処理装置 |
| KR1019890011221A KR950000088B1 (ko) | 1988-08-10 | 1989-08-07 | 데이터처리시스템 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63199359A JP2783285B2 (ja) | 1988-08-10 | 1988-08-10 | 情報処理装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0248733A JPH0248733A (ja) | 1990-02-19 |
| JP2783285B2 true JP2783285B2 (ja) | 1998-08-06 |
Family
ID=16406451
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63199359A Expired - Fee Related JP2783285B2 (ja) | 1988-08-10 | 1988-08-10 | 情報処理装置 |
Country Status (2)
| Country | Link |
|---|---|
| JP (1) | JP2783285B2 (ja) |
| KR (1) | KR950000088B1 (ja) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6807624B1 (en) | 1998-12-17 | 2004-10-19 | Fujitsu Limited | Instruction control device and method therefor |
| US8122193B2 (en) | 2004-12-21 | 2012-02-21 | Samsung Electronics Co., Ltd. | Storage device and user device including the same |
| KR100578143B1 (ko) * | 2004-12-21 | 2006-05-10 | 삼성전자주식회사 | 버퍼 메모리에 저장된 데이터를 무효화시키는 스킴을 갖는저장 시스템 및 그것을 포함한 컴퓨팅 시스템 |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0810430B2 (ja) * | 1986-11-28 | 1996-01-31 | 株式会社日立製作所 | 情報処理装置 |
-
1988
- 1988-08-10 JP JP63199359A patent/JP2783285B2/ja not_active Expired - Fee Related
-
1989
- 1989-08-07 KR KR1019890011221A patent/KR950000088B1/ko not_active IP Right Cessation
Also Published As
| Publication number | Publication date |
|---|---|
| KR950000088B1 (ko) | 1995-01-09 |
| KR900003744A (ko) | 1990-03-27 |
| JPH0248733A (ja) | 1990-02-19 |
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|---|---|---|---|
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