JPH1196006A - 情報処理装置 - Google Patents
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- JPH1196006A JPH1196006A JP9255012A JP25501297A JPH1196006A JP H1196006 A JPH1196006 A JP H1196006A JP 9255012 A JP9255012 A JP 9255012A JP 25501297 A JP25501297 A JP 25501297A JP H1196006 A JPH1196006 A JP H1196006A
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- 238000012545 processing Methods 0.000 claims abstract description 47
- 230000010365 information processing Effects 0.000 claims description 14
- 230000004044 response Effects 0.000 claims description 3
- 238000000034 method Methods 0.000 description 16
- 238000001514 detection method Methods 0.000 description 8
- 230000001629 suppression Effects 0.000 description 6
- 238000003672 processing method Methods 0.000 description 5
- 238000012546 transfer Methods 0.000 description 3
- 101001077600 Homo sapiens Insulin receptor substrate 2 Proteins 0.000 description 2
- 102100025092 Insulin receptor substrate 2 Human genes 0.000 description 2
- 238000010586 diagram Methods 0.000 description 2
- 230000002401 inhibitory effect Effects 0.000 description 2
- 238000004458 analytical method Methods 0.000 description 1
- 238000007796 conventional method Methods 0.000 description 1
- 238000013461 design Methods 0.000 description 1
- 230000006870 function Effects 0.000 description 1
Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F9/00—Arrangements for program control, e.g. control units
- G06F9/06—Arrangements for program control, e.g. control units using stored programs, i.e. using an internal store of processing equipment to receive or retain programs
- G06F9/30—Arrangements for executing machine instructions, e.g. instruction decode
- G06F9/38—Concurrent instruction execution, e.g. pipeline or look ahead
- G06F9/3861—Recovery, e.g. branch miss-prediction, exception handling
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F9/00—Arrangements for program control, e.g. control units
- G06F9/06—Arrangements for program control, e.g. control units using stored programs, i.e. using an internal store of processing equipment to receive or retain programs
- G06F9/30—Arrangements for executing machine instructions, e.g. instruction decode
- G06F9/38—Concurrent instruction execution, e.g. pipeline or look ahead
- G06F9/3885—Concurrent instruction execution, e.g. pipeline or look ahead using a plurality of independent parallel functional units
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- General Physics & Mathematics (AREA)
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Abstract
(57)【要約】
【課題】 複数命令を同時処理可能なパイプライン方式
の情報処理装置において、複雑な回路を設ける事無く、
例外発生に伴う正確な割込みを実現する。 【解決手段】 同時処理される複数命令毎に、それぞれ
の例外発生を検出する手段と、前記検出された例外発生
をそれぞれの例外要因毎に複数命令を単位としてまとめ
て報告する手段と、前記同時処理される複数命令で例外
発生が報告された場合に、該複数命令の実行を抑止する
割込みを発行する手段と、前記割込みを受けて、当該複
数命令の先行命令実行前の状態に戻し、該先頭命令から
一命令ずつ処理を再開せしめる手段を設ける。
の情報処理装置において、複雑な回路を設ける事無く、
例外発生に伴う正確な割込みを実現する。 【解決手段】 同時処理される複数命令毎に、それぞれ
の例外発生を検出する手段と、前記検出された例外発生
をそれぞれの例外要因毎に複数命令を単位としてまとめ
て報告する手段と、前記同時処理される複数命令で例外
発生が報告された場合に、該複数命令の実行を抑止する
割込みを発行する手段と、前記割込みを受けて、当該複
数命令の先行命令実行前の状態に戻し、該先頭命令から
一命令ずつ処理を再開せしめる手段を設ける。
Description
【０００１】
【発明の属する技術分野】本発明は、パイプライン処理
方式を用いて命令を処理する情報処理装置に係わり、特
に、同時に複数の命令をパイプライン処理する場合の正
確な割込みを保証する技術に関する。
方式を用いて命令を処理する情報処理装置に係わり、特
に、同時に複数の命令をパイプライン処理する場合の正
確な割込みを保証する技術に関する。
【０００２】
【従来の技術】パイプライン処理とは、一つの命令処理
を複数の同一実行時間（サイクル）を有する処理ステー
ジに分割し、１サイクルピッチに複数の命令をオーバラ
ップして実行することにより、処理速度の向上を図る方
式である。パイプライン処理方式の実現にあたっては、
処理ステージの数（パイプライン段数）と１ステージの
処理時間（マシンサイクル）をいかにバランスよく設計
するかが、情報処理装置の速度向上のポイントといえ
る。
を複数の同一実行時間（サイクル）を有する処理ステー
ジに分割し、１サイクルピッチに複数の命令をオーバラ
ップして実行することにより、処理速度の向上を図る方
式である。パイプライン処理方式の実現にあたっては、
処理ステージの数（パイプライン段数）と１ステージの
処理時間（マシンサイクル）をいかにバランスよく設計
するかが、情報処理装置の速度向上のポイントといえ
る。
【０００３】パイプライン処理方式の情報処理装置を設
計する上でもう一つの重要なポイントは、分岐予測が失
敗したケースや、例外発生に伴う割込みケースの様に、
パイプラインが乱れた場合の処理方式が挙げられる。
計する上でもう一つの重要なポイントは、分岐予測が失
敗したケースや、例外発生に伴う割込みケースの様に、
パイプラインが乱れた場合の処理方式が挙げられる。
【０００４】分岐予測とは、動的に予測した分岐命令の
飛び先から命令の処理を先行して実行することにより、
分岐命令処理のオーバヘッドを削減する方式である。予
測が成功した場合は処理を継続するが、予測が失敗した
場合は、当該予測失敗した命令ストリームの処理をキャ
ンセルし、直ちに正しい命令ストリームから命令処理を
再開する必要がある。分岐命令の動的な出現頻度は、一
般に３〜５命令に一回と言われる程高く、分岐予測精度
を向上させる事と予測失敗時のオーバヘッドタイムを小
さくする事が、分岐予測方式を実現する上でのポイント
となる。
飛び先から命令の処理を先行して実行することにより、
分岐命令処理のオーバヘッドを削減する方式である。予
測が成功した場合は処理を継続するが、予測が失敗した
場合は、当該予測失敗した命令ストリームの処理をキャ
ンセルし、直ちに正しい命令ストリームから命令処理を
再開する必要がある。分岐命令の動的な出現頻度は、一
般に３〜５命令に一回と言われる程高く、分岐予測精度
を向上させる事と予測失敗時のオーバヘッドタイムを小
さくする事が、分岐予測方式を実現する上でのポイント
となる。
【０００５】これに対し、命令実行に伴い発生する各種
例外に起因する割込みは、一般にその頻度が低い事と、
ハードウェアによる割込み処理に加えソフトウェア（割
込みハンドラなど）による原因解析及び対応が必要とな
るため、分岐予測失敗時の如く時間的にクリティカルな
処理は要求されない。割込みにおいて必要な事は、当該
情報処理装置が遵守しなければいけない、アーキテクチ
ャ上定義される割込みの仕様を満足する事にある。
例外に起因する割込みは、一般にその頻度が低い事と、
ハードウェアによる割込み処理に加えソフトウェア（割
込みハンドラなど）による原因解析及び対応が必要とな
るため、分岐予測失敗時の如く時間的にクリティカルな
処理は要求されない。割込みにおいて必要な事は、当該
情報処理装置が遵守しなければいけない、アーキテクチ
ャ上定義される割込みの仕様を満足する事にある。
【０００６】例えば、不正な命令コード割込みの場合
は、ハードウェアは当該命令の処理を行わず（抑止）、
割込みハンドラ経由で、当該プログラムに対し割込み発
生アドレスとその原因（この場合は不当命令コード例
外）を通知する。ページフォールト割込みの場合も、ハ
ードウェアは当該命令の処理を行わず（取消）、メモリ
管理ソフトウェアが当該ページフォールト要因を解消し
た後、再度当該割込み発生命令から処理を再開すること
で、プログラムの実行を継続する。また、固定小数点オ
ーバフロー例外の場合は、当該命令の処理を行い（完
了）、割込みハンドラ経由で当該プログラムに対し通知
する。
は、ハードウェアは当該命令の処理を行わず（抑止）、
割込みハンドラ経由で、当該プログラムに対し割込み発
生アドレスとその原因（この場合は不当命令コード例
外）を通知する。ページフォールト割込みの場合も、ハ
ードウェアは当該命令の処理を行わず（取消）、メモリ
管理ソフトウェアが当該ページフォールト要因を解消し
た後、再度当該割込み発生命令から処理を再開すること
で、プログラムの実行を継続する。また、固定小数点オ
ーバフロー例外の場合は、当該命令の処理を行い（完
了）、割込みハンドラ経由で当該プログラムに対し通知
する。
【０００７】抑止や取消は、命令の実行と同時に例外検
出が可能であるのに対し、完了の場合当該命令を実行し
ないと例外の検出が不可能であるという特徴がある。例
外発生に伴う割込みでは、当該割込み発生命令アドレス
と割込みの種類等を正しく割込みハンドラ等に報告する
とともに、当該割込み発生命令に関しては、処理を行う
か否かを割込みの種類に応じて保証する必要がある。
出が可能であるのに対し、完了の場合当該命令を実行し
ないと例外の検出が不可能であるという特徴がある。例
外発生に伴う割込みでは、当該割込み発生命令アドレス
と割込みの種類等を正しく割込みハンドラ等に報告する
とともに、当該割込み発生命令に関しては、処理を行う
か否かを割込みの種類に応じて保証する必要がある。
【０００８】図２乃至図４に、従来の情報処理装置にお
けるパイプライン処理の一例を示す。
けるパイプライン処理の一例を示す。
【０００９】図中、ＩＦは命令読み出し、Ｄはデコー
ド、Ａはオペランドアドレス計算、Ｂはオペランド読み
出し、Ｌはオペランド転送、Ｅは実行、Ｐは実行結果転
送、Ｓは実行結果格納のパイプラインの各ステージであ
る。また、タイムチャートにおけるＥＸＣＵＴＥは実行
許可信号、ＷＲＩＴＥは結果格納許可信号、ＳＵＰＩＮ
Ｔは取消または抑止タイプの例外検出信号、ＣＭＰＩＮ
Ｔは完了タイプの例外検出信号である。
ド、Ａはオペランドアドレス計算、Ｂはオペランド読み
出し、Ｌはオペランド転送、Ｅは実行、Ｐは実行結果転
送、Ｓは実行結果格納のパイプラインの各ステージであ
る。また、タイムチャートにおけるＥＸＣＵＴＥは実行
許可信号、ＷＲＩＴＥは結果格納許可信号、ＳＵＰＩＮ
Ｔは取消または抑止タイプの例外検出信号、ＣＭＰＩＮ
Ｔは完了タイプの例外検出信号である。
【００１０】図２は、パイプラインを乱す要因が無く連
続して命令が処理されるケース、図３は、命令におい
て取消あるいは抑止タイプの割込みが発生したケース、
図４は、命令において完了タイプの割込みが発生した
ケース、をそれぞれ示す。図３、図４に示すように、従
来、一命令ずつのパイプライン処理の場合、例外発生時
には例外要因に応じて当該命令あるいは後続命令の結果
格納許可信号を抑止することにより、オーバラン命令を
実行すること無く、前記アーキテクチャで要求される正
確な割込みを実現している。
続して命令が処理されるケース、図３は、命令におい
て取消あるいは抑止タイプの割込みが発生したケース、
図４は、命令において完了タイプの割込みが発生した
ケース、をそれぞれ示す。図３、図４に示すように、従
来、一命令ずつのパイプライン処理の場合、例外発生時
には例外要因に応じて当該命令あるいは後続命令の結果
格納許可信号を抑止することにより、オーバラン命令を
実行すること無く、前記アーキテクチャで要求される正
確な割込みを実現している。
【００１１】例外の検出から結果書き込みまでのタイミ
ングがクリティカルな場合は、例えば、レジスタへの命
令実行オーバランによる結果格納を許すかわりに、当該
レジスタの更新前の値をヒストリバッファ等に待避し、
ハードウェアの割込み処理において当該オーバラン命令
により不当に更新されたレジスタを回復することにより
等価な機能を実現する場合もある。また、ストア処理に
関しては、ストアバッファを設け、結果格納ステージ
を、例外により抑止可能なタイミングまで遅らせる方法
等も知られている。
ングがクリティカルな場合は、例えば、レジスタへの命
令実行オーバランによる結果格納を許すかわりに、当該
レジスタの更新前の値をヒストリバッファ等に待避し、
ハードウェアの割込み処理において当該オーバラン命令
により不当に更新されたレジスタを回復することにより
等価な機能を実現する場合もある。また、ストア処理に
関しては、ストアバッファを設け、結果格納ステージ
を、例外により抑止可能なタイミングまで遅らせる方法
等も知られている。
【００１２】
【発明が解決しようとする課題】情報処理装置の更なる
高速化手法として、複数の命令を同時にパイプライン処
理するスーパースカラ処理方式などがある。この種の情
報処理装置において、従来方式の延長で正確な割込みを
実現するためには、同時に処理される複数命令個別に例
外の検出から報告及び割込み情報を保持するための回路
を複数倍設ける必要があるのみならず、同時に処理され
る複数命令の何れで例外が発生したかに従い、処理を完
了させる命令と抑止する命令をそれぞれ区別するため
に、複雑な回路を必要とする。
高速化手法として、複数の命令を同時にパイプライン処
理するスーパースカラ処理方式などがある。この種の情
報処理装置において、従来方式の延長で正確な割込みを
実現するためには、同時に処理される複数命令個別に例
外の検出から報告及び割込み情報を保持するための回路
を複数倍設ける必要があるのみならず、同時に処理され
る複数命令の何れで例外が発生したかに従い、処理を完
了させる命令と抑止する命令をそれぞれ区別するため
に、複雑な回路を必要とする。
【００１３】本発明の目的は、複数命令を同時処理可能
なパイプライン制御方式の情報処理装置において、従来
の一命令単位のパイプライン処理を基本とする情報処理
装置と同様に、正確な割込みを実現するとともに、実行
制御回路が複雑になることを抑える事にある。
なパイプライン制御方式の情報処理装置において、従来
の一命令単位のパイプライン処理を基本とする情報処理
装置と同様に、正確な割込みを実現するとともに、実行
制御回路が複雑になることを抑える事にある。
【００１４】
【課題を解決するための手段】上記目的を達成するため
に、本発明の情報処理装置は同時に処理される複数命令
毎に、それぞれの例外発生を検出する手段と、前記検出
された例外をそれぞれの例外要因毎に複数命令を単位と
してまとめて報告する手段と、前記同時に処理される複
数命令において例外発生が報告された場合に割込みを発
行する手段と、前記割込みの発行を受けて、当該複数命
令の先頭命令実行前の状態に戻し、一命令ずつ命令処理
を制御する手段を設ける。
に、本発明の情報処理装置は同時に処理される複数命令
毎に、それぞれの例外発生を検出する手段と、前記検出
された例外をそれぞれの例外要因毎に複数命令を単位と
してまとめて報告する手段と、前記同時に処理される複
数命令において例外発生が報告された場合に割込みを発
行する手段と、前記割込みの発行を受けて、当該複数命
令の先頭命令実行前の状態に戻し、一命令ずつ命令処理
を制御する手段を設ける。
【００１５】本構成によれば、同時処理される複数命令
処理の何れかのステージで例外が検出された場合、まず
該当する全ての複数命令の実行を抑止するか、あるいは
当該複数命令の実行抑止が不可能でオーバランが発生す
る場合は実行後、再度当該複数命令の先頭から一命令ず
つ命令を実行することにより、正確な割込みを実現する
ことができる。
処理の何れかのステージで例外が検出された場合、まず
該当する全ての複数命令の実行を抑止するか、あるいは
当該複数命令の実行抑止が不可能でオーバランが発生す
る場合は実行後、再度当該複数命令の先頭から一命令ず
つ命令を実行することにより、正確な割込みを実現する
ことができる。
【００１６】また、複数命令処理で無い場合に例外が検
出された場合は、従来通りの例外処理を実施すること
で、正確な割込みを実現できる。
出された場合は、従来通りの例外処理を実施すること
で、正確な割込みを実現できる。
【００１７】
【発明の実施の形態】以下本発明の実施の形態を図面を
用いて説明する。図１は本発明の一実施形態を示す情報
処理装置のブロック図である。本情報処理装置は、二つ
の命令を同時にパイプライン処理する事により処理の高
速化を計ると同時に、正確な割込みも従来通り実現する
構成を示すものである。
用いて説明する。図１は本発明の一実施形態を示す情報
処理装置のブロック図である。本情報処理装置は、二つ
の命令を同時にパイプライン処理する事により処理の高
速化を計ると同時に、正確な割込みも従来通り実現する
構成を示すものである。
【００１８】図１において、１０は命令の高速アクセス
を可能とするための命令バッファ、２０，２１はそれぞ
れ命令バッファ１０より読み出した先行及び後続の命令
を保持するための命令レジスタ（ＩＲＰ，ＩＲＳ）、３
０，３１はそれぞれＩＲＰ２０，ＩＲＳ２１に保持され
た先行命令、後続命令のオペランドアドレスを生成する
アドレス生成回路、４０はオペランド用のメモリあるい
はレジスタデータを保持し、アドレス生成回路３０，３
１の指示に従い、それぞれ先行命令、後続命令毎に演算
オペランドの演算実行部への供給、当該オペランドに関
する例外の検出を行うとともに、演算実行部の演算結果
を格納するためのオペランドバッファ、５０，５１はそ
れぞれ先行命令、後続命令毎に当該命令で指示される演
算を実行するとともに、その演算例外を検出する演算実
行部、６０は先行後続の二命令処理あるいは一命令処理
を含めて、当該情報処理装置の命令実行全体を制御する
命令制御ユニット、７０，７１はＩＲＰ２０，ＩＲＳ２
１に保持された命令をもとに、不当命令コード例外など
の当該命令の例外を検出する命令例外検出回路、８０，
８１，８２は命令例外検出回路７０，７１、オペランド
バッファ４０、演算実行部５０，５１でそれぞれ先行命
令、後続命令毎に検出された例外情報をまとめるための
オア回路、９０はオア回路８０，８１，８２から送出さ
れる例外情報と、命令制御ユニット６０から通知される
二命令あるいは一命令処理モードに従い割込み処理を制
御する割込み制御回路である。
を可能とするための命令バッファ、２０，２１はそれぞ
れ命令バッファ１０より読み出した先行及び後続の命令
を保持するための命令レジスタ（ＩＲＰ，ＩＲＳ）、３
０，３１はそれぞれＩＲＰ２０，ＩＲＳ２１に保持され
た先行命令、後続命令のオペランドアドレスを生成する
アドレス生成回路、４０はオペランド用のメモリあるい
はレジスタデータを保持し、アドレス生成回路３０，３
１の指示に従い、それぞれ先行命令、後続命令毎に演算
オペランドの演算実行部への供給、当該オペランドに関
する例外の検出を行うとともに、演算実行部の演算結果
を格納するためのオペランドバッファ、５０，５１はそ
れぞれ先行命令、後続命令毎に当該命令で指示される演
算を実行するとともに、その演算例外を検出する演算実
行部、６０は先行後続の二命令処理あるいは一命令処理
を含めて、当該情報処理装置の命令実行全体を制御する
命令制御ユニット、７０，７１はＩＲＰ２０，ＩＲＳ２
１に保持された命令をもとに、不当命令コード例外など
の当該命令の例外を検出する命令例外検出回路、８０，
８１，８２は命令例外検出回路７０，７１、オペランド
バッファ４０、演算実行部５０，５１でそれぞれ先行命
令、後続命令毎に検出された例外情報をまとめるための
オア回路、９０はオア回路８０，８１，８２から送出さ
れる例外情報と、命令制御ユニット６０から通知される
二命令あるいは一命令処理モードに従い割込み処理を制
御する割込み制御回路である。
【００１９】命令バッファ１０には、主記憶（図示せ
ず）上の連続する複数の命令があらかじめ読み出されて
格納されている。通常、命令制御ユニット６０の制御下
で、１サイクルピッチで順次、先行後続の二つの命令そ
れぞれの、命令バッファ１０からＩＲＰ２０，ＩＲＳ２
１への同時読出し（ＩＦステージ）、デコード（Ｄステ
ージ）、アドレス生成回路３０，３１でのオペランドア
ドレス生成（Ａステージ）、オペランドバッファ４０か
らのオペランドデータ読出し（Ｂステージ）、演算実行
部５０，５１での演算実行（Ｅステージ）、演算結果の
オペランドバッファ４０への転送（Ｐステージ）、格納
（Ｓステージ）を繰り返して、先行後続の二つの命令毎
の同時パイプライン処理を実現している。
ず）上の連続する複数の命令があらかじめ読み出されて
格納されている。通常、命令制御ユニット６０の制御下
で、１サイクルピッチで順次、先行後続の二つの命令そ
れぞれの、命令バッファ１０からＩＲＰ２０，ＩＲＳ２
１への同時読出し（ＩＦステージ）、デコード（Ｄステ
ージ）、アドレス生成回路３０，３１でのオペランドア
ドレス生成（Ａステージ）、オペランドバッファ４０か
らのオペランドデータ読出し（Ｂステージ）、演算実行
部５０，５１での演算実行（Ｅステージ）、演算結果の
オペランドバッファ４０への転送（Ｐステージ）、格納
（Ｓステージ）を繰り返して、先行後続の二つの命令毎
の同時パイプライン処理を実現している。
【００２０】このパイプライン処理過程のデコード、オ
ペランドデータ読出し、演算実行の各ステージにおい
て、それぞれ命令例外検出回路７０，７１、オペランド
バッファ４０、演算実行部５０，５１が先行後続命令毎
に例外の発生をチエックし、例外を検出すると、それぞ
れ例外情報をオア回路８０，８１，８２でタイプ毎に１
本にまとめ、割込み制御ユニット９０に送出する。図１
では、簡略化のため、例外タイプをそれぞれ１本の線で
示してあるが、これに限定されるものではない。割込み
制御ユニット９０は、同時に処理される先行後続の二つ
の命令において例外が報告された場合、命令制御ユニッ
ト６０に対して、当該先行後続の二つの命令全ての実行
を抑止し、当該先行命令から一命令ずつの処理再開を示
す割込みを発行する。
ペランドデータ読出し、演算実行の各ステージにおい
て、それぞれ命令例外検出回路７０，７１、オペランド
バッファ４０、演算実行部５０，５１が先行後続命令毎
に例外の発生をチエックし、例外を検出すると、それぞ
れ例外情報をオア回路８０，８１，８２でタイプ毎に１
本にまとめ、割込み制御ユニット９０に送出する。図１
では、簡略化のため、例外タイプをそれぞれ１本の線で
示してあるが、これに限定されるものではない。割込み
制御ユニット９０は、同時に処理される先行後続の二つ
の命令において例外が報告された場合、命令制御ユニッ
ト６０に対して、当該先行後続の二つの命令全ての実行
を抑止し、当該先行命令から一命令ずつの処理再開を示
す割込みを発行する。
【００２１】上記割込み制御ユニット９０からの割込み
を受けて、命令制御ユニット６０は、例外の発生した当
該先行後続命令の実行を抑止して、パイプライン状態を
当該先行後続命令の先頭命令実行前の状態に戻す。な
お、当該先行後続の二命令の実行の抑止が不可能な場合
には、該二命令の実行結果のオペランドバッファ等への
格納を許すかわりに、図１では省略したが、当該オペラ
ンドバッファの更新前の値をヒストリバッファ等に待避
し、当該先行後続命令の先頭命令実行前の状態に戻すよ
うにすればよい。その後、命令制御ユニット６０の制御
下で、１サイクルピッチで、今度は例外の発生した当該
先行後続命令の先頭命令から一命令ずつのパイプライン
処理が再開する。このパイプライン処理の過程で、例外
情報が割込み制御ユニット９０に報告され、該例外情報
に従って、割込み制御ユニット９０から命令制御ユニッ
ト６０に対して割込みが発行される。これは従来と同様
である。即ち、従来と同様に正確な割込みが実現する。
を受けて、命令制御ユニット６０は、例外の発生した当
該先行後続命令の実行を抑止して、パイプライン状態を
当該先行後続命令の先頭命令実行前の状態に戻す。な
お、当該先行後続の二命令の実行の抑止が不可能な場合
には、該二命令の実行結果のオペランドバッファ等への
格納を許すかわりに、図１では省略したが、当該オペラ
ンドバッファの更新前の値をヒストリバッファ等に待避
し、当該先行後続命令の先頭命令実行前の状態に戻すよ
うにすればよい。その後、命令制御ユニット６０の制御
下で、１サイクルピッチで、今度は例外の発生した当該
先行後続命令の先頭命令から一命令ずつのパイプライン
処理が再開する。このパイプライン処理の過程で、例外
情報が割込み制御ユニット９０に報告され、該例外情報
に従って、割込み制御ユニット９０から命令制御ユニッ
ト６０に対して割込みが発行される。これは従来と同様
である。即ち、従来と同様に正確な割込みが実現する。
【００２２】図５及び図６は、１〜６の命令を二つずつ
同時処理するケースにおいて、命令でそれぞれＳＵＰ
ＩＮＴ（取消、抑止）とＣＭＰＩＮＴ（完了）が発生し
た場合のタイムチャートを示したものでる。
同時処理するケースにおいて、命令でそれぞれＳＵＰ
ＩＮＴ（取消、抑止）とＣＭＰＩＮＴ（完了）が発生し
た場合のタイムチャートを示したものでる。
【００２３】図５のＳＵＰＩＮＴのケースでは、図３と
同様なタイミングでＷＲＩＴＥ信号を抑止することによ
り、例外発生命令に加え、その先行命令の実行も抑
止する。その後、命令より一命令ずつ再実行すること
により、命令の実行完了後に、例外を有する命令に
て正しく割込む事を実現している。
同様なタイミングでＷＲＩＴＥ信号を抑止することによ
り、例外発生命令に加え、その先行命令の実行も抑
止する。その後、命令より一命令ずつ再実行すること
により、命令の実行完了後に、例外を有する命令に
て正しく割込む事を実現している。
【００２４】図６のＣＭＰＩＮＴでは、図４に対し例外
検出から実行抑止までのタイミングが１サイクル早くな
るため、ＣＭＰＩＮＴ信号でＷＲＩＴＥ信号を直接抑止
する事により、従来ならば処理を完了すべき命令及び
その先行命令の実行を抑止する。以降は、図４と同様
である。
検出から実行抑止までのタイミングが１サイクル早くな
るため、ＣＭＰＩＮＴ信号でＷＲＩＴＥ信号を直接抑止
する事により、従来ならば処理を完了すべき命令及び
その先行命令の実行を抑止する。以降は、図４と同様
である。
【００２５】以上、図１の実施形態では、先行後続の二
つの命令の同時実行時に何らかの例外が発生した場合、
パイプライン処理状態を当該二つの命令の先頭命令実行
前状態に戻し、当該二つの命令の先頭命令から一命令ず
つパイプライン処理を再開することにより、正確な割込
みが保証される。なお、同時に処理される命令が３つ以
上の場合でも、まったく同様であることは云うまでもな
い。
つの命令の同時実行時に何らかの例外が発生した場合、
パイプライン処理状態を当該二つの命令の先頭命令実行
前状態に戻し、当該二つの命令の先頭命令から一命令ず
つパイプライン処理を再開することにより、正確な割込
みが保証される。なお、同時に処理される命令が３つ以
上の場合でも、まったく同様であることは云うまでもな
い。
【００２６】
【発明の効果】以上の如く本発明によれば、複数命令の
同時処理を行うパイプライン方式の情報処理装置におい
て、複雑な回路を設けることなく、複数命令の同時処理
において例外が発生した場合も、従来の処理装置と同様
に正確な割込みを実現することが可能となる。
同時処理を行うパイプライン方式の情報処理装置におい
て、複雑な回路を設けることなく、複数命令の同時処理
において例外が発生した場合も、従来の処理装置と同様
に正確な割込みを実現することが可能となる。
【図１】本発明の一実施形態を示すブロック図である。
【図２】従来のパイプライン処理の通常実行ケースのタ
イムチャートである。
イムチャートである。
【図３】従来のパイプライン処理の取消または抑止タイ
プの例外ケースの割込みのタイムチャートである。
プの例外ケースの割込みのタイムチャートである。
【図４】従来のパイプライン処理の完了タイプの例外発
生ケースの割込みのタイムチャートである。
生ケースの割込みのタイムチャートである。
【図５】本発明におけるパイプライン処理の取消または
抑止タイプの例外発生ケースの割込みのタイムチャート
である。
抑止タイプの例外発生ケースの割込みのタイムチャート
である。
【図６】本発明におけるパイプライン処理の完了タイプ
の例外発生ケースの割込みのタイムチャートである。
の例外発生ケースの割込みのタイムチャートである。
１０ 命令バッファ ２０，２１ 命令レジスタ ３０，３１ アドレス生成回路 ４０ オペランドバッファ ５０，５１ 演算実行部 ６０ 命令制御ユニット ７０，７１ 命令例外検出回路 ８０，８１，８２ 例外通知ＯＲ回路 ９０ 割込み制御ユニット
Claims (1)
- 【請求項１】 複数命令を同時処理可能なパイプライン
制御方式の情報処理装置において、 同時に処理される複数命令毎に、それぞれの例外発生を
検出する手段と、 前記検出された複数命令の例外発生をそれぞれの例外要
因毎にまとめて報告する手段と、 前記同時に処理される複数命令において例外発生が報告
された場合に割込みを発行する手段と、 前記割込みを受けて、当該複数命令の先頭命令実行前の
状態に戻し、当該先頭命令から一命令ずつ命令処理を制
御する手段と、 を有することを特徴とする情報処理装置。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9255012A JPH1196006A (ja) | 1997-09-19 | 1997-09-19 | 情報処理装置 |
| US09/154,715 US6125443A (en) | 1997-09-19 | 1998-09-17 | Interrupt processing system and method for information processing system of pipeline control type |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9255012A JPH1196006A (ja) | 1997-09-19 | 1997-09-19 | 情報処理装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH1196006A true JPH1196006A (ja) | 1999-04-09 |
Family
ID=17272977
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP9255012A Pending JPH1196006A (ja) | 1997-09-19 | 1997-09-19 | 情報処理装置 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US6125443A (ja) |
| JP (1) | JPH1196006A (ja) |
Families Citing this family (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3897897B2 (ja) * | 1998-03-20 | 2007-03-28 | 富士通株式会社 | ネットワークコンピューティング環境におけるトラブルシューティング装置及びトラブルシューティング方法並びにトラブルシューティングプログラムを記録したコンピュータ読取可能な記録媒体 |
| JP3532835B2 (ja) * | 2000-07-04 | 2004-05-31 | 松下電器産業株式会社 | データ処理装置およびプログラム変換装置 |
| US6807628B2 (en) | 2000-12-29 | 2004-10-19 | Stmicroelectronics, Inc. | System and method for supporting precise exceptions in a data processor having a clustered architecture |
| JP3853188B2 (ja) * | 2001-10-04 | 2006-12-06 | Ｎｅｃエレクトロニクス株式会社 | 非同期バスインターフェイス装置 |
| US7013383B2 (en) * | 2003-06-24 | 2006-03-14 | Via-Cyrix, Inc. | Apparatus and method for managing a processor pipeline in response to exceptions |
| JP4151497B2 (ja) * | 2003-07-04 | 2008-09-17 | 株式会社デンソー | パイプライン処理装置 |
| US7996662B2 (en) * | 2005-11-17 | 2011-08-09 | Apple Inc. | Floating point status/control register encodings for speculative register field |
| US20170300336A1 (en) * | 2016-04-18 | 2017-10-19 | International Business Machines Corporation | Fpscr sticky bit handling for out of order instruction execution |
Family Cites Families (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5341482A (en) * | 1987-03-20 | 1994-08-23 | Digital Equipment Corporation | Method for synchronization of arithmetic exceptions in central processing units having pipelined execution units simultaneously executing instructions |
| US5822578A (en) * | 1987-12-22 | 1998-10-13 | Sun Microsystems, Inc. | System for inserting instructions into processor instruction stream in order to perform interrupt processing |
| US5673426A (en) * | 1995-02-14 | 1997-09-30 | Hal Computer Systems, Inc. | Processor structure and method for tracking floating-point exceptions |
-
1997
- 1997-09-19 JP JP9255012A patent/JPH1196006A/ja active Pending
-
1998
- 1998-09-17 US US09/154,715 patent/US6125443A/en not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| US6125443A (en) | 2000-09-26 |
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