JPH0348537B2

JPH0348537B2 -

Info

Publication number: JPH0348537B2
Application number: JP57071217A
Authority: JP
Inventors: Kenichi Wada; Yoichi Shintani; Tsuguo Shimizu; Akira Yamaoka
Original assignee: Hitachi Ltd
Current assignee: Hitachi Ltd
Priority date: 1982-04-30
Filing date: 1982-04-30
Publication date: 1991-07-24
Also published as: JPS58189739A; DE3380908D1; EP0094535A3; EP0094535A2; US4541047A; EP0094535B1

Description

【発明の詳細な説明】本発明はデータ処理装置に係り、特に命令処理
を複数ステージに分割し、各々のステージに独立
なハードウエアを設け、各ステージをオーバラツ
プさせたパイプライン処理方式のデータ処理装置
に関するものである。

従来のパイプライン処理方式では命令処理を５
〜７個のステージに分け、各ステージを１マシン
サイクル（データ処理装置の基本サイクル）で処
理すると同時に各ステージをオーバラツプさせる
ことによつて、１命令の実行を恰も１サイクルで
処理しているようにさせる技術を用いていた。

第１図Ａはパイプライン処理方式による命令処
理の一例を示す。命令処理はＤ，Ａ，Ｌ，Ｅ，Ｐ
の５ステージに分かれている。命令Ｄ（Decode）
ステージに於いて、デコードされオペランドアド
レスが計算される。オペランドアドレスは、命令
のインデクスフイールドによつて指定された
GPRの値と、命令のベースフイールドによつて
指定されたGPRの値と命令のデイスプレースメ
ントフイールドを加算することによつて求められ
る。命令によつてはインデクスレジスタを使用し
ない場合もある。Ａステージにおいて求められた
オペランドアドレスが物理アドレスに変換され
る。Ｌステージにおいて上記物理アドレスに基ず
きオペランドをバツフアメモリ（キヤツシユメモ
リともいう）より読出す。必要ならばGPRオペ
ランドも読出す。Ｅステージにおいてこれらのオ
ペランドを用い演算をする。Ｐステージにおいて
演算結果をGPR又はメモリへ格納する。第１図
Ａでは命令〜が各ステージを１サイクルピツ
チで処理される場合を示しており、実効的に１サ
イクルで１つの命令が処理されている。しかし、
このようなパイプライン処理方式では、命令系列
によつて命令を１サイクルで処理できない場合が
ある。例えば、前の命令の処理結果を用いて、次
の命令のオペランドアドレスが求まる場合であ
る。例えば、IBM370のアーキテクチヤー（これ
によるデータ処理の動作に関する説明はIBMシ
ステム参考図書GA22−7000「IBMシステム1370
の動作原理」に記述されているので詳しい説明は
省略する）では、Ｌ（Load）命令とＡ（Add）命
令が連続し、Ｌ命令でオペランドを書き込む
GPR（汎用レジスタ）番号とＡ命令がオペランド
アドレス計算のために使用するGPRの番号が一
致している場合である。これをインデクス・ベー
ス（レジスタ）コンフリクトとよぶことにする。
第１図Ｂは上記で説明したようにＬ命令とのＡ
命令でインデクス・ベースコンフリクトが発生
し、パイプラインが乱れ、性能が劣下したようす
を示す。即ちＡ命令のＤステージにおいてオペ
ランドアドレスの計算をするにはＬ命令のＰス
テージの終了をまたねばならない。これはＬ命令
のＰステージにてＡ命令が使用するGPRが書
きかえられるからである。従つて第１図Ａのよう
にパイプラインがスムーズに流れている場合と比
べ後続の命令(A)の実行開始は４サイクル遅れてい
ることがわかる。

本発明の目的はパイプライン制御方式における
インデクス・ベースレジスタコンフリクト時の性
能を改善したデータ処理システムを提供すること
にある。

実用に供されているプログラムを解析するとイ
ンデクス・ベースレジスタコンフリクトをおこし
た命令を調べてみるとその多くは、Ｌ命令，Ａ命
令のように比較的少ない回路数で構成される演算
器で処理される命令であることを判明した。

そこで、Ｄステージを司どるハードウエアの近
くに上記の命令の多くの演算を処理できる先行演
算器を実装し、それによる演算結果もGPR Ｐス
テージより前のステージで格納できるようにする
ことにより、この命令結果を後続の命令が利用で
きるタイミングを早め、もつて上記インデクス・
ベースレジスタコンフリクト時の性能を改善する
ものである。

先行演算器で処理できない命令は従来同様、演
算ユニツト（EU）で演算処理された後で、それ
による演算結果をGPRへ送る必要がある。

しかしこのような構成をとつた場合、次の問題
が発生する。

演算結果が規定の桁をオーバフローしたときは
プログラム割込みを起こしてそのプログラムを中
断させる必要がある。この場合、その割込みを起
こした命令は割込みのタイプによつて抑止，中
断，完了として処理する必要がある。完了とはそ
の命令の実行が完了して次の命令は実行されない
で終了すること（割込むこと）であり抑止とはそ
の命令が実行されないで終了すること（割込むこ
と）であり、中断とはその命令がどこまで実行さ
れて終了したか保証しないタイプである。

従つて従来技術では、完了型割込みがおきた場
合、自命令のＰステージの次のステージ及び次の
命令のＰステージを停止させており、抑止／中断
型割込みがおきた場合、自命令のＰステージ及び
次の命令のＥステージを停止させることにより、
上記仕様を実現していた。

しかるに、GPRの書込みはＰステージより前
（例えばＥステージ）に処理されるため、例えば
完了型割込みでは次の命令のＥステージまでが終
了してしまう（Ｐステージは停止される）ので、
次の命令のGPR書込みが完了してしまう。また、
抑止型割込みでは自命令のＥステージまでが終了
してしまう。（Ｐステージは停止される。）ので自
命令のGPR書込みが完了してしまい、結果とし
て上記のソフトウエアとのとりきめを守れないと
いう欠点を有していた。

即ちGPRの書込みより１ステージ早くなつて
いるので、これでは割込みを検出してステージを
停止させた時点に於いては、GPRの内容が、ソ
フトウエアととりきめた既に述べたような割込み
の仕様より最大１命令ずれてしまつている。

これを解決するために本発明では２つの方法を
開示している。１つの方法はさらにＰステージで
書込むGPR（GGPRと呼ぶ）をHU２に設け、こ
のGGPRの内容を利用する方法である。

GGPRはソフトウエアととりきめた正しい仕様
の内容になつているので、割込み処理のハードウ
エア処理の中でIGPRの内容を全てGGPRの内容
に従つて書きかえる方法である。もう１つの方法
は書きかえられる前のGPRの内容を予め退避し
て、割込み処理のハードウエア処理の中で予め退
避したデータで、GPRを回復する方法である。

以下、本発明の一実施例を図により説明する。
本実施例はIBM社のシステム1370型電子計算機
に適用可能であり、このシステムの動作は上記会
社の前述した出版刊行物「IBMシステム1370の
動作原理」により説明されている。従つて以下で
は、特に必要のない限り、上のシステムの動作の
説明は省略することともに、そこに用いられてい
る用語を、特別の場合を除き説明を省略して使用
する。本発明によるデータ処理システムでは、１
つの命令の実行は複数のステージに分けて、かつ
異なる命令の異なるステージが並列に実行される
いわゆるパイプライン制御により実行される。本
実施例では従来技術で述べたのと同じくＤ，Ａ，
Ｌ，Ｅ，Ｐのステージが実行される。

第２図は本発明による命令ユニツト（IU）１
の構成を示し、第３図は本発明による演算ユニツ
ト（EU）２の構成を示す。IU１に従来同様GPR
６０が設けられ、EU２にも新たに、これと同じ
数のGPR4050が設けられている。以下、それぞ
れのGPRをIGPR，GGPRと呼ぶ。（Ｄステージ）複数の命令がバツフアメモリ９６０から命令バ
ツフア９００にあらかじめ貯えられる。各命令は
そのＤステージの始まる前に命令切り出し回路９
０１により命令レジスタ９０２にセツトされる。
この命令がインデツクスアドレス、ベースアドレ
ス、デイスプレイメントから一方のオペランドの
アドレスを発生する形式（RX形式）を有すると
きは、そのＤステージに於いて、Ｘ／Ｂアドレス
制御回路９９０が、この命令からインデクスレジ
スタアドレス（Ｘとす）ベースレジスタアドレス
（Ｂと略す）をそれぞれ線５３，５４を介して
IGPR６０に送る。インデツクスレジスタアドレ
スＸと、ベースレジスタアドレスＢでそれぞれ読
出されたデータGR（Ｘ），GR(B)と、命令のデイ
スプレイメントとがアドレス加算器９８０へ送ら
れ、アペランドアドレスが計算される。また、命
令レジスタ９０２内の命令の種別に関係なく、そ
の前半スバイト（その最左端の１バイトは命令コ
ードである）は命令キユー９０３にセツトされ
る。先行演算器で処理できる命令はＬステージ、
できない命令はＰステージIGPRに書込むのでこ
の違いをこの命令コードに基づき判定回路９０２
Ａによりこの命令を先行演算器９８１で処理でき
ないかどうかが判定され、その結果、即ちＰステ
ージでのIGPR書込み要求信号命令の前半２バイ
トと対にして命令キユー９０３にセツトされる。

（Ａステージ） RX形式の命令の場合、Ｄステージで得られた
オペランドアドレスをアドレス制御９５０が、バ
ツフアメモリ用の物理アドレスに変換し、バツフ
アメモリ９６０からオペランドを読出し、オペラ
ンドバツフア９７０にセツトする。同時に、この
出力はセレクタ８４０による選択され、先行演算
器９８１に入力される。命令キユー９０３から出
力される命令の先頭２バイトをワークレジスタ
（IER）９０４にセツトすると同時に、GPRアド
レス制御９９１により、この命令が使用する他方
のオペランドを記憶したIGPRのアドレスＲ１を
この命令のレジスタフイールドより切り出し、線
５５経由でIGPR６０へ送出する。このアドレス
Ｒ１に基づきIGPR６０から読出されたオペラン
ドGRR１線８２０に送出され、セレクタ８５０
により選択され先行演算器９８１に入力され命令
キユー９０３から出力された２バイトがIGPRに
ある２つのレジスタ内のデータをオペランドとし
て使用する形式（RR形式）の命令のときには、
もう一方のオペランドに対するIGPRアドレスＲ
２をそこからGPRアドレス制御９９１が切り出
し、線５６経由でIGPR６０へ送り、これにより
読出されたオペランドGRR２は線８３０に送出
され、セレクタ８５０により選択され、先行演算
器９８１に入力される。また、Ｅステージを制御
するマイクロプログラムの先頭アドレスを指定す
るために命令キユー９０３から出力される命令の
オペコード（１バイト目）を出力線３０により送
出する。

また、GPRの読出し書込みアドレスを含む命
令の１バイト目は線３１経由でもEU２へ送出さ
れる。同時にＰステージでのIGPR書込み要求信
号を線３１Ａ経由でEC２へ送出する。

（Ｌステージ）Ａステージで読出された上記２つのオペランド
が先行演算器９８１で演算可能な命令に対すると
きは、この演算を実行し、結果をレジスタ９８２
にセツトする。同時に線２０，２１経由で２つの
オペランドをEU２へ送出する。IER９０４のう
ち、命令の上位側からのビツト８〜11にて指定さ
れる書込み用のレジスタアドレスを線８００を介
してレジスタ９０４０にセツトする。先行演算器
ではAS，TM等出現頻度の多い命令が実行でき
るＭ，Ｄ等論理規模の大きい命令は処理できな
い。

EU２では先行するＡステージにおいてIU１よ
り線３０経由で送出されたマイクロプログラムの
先頭アドレスをＬステージにおいてアドレスレジ
スタ（CSAR）１０００にセツトし、制御記憶装
置１０１０からマイクロ命令を読出してレジスタ
（CSDR）１００１に入力する。同様にＡステー
ジにおいてIU１より径３１経由で送られた命令
の１バイト目をＬステージにおいてレジスタ
（GEL）３１００にセツトする。同様にＡステー
ジにおいてIU１より線３１Ａ経由で送られたＰ
ステージでのIGPR書込み要求信号はＬステージ
において、フリツプフロツプ５０００にセツトさ
れる。

（Ｅステージ） IU１ではレジスタ９０４０の出力５２の書込
みアドレスを用いてレジスタ９８２の出力５０を
IGPR６０に書込む。

EU２では、線２０，２１経由で送られたオペ
ランドをワークレジスタ（WAR）４０００、ワ
ークレジスタ（WBR）４０１０にセツトし、演
算器４０３０でマイクロ命令の制御下で演算し結
果をレジスタ４０４０にセツトする。演算器４０
３０はIU１内の先行演算器９８１と違い、全て
の命令を処理できる汎用演算器である。Ａステー
ジでセツトされたレジスタ（GEL）３１００の
内容はＬステージにおいてレジスタ（GER）３
１１０に移され、しかる後GPR書込みアドレス
制御３１１０Ａにより書込みアドレスが作られて
（RX命令ではGER３１１０の上４ビツトが書込
みアドレスとなる）線１１経由でIU１の比較器
９０４Ａへ送られ、ＥステージIU１内のレジス
タ９０４１にセツトされる。フリツプフロツプ５
０００の出力はＥステージにおいてフリツプフロ
ツプ５０１０にセツトされ、線５０１０Ａを介し
てIU１内のGPR書込み制御７０へ送られる。Ｌ
ステージで読出されたマイクロ命令はCSDR１０
０１にセツトされる。EU１での演算が１マシン
サイクルで終了するもののときは、読出されたマ
イクロ命令内に終了ビツト（EOP）が設けられ
ており、これが線１０１１を介して、CSAR１０
００に、次の命令に対するマイクロプログラムの
先頭アドレス３０をセツトする。読出されたマイ
クロ命令がマイクロプログラムの最後のものでな
い場合は読出されたマイクロ命令の１部が次のマ
イクロ命令アドレスとして、線１０１１経由で
CSAR１０００にセツトされる。こうして複数の
マイクロプログラムが順次読出される。そのマイ
クロプログラムの最後のマイクロ命令がCSPR１
００１にセツトされたときは前の場合と同様にし
て、線３０上の、先頭アドレスがCSAR１０００
にセツトされる。GGPRの書込みおよびIGPRの
書込みはマイクロ命令で指定される。GGPR書込
みを必要とする命令の場合は、GGPR書込みのマ
イクロ命令がマイクロプログラム内に設けられて
おり、その命令がCSDR１００１の出力線１０１
３を経由して、デコーダ４１００により解読され
ると、フリツプフロツプ４１０１がセツトされ
る。フリツプフロツプ４１０１がセツトされる。
フリツプフロツプ４１０１は線５８を経由して
GGPR４０５０へ書込み許可信号を送出する。先
行演算器で処理可能な命令でもGGPR書込みマイ
クロ命令をＥステージで発行することに注意され
たい。先行演算器９８１で処理不能の命令場合
は、IGPR書込みマイクロ命令がマイクロプログ
ラム内に設けられている。IGPR書込みマイクロ
命令がCSDR１００１の出力線１００２を経由し
てデコーダ４２００に伝えられフリツプフロツプ
４１０２をセツトしIGPR書込み信号１００をIU
１へ送出する。

（Ｐステージ）ＰステージにおいてはEU２での演算結果をマ
イクロ命令の制御下でレジスタ４０４０から
WCR４０２０にセツトし、結果を線４０２０Ａ
経由でGGPR４０５０へ送出する。先行演算器９
８１で演算できない命令の場合は、書込むべきデ
ータを線１０経由でIU１へ送出し、IGPR６０に
書込む。

さらに、インデクス・ベースレジスタコンフリ
クトが発生した場合はＸ／Ｂコンフリクト検出器
３により検出され線３ＡによりＤステージを抑止
する。その動作の詳細は第６図で説明する。

以上により、先行演算器を具備した本発明の実
施例の動作のうち、Ｄ，Ａ，Ｌ，Ｅ，Ｐの５ステ
ージの動作の概要について説明した。

第４図は本発明の特徴である第２図のIGPR６
０をさらに詳細に示した図である。

既に説明したようにＤステージではインデクス
レジスタとベースレジスタＡステージではオペラ
ンドＲ１とオペランドＲ２を読出している。Ｄス
テージとＡステージはパイプラインによりオーバ
ラツプして動作するのでインデクスレジスタ、ベ
ースレジスタ、オペランドＲ１、オペランドＲ２
の４本のIGPRを同時に読出している。その詳細
を第４図で説明する。

IGPRは16本のGPR、８０００〜８０１５があ
り（それらをGPR０〜GPR１５と呼ぶ）それぞ
れ出力がMPX，５３Ａ，５３Ｂ，５３Ｃ，５３
Ｄへつながつている。MPX，５３Ａは線５３を
介して入力されるインデツクスレジスタアドレス
Ｘにより１本のGPRを選択し、線８００に送出
する。同様にMPX，５３Ｂは線５４により指定
されるベースレジスタアドレスＢにより１本の
GPRを選択し、線８１０に送出し、MPX，５３
Ｃは線５５を介して入力されるレジスタアドレス
Ｒ１により１本のGPRを選択し、線８２０に送
出し、MPX，５３Ｄは線５６を介して入力され
るレジスタアドレスＲ２により１本のGPRを選
択し、線８３０に送出する。このように４つの
GPRを独立に読出すことができる。

また先行演算器で処理できる命令はＬステージ
で処理できない命令はＰステージでIGPRに書込
む。ＬステージとＰステージはパイプラインによ
りオーバラツプして動作するのでＬステージとＰ
ステージで同時にIGPRを書込む必要がある。そ
の構成と動作の詳細を次に説明する。Ｐステージ
に於いてEU２からの書込みデータは線１０経由
で各GPR８０００〜８０１５へ結線される。同
様に、先行演算器９８１からの書込みデータも線
５０経由で各GPR８０００〜８０１５へ結線さ
れる。EU２からGPRアドレスは線５１経由で送
られデコーダ６１でデコードされたあと、IGPR
書込み信号１００とアンゲートを経て、線６３０
〜線６４５に送出される。Ｌステージは先行演算
器での結果を書込むべきGPRアドレスを線５２
経由で送り、デコーダ６２でデコードされたあ
と、IGPR書込み許可信号７００とアンゲートを
経て線６５０〜線６６５に送出される。Ｐステー
ジでの書込み信号６３０とＬステージでの書込み
信号６５０はオアゲートを経て線５３０を送出し
GPR８０００へのセツト信号を作る。線６３１
〜線６４５と線６５１〜線６６５も同様にオアゲ
ートを経て、線５３１〜５４５を送出しGPR８
００１〜GPR８０１５へのセツト信号となる。
GPR８０００へのデータ入力は線６３０による。
即ち線６３０が“１”の場合、線１０を選び、線
６３０が“０”の場合、線５０を選択する。
GPR８００１〜GPR８０１５の場合も同様に線
６３１〜線６４５によりデータ入力を選択する。
以上により、ＬステージとＰステージで同時に
IGPRを書込むことが可能となる。

次にインデクス・ベースレジスタコンフリクト
が発生したときの動作を第２図，第５図，第６図
を用いて説明する。第５図は第２図の命令ユニツ
ト内のＸ／Ｂコンフリクト検出器３を詳細に示し
た図である。第６図はその場合のパイプラインの
流れ図である。Ｄ，Ａ，Ｌ，Ｅ，Ｐは各ステージ
を表わし、横軸は時間をマシンサイクル単位で表
わしている。各マシンサイクルは２つのクロツク
によつて分けられ、それぞれT₀，T₁，T₂，T₃と
する。以下では、各命令の説明において、あるマ
シンサイクルCiがその命令のあるステージ、例え
ばＤステージに対するものであるときは、そのサ
イクルのクロツクTiをクロツク（Ｄ，Ti）の如
くステージと組合せて表示する。第６図の番号
〜は処理される命令の番号を示している。また
はＬ（Load）命令、はＡ（Add）命令で、
の書込みレジスタ番号Ｒ１とのインデクレジス
タ番号Ｘが一致し、いわゆるインデクスレジスタ
コンフリクトを起こしている場合の本発明による
パイプラインの流れを示している。従つて第１図
Ｂの従来技術のパイプラインの流れに対応してい
る。

Ｌ命令は先行演算器９８１で処理可能なので
既に説明したようにＬステージでIGPRに書込む
ことができる。従つてＬ命令のＥステージにオ
ーバラツプしてＡ命令のＤステージが動作で
き、必要なオペランドアドレスを得ることができ
る。これにより第１図Ｂに比べ、Ａ命令のＤス
テージを２サイクル早く開始することができた。
それは第１図ＢではＬ命令のＰステージで
GPRに書込んだのに比べ、第６図では２サイク
ル早いＬステージでGPRに書込めることに起因
する。その動作の制御をさらに以下に説明する。
Ｌ命令はC₁サイクルのクロツクT₀（Ｄ，T₀）で
命令レジスタ９０２にセツトされる。Ｌ命令は
先行演算器９８１で処理可能なので、判定回路９
０２Ａで判定され、出力“０”をC₂サイクルの
クロツクT₀（Ａ，T₀）で命令キユー９０３にセツ
トされる。また命令レジスタの前半２バイトは、
同じく（Ａ，T₀）に命令キユー９０３にセツト
される。線９０３Ａは（Ａ，T₀）より出力され
る。C₂サイクルのクロツクT₀ではＡ命令が命
令レジスタ９０２にセツトされる。Ｘ／Ｂアドレ
ス制御回路９９０はＡ命令のＸ，Ｂを線５３，
５４を介してＸ／Ｂコンフリクト検出器３に送
る。同時刻にＬ命令の書込みレジスタ番号Ｒ１
が線９０３Ａを介してＸ／Ｂコンフリクト検出器
３に送られる。３では第５図に示す比較器１００
００により比較される。この場合アドレスな一致
しているので、出力はオアゲートを介しＤステー
ジ抑止信号３Ａを“１”とする。この信号により
Ａ命令はC₂サイクルでのＤステージの処理を
抑止される。

C₂サイクルのクロツクT₂（Ａ，T₂）ではＬ命令
の書込みアドレスＲ１を含む前半２バイトが
IER９０４にセツトされる。IER９０４の書込み
アドレスＲ１を含む４ビツトを線８００を介して
C₃サイクルのクロツクT₀（Ｌ，T₀）でレジスタ９
０４０にセツトされる。

C₂サイクルでＡ命令のＤステージの動作が
抑止されたのでC₃サイクルのクロツクT₀で線５
３，５４にはＡ命令のＸ，Ｂが送出されてい
る。同時刻にレジスタ９０４０の出力５２はＬ命
令の書込みアドレスＲ１が送出されているの
で、Ｘ／Ｂコンフリクト検出器３では線５３と線
５３を比較器１００１０で比較する。この場合、
アドレスは一致するので、出力はオアゲートを介
し、Ｄステージ抑止信号３Ａを“１”とする。こ
れによりＡ命令はC₃サイクルでのＤステージ
処理も抑止される。

C₂サイクルのクロツクT₂（Ａ，T₂）でＰステー
ジでのIGPR書込み要求信号は３１Ａ経由でEU
２へ送出され、C₃サイクルのクロツクT₂（Ｌ，
T₂）でフリツプフロツプ５０００にセツトされ、
線5000Åを介してIU１へ送られる。

C₂サイクルのクロツクT₀（Ａ，T₀）でＬ命令
の書込みアドレスＲ１が線３１を経由してEU２
へ送られC₂サイクルのクロツクT₂（Ａ，T₂）で
GEL３１００にセツトされる。C₃サイクルのク
ロツクT₀（Ｌ，T₀）でGER３１００にセツトさ
れGPR書込みアドレス制御３１１０Ａにより、
３１００の上４ビツト、即ちＬ命令のＲ１が切
り出されC₃サイクルのクロツクT₂（Ｌ，T₂）に１
１を介してIU１へ送られる。

C₃サイクルでもＡ命令のＤステージの動作
が抑止されたのでC₄サイクルのクロツクT₀で線
５３，５４にはＡ命令のＸ，Ｂが送出されてい
る。

同時刻に線１１にはＬ命令の書込みアドレス
Ｒ１が送出されているので、Ｘ／Ｂコンフリクト
検出器３では線１１と線５３を比較器１００２０
で比較する。この場合もアドレスは一致するが、
ＰステージでのIGPR書込み要求信号５０００Ａ
は“０”であるので、アンドゲートで抑止され、
Ｄステージ抑止信号３Ａは“０”となる。従つて
Ａ命令はC₄サイクルでＤステージの処理がな
される。

Ｌ命令は先行演算器９８１で処理可能である
が、命令が先行演算器９８１で処理不可能の場
合は、ＰステージでのIGPR書込み要求信号５０
００Ａが“１”となりC₄サイクルでもＤステー
ジ抑止信号３Ａが“１”となりＤステージの処理
が抑止される。さらにこの場合C₅サイクルでも、
ＰステージのIGPR書込み要求信号５０１０Ａが
“１”となり、Ｄステージ抑止信号３Ａが“１”
となることになりＤステージの処理が抑止され
る。C₆サイクルではじめて命令のＤステージ
が処理される。この場合のパイプラインの流れは
第１図Ｂと同じとなる。

また、ベースレジスタ５４についても同じく比
較器１００４０〜１００７０によりアドレス比較
がなされ必要ならＤステージ抑止信号３Ａを
“１”とする。

このようにして、命令が先行演算器９８１で
処理可能な場合、インデクスレジスタコンフリク
ト時の性能を従来より２サイクル改善することが
できた。

次にこのように先行演算器を構成した場合に生
ずる発明の概略で述べた不都合を解決する方法及
び動作について説明する。

命令で抑止形割込みが起きた場合の命令の流
れを第７図に示す。命令でEU２が抑止形割込
みを検出した場合、EU２は命令のＰステージ
を停止させると同時に割込み信号（図示せず）を
IU１へ次え、Ｄ，Ａ，Ｌ，Ｅの各ステージを停
止させる。即ちC₅サイクル以降の各ステージが
停止する。この場合、命令のＥステージが完了
しているので命令によるIGPR書込みは完了し
ている。しかし命令のＰステージは停止させら
れているので、GGPRは書きかわつていないこと
に注意されたい。

EU２ではこの各ステージが停止している間
CSAR１０００を割込み処理マイクロプログラム
の先頭アドレスに強制的にセツトし、これをうけ
て制御記憶装置１０１０を読出し、CSDR１００
１にセツトする。しかるのち割込み処理マイクロ
プログラムが動作する。ここまでの動作は、
HITACN−180ような商用機の動作と全く同一で
ある。本発明の特徴はこの割込み処理マイクロプ
ログラムの中で次の動作をつけ加えることであ
る。第７図で示されるようにこの場合、命令の
Ｅステージが終了しているので、IGPRが書きか
わつている。従つて１命令分オーバランしてい
る。GGPRの内容でIGPRの内容を全て書き直す
ことによつてこのオーバランの不都合を解決する
ことが可能である。これは次のように動作する。
第３図においてGGPR４０５０への読出しアドレ
スはマイクロ命令で自由に設定できる。これは通
常リテラルとよれば、CSDR１００１の出力線８
８００を経由してレジスタ（GER）３１１０に
セツトされる。これをGPR読出しアドレス3110B
がGGPR４０５０にアドレスを送る。読出された
データは、WAR４０００又はWBR４０１０、
演算器４０３０、フリツプフロツプ４０４０をへ
てWCR４０２０にセツトされる。GER３１１０
にセツトされた値はGPR書込みアドレス3110A
によりIGPR書込みアドレスを線１１経由でIU１
へ送る。書込みデータはWCR４０２０の出力線
１０を経由してIU１へ送る。IGPR書込み指令は
マイクロ命令で指定され、線１００２をへて、デ
コーダ４２００によりフリツプフロツプ４１０２
にセツトされ、線１００をへてIU１へ送られる。
これをうけてIU１は既に説明したようにIGPR６
０に書込まれる。GPRアドレスのカウントアツ
プは演算器８８８を使い、GPRアドレスを更新
することによつて、上記の動作をくり返すことが
可能である。以上によりGGPR４０５０の内容を
全てIGPR６０に書くことができる。

命令で完了形割込みが起きた場合の命令の流
れを第８図に示す。図に示すように、命令の次
の命令のＰステージを停止させると同時に割込
み信号IU１へ伝えることにより、Ｄ，Ａ，Ｌ，
Ｅの各ステージを停止させる。従つてこの場合、
C₆サイクル以降のステージが停止する。命令
のＥステージが終了しているので命令により
IGPRは書きかわつていることと、命令のＰス
テージは停止しているのでGGPRは書きかわつて
いないことに注意されたい。この場合も抑止形割
込みと同様にGGPRの内容でIGPRの内容を書き
かえる。中断形割込みは上記２つのどちらのタイ
プで処理するので問題ない。

割込みがおきた場合の不都合を解決するもう１
つの第２の実施例を次に説明する。既に説明した
動作と異なる動作を中心に説明する。これは書き
かえられる前のGPRの内容を予め退避する方法
である。この退避は次のようになされる。第２図
に於いて、Ａステージで書きかわる前のGPRを
読出すことに動作が新たに加わる。これは命令の
再実行のため例えばHITAC−Ｍ−180で実施さ
れている周知の技術であり、また第２図の回路で
実現できる。例えばＬ命令を例にするとＡステー
ジにおいて、、書込みアドレスＲ１をGPRアドレ
ス制御９９１が切り出し線５５経由でIGPR６０
へ送ることにより書込む前のGPR（Ｒ１）を線８
２０に送出することができる。また、これを線２
０経由でEU２へ送ることもできる。EU２に関し
ては第３図にかわり、第９図が必要である。第９
図に於いて、Ｅステージで書込みアドレスを含む
レジスタ（GER）３１１０をMCER３１１１に
退避する。また、書込む前のデータは線２０経由
でEU２へ送られレジスタ（WBR）４０１０に
セツトされる。ＥステージにおいてWBR４０１
０内容をMCDR４０８１に退避される。従つて
MCDR４０８１には書込まれる前記のGPRの内
容が退避されることになる。

このようにして書込む前のデータがMCDR４
０８１に、そのアドレスがMCER３１１１に退
避される。

次に命令で抑止形割込みがおきた場合の動作
について説明する。この場合、ステージが停止す
るのは第７図と全く同じであり、割込み処理マイ
クロプログラムが動作するまでも全く同じである
が第１の実施例のように割込み処理マイクロプロ
グラムではGGPRの内容でIGPRの内容をかきか
えることはせず、MCER３１１１の内容をGEL
３１００に読出し、GER３１１０を経由して、
GPR書込みアドレス制御3110Aにより、書込み
アドレスを線１１経由でIU１へ送出する。書込
みデータは、退避データをMCDR４０８１より
読出し、RESULT４０４０，WCR４０２０，線
１０を経由してIU１へ送出する。書込み指令は
CSDR１００１により、線１００を経由してIU
１へ送出する。このようにして、退避したデータ
をIGPRへ書込むことができる。これらの動作は
マイクロ命令により行なわれる。

命令で完了形割込みが発生した場合も、割込
み処理マイクロプログラムの動作は同じなので説
明を省略する。

以上の２つの実施例により割込みがおきた場合
もGPRの内容をソフトウエアととりきめた仕様
にすることが可能となつた。

本発明によれば、先行演算器で命令処理が可能
となり、GPRへの書込みが高速されるので、イ
ンデクス・ベースレジスタコンフリクト時の性能
を改善したデータ処理システムを提供することが
できた。本発明の効果の例は既に第６図に示し
た。即ち命令がＬ命令，がＡ命令で、この２
命令の間にインデクスベースレジスタコンフリク
トが発生し、パイプラインが乱れたようすを第６
図に示した。これは従来技術の同一ケースの第１
Ｂ図に相当する。本発明では命令のＥステージ
でGPRへの書込みが可能となるため、同一サイ
クルで命令のＤステージをオーバラツプさせる
ことが可能となる。従つて第１Ｂ図と比較して２
サイクル高速化できることがわかる。またこのよ
うな構成では、割込みを検出した時点に於いて
は、GPRの内容が、ソフトウエアととりきめた
割込みの仕様より最大１分令ずれてしまうが、Ｅ
ステージで書込みIGPRに加えＰステージで書込
むGGPRをEU２に設け、割込み処理のハードウ
エアマイクロプログラム処理の中で、IGPRの内
容を全てGGPRの内容に従つて書きかえる第１の
方法、又は書きかえらるろ前のGPRの内容を予
め退避しておき、この退避データを用いてGPR
を回復する第２の方法により、ソフトウエアとと
りきめた割込みの仕様を実現することが可能とな
つた。

【図面の簡単な説明】

第１図Ａはパイプライン処理方式による従来技
術による命令処理図、第１図Ｂはインデクス・ベ
ースレジスタコンフリクトが発生した場合の従来
技術の命令処理図、第２図は命令ユニツト１の詳
細図、第３図は演算ユニツト２の詳細図、第４図
は第２図のIGPR６０の詳細図、第５図は第２図
のＸ／Ｂコンフリクト検出器３の詳細図、第６〜
第８図は本発明の実施例を説明する動作図であ
る。第９図は本発明の他の実施例を説明するため
の図である。

Claims

【特許請求の範囲】１パイプラインモードで複数の命令の各々を複
数のステージに分けて実行するデータ処理システ
ムであつて、オペランドを保持するメモリと、該メモリから読みだされたオペランドを保持す
るオペランドバツフアと、複数の第一のレジスタと、該複数の第一のレジスタの一つにそれぞれ対応
する複数の第二のレジスタと、複数の命令の内の、メモリオペランドに対する
演算を要求する命令に応答して、該複数の第一の
レジスタの少なくとも一つに保持されたレジスタ
オペランドに加算を施してそのメモリオペランド
を読み出すためのアドレスを生成する加算器と、該複数の命令の各々が要求する、レジスタオペ
ランドまたはメモリオペランドに対する演算を、
該複数の第二のレジスタの一つに保持されたレジ
スタオペランドまたはその命令により該オペラン
ドバツフアに読み出されたメモリオペランドに対
して実行し、各々の演算結果を該複数の第二のレ
ジスタの一つに書き込む第一の演算手段と、該複数の命令の内の一部の命令の各々が要求す
る、レジスタオペランドまたはメモリオペランド
に対する演算を、該複数の第一のレジスタに保持
されたレジスタオペランドまたはその命令により
該オペランドバツフアに読み出されたメモリオペ
ランドに対して、かつ、その演算が、該第一の演
算手段により実行されるのに先行して実行し、
各々の演算結果を該複数の第一のレジスタの一つ
に書き込む第二の演算手段とを有し、該第一の演算手段は、該一部の命令以外の命令
が要求する演算を実行したとき、その演算結果を
該複数の第一のレジスタの一つにも書き込手段を
有し、さらに、割り込みが検出されたとき、割り込ま
れた命令が中止される前に既に該第二の手段によ
り演算が実行された後続の命令の演算結果が格納
された、該複数の第一のレジスタの一つの内容
を、その格納前の状態に書き換える手段を設けた
データ処理システム。２該書き換え手段は、割込みが検出されたとき
に該複数の第二のレジスタの内容を該複数の第一
のレジスタの内容に一致させる手段からなる請求
項１記載のデータ処理システム。３第一致させる手段は、該複数の第一のレジス
タの内容とが複数の第２のレジスタに転送する手
段からなる請求項２記載のデータ処理システム。４該書き換え手段は、該第二の演算手段の演算結果により書き換えら
れる前の該複数の第一のレジスタのデータを退避
する複数の第三のレジスタと、該複数の第二のレジスタのうち、該書き換えが
行われた一つのレジスタのアドレスを記憶する手
段と、割込みの検出時に、該記憶されたアドレスで指
定される一つのレジスタに、退避されたデータを
格納する手段とよりなる請求項１記載のデータ処
理システム。