JP3490191B2 - 計算機 - Google Patents
計算機Info
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Description
【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明は、命令をパイプライン処
理によって実行する計算機に関する。 【０００２】 【従来の技術】従来から、パイプラインで命令を実行す
る計算機は、割り込み処理が発生したときに復帰に時間
がかかるため改善が望まれている。 【０００３】従来の計算機では、内部の加算器（演算
器）において命令実行が実行されるが、命令実行中に割
り込みが発生したときには、以下に示すように命令が処
理される。 すなわち、図４に示すように、Ｆステー
ジ、Ｄステージ、ＥステージおよびＷステージなどから
なるパイプラインに複数の命令、例えば命令 1、 2、
3、4、 5、 6などが順次投入され実行中、外部からの割
り込み信号により、割り込みが発生すると、割り込み発
生時にパイプラインに投入されていた命令 3、 4、5、
6は全てキャンセルされ、このときの処理結果や処理途
中の情報も失われる。つまり実行中の命令と処理結果が
全て無効になる。 【０００４】したがって、割り込み処理終了後にキャン
セルされた前の命令を再実行させるためには、復帰後、
無効になった命令を初めから、つまり命令 3からパイプ
ラインに投入し直す必要がある。 【０００５】 【発明が解決しようとする課題】しかしながら、これで
は、それまで実行していた命令の処理時間が無駄になる
ばかりか命令を再投入するためのロスが発生し処理が遅
くなるという問題があった。 【０００６】本発明はこのような課題を解決するために
なされたもので、割り込み処理が発生しても、復帰時に
それまでの処理が無駄にならず処理を高速に実行するこ
とのできる計算機を提供することを目的としている。 【０００７】 【課題を解決するための手段】上記した目的を達成する
ために、請求項１記載の計算機は、複数ステージからな
るパイプラインに命令を順次投入し実行する計算機にお
いて、前記パイプラインで処理された結果を格納するた
めのレジスタファイルと、記憶手段と、前記命令が前記
パイプラインの各ステージにより順次実行中に割り込み
処理が発生した場合、その時点で、パイプライン処理中
の命令の処理を書き込みステージまで実行し、書き込み
ステージで、前記各命令の処理結果を前記記憶手段に記
憶する手段と、前記割り込み処理が実行され終了し復帰
した時点で、前記記憶手段に記憶されている処理結果を
前記レジスタファイルに書き込む手段とを具備してい
る。 【０００８】 【０００９】 【作用】本発明では、命令をパイプラインに投入し実行
中に、割り込み処理が発生すると、パイプライン処理中
にキャンセルした命令の処理を書き込みステージまで実
行する。そして、書き込みステージでは、各命令の処理
結果を記憶手段に記憶する。そして、割り込み処理が実
行され終了し復帰した時点で、記憶手段に記憶されてい
る処理結果を取り出してレジスタファイルに書き込む。 【００１０】 【００１１】したがって、割り込み処理が発生しても、
復帰に時間がかからず、それまでの処理も無駄にならな
くなる。 【００１２】この結果、処理が高速化し、処理効率を向
上することができる。 【００１３】 【実施例】以下、本発明の実施例を図面を参照して詳細
に説明する。 【００１４】図１は本発明に係る一実施例の計算機の構
成を示す図である。 【００１５】同図において、１はレジスタであり、命令
を格納する。２はデコーダ（論理回路）であり、レジス
タ１に格納された命令を解読して、レジスタファイル３
からデータを読み出すためのレジスタを指定する信号
と、計算結果を書き込むレジスタを指定する信号を生成
する。３はレジスタファイルであり、内部にレジスタＲ
０〜レジスタＲ１５の16個のレジスタを有しており、計
算に必要なデータ、計算結果が格納される。４はレジス
タであり、デコーダ２で生成された計算結果が格納され
るレジスタを指定する信号や、レジスタファイル３への
格納許可信号が格納される。５はレジスタであり、レジ
スタファイル３から読み出されたデータが格納される。
６はレジスタであり、レジスタファイル３から読み出さ
れたデータが格納される。７は加算器（ＡＬＵ）であ
り、レジスタ５とレジスタ６のレジスタ値を加算してレ
ジスタ９に格納する。この加算器７は命令フェッチ（Ｆ
ステージ）、デコード（Ｄステージ）、実行（Ｅステー
ジ）、書き込み（Ｗステージ）の 4段のパイプラインか
ら構成されている。８はレジスタであり、レジスタ４か
らの信号が格納される。９はレジスタであり、加算器７
で計算された結果が格納される。１０、１１、１２、１
３はレジスタであり、制御信号に従ってレジスタ８、９
の値が格納される。１４は制御回路であり、パイプライ
ンのキャンセルが起こった場合、キャンセルされた命令
の演算結果をレジスタ１０、１１、１２、１３に順番に
格納するための制御信号を生成する。 【００１６】この計算機では、加算器７にて以下の命令
が実行される。 【００１７】命令１…ＡＤＤ（Ｒ０，Ｒ１，Ｒ８）；命
令２…ＡＤＤ（Ｒ１，Ｒ２，Ｒ９）；命令３…ＡＤＤ
（Ｒ２，Ｒ３，Ｒ１０）；命令４…ＡＤＤ（Ｒ３，Ｒ
４，Ｒ１１）；命令５…ＡＤＤ（Ｒ４，Ｒ５，Ｒ１
２）；命令６…ＡＤＤ（Ｒ５，Ｒ６，Ｒ１３）；命令７
…ＡＤＤ（Ｒ６，Ｒ７，Ｒ１４）；命令８…ＡＤＤ（Ｒ
７，Ｒ０，Ｒ１５）；命令９…ＳＴ（Ｒ８，１００
０）；命令１０…ＳＴ（Ｒ９，１０１０）；・・・。 【００１８】ここで、ＡＤＤは加算命令であり、例えば
ＡＤＤ（Ｒ０，Ｒ１，Ｒ２）であれば、レジスタＲ０の
値とレジスタＲ１の値を加算してレジスタＲ２に格納す
ることを示す。ＳＴはストア命令であり、例えばＳＴ
（Ｒ０，１０００）であれば、レジスタＲ０の値をメモ
リの1000番地に書き込むことを示す。 【００１９】レジスタファイル３の初期状態は、以下の
通りである。 【００２０】レジスタＲ０：０×０、レジスタＲ１：０
×１、レジスタＲ２：０×２、レジスタＲ３：０×３、
レジスタＲ４：０×４、レジスタＲ５：０×５、レジス
タＲ６：０×６、レジスタＲ７：０×７、レジスタＲ
８：０×８、レジスタＲ９：０×９、レジスタＲ１０：
０×Ａ、レジスタＲ１１：０×Ｂ、レジスタＲ１２：０
×Ｃ、レジスタＲ１３：０×Ｄ、レジスタＲ１４：０×
Ｅ、レジスタＲ１５：０×Ｆ。 【００２１】この計算機では、割り込み処理は命令ａか
ら命令ｆまで実行され、その後、通常の処理に復帰する
ものとする。 【００２２】次に、図２〜図３を参照しこの計算機の動
作を説明する。 【００２３】この計算機の場合、図２に示すように、割
り込みが発生しないときは、制御回路１４によって、Ｆ
ステージ→Ｄステージ→Ｅステージ→Ｗステージの順に
命令1〜命令 9などが順次実行される。 【００２４】一方、上記命令処理中、ある命令を処理し
た時点で割り込みが発生したときは、以下に示すような
命令処理になる。 【００２５】すなわち、図３に示すように、命令 3のＷ
ステージで制御回路１４が、外部からの割り込み信号
（０真値）を受け取ると、命令 3〜命令 6の各ステージ
の処理はキャンセルされる。 【００２６】しかし、Ｅステージまでの命令処理は割り
込みが入らない場合と同様に行われる。 【００２７】この際、Ｗステージでレジスタファイル３
に結果を書き込む代わりに、命令 3の結果はレジスタ１
０に、命令 4の結果はレジスタ１１に、命令 5の結果は
レジスタ１２に、命令 6の結果はレジスタ１３にそれぞ
れ格納される。 【００２８】つまり命令 6のＷステージが完了した時点
では、レジスタ１０に演算結果として０×５と、レジス
タファイル番号として“１０”、レジスタ１１に演算結
果として０×７と、レジスタファイル番号として“１
１”、レジスタ１２に演算結果として０×９と、レジス
タファイル番号として“１２”、レジスタ１３に演算結
果として０×Ｂと、レジスタファイル番号として“１
３”が書き込まれている。これにより、演算途中の処理
結果と書き込みレジスタファイル番号とがレジスタ１
０、１１、１２、１３などの記憶手段に書き込まれたこ
とになる。 【００２９】そして、命令ａ〜命令ｆなどの割り込み処
理が実行され終了し復帰した時点で、命令 3から命令を
実行する指示の場合、命令 3を実行する代わりに命令 Z
を実行する。 【００３０】この命令 Zは、キャンセルされた命令（実
施例では命令 3、 4、 5、 6）の実行結果をレジスタ１
０、１１、１２、１３からそれぞれ取り出し、レジスタ
ファイル３に書き込む命令である。 【００３１】またこの命令 Zが実行された後、次の命令
は命令 7から実行するように、図示しないロケーション
カウンタが設定される。なお処理が分岐しないケース、
例えば異常などがなく元のルーチンに戻る場合、現在の
命令のアドレスに 1を足した値を次の命令のアドレスと
するところを、命令 Zを実行した場合は、現在のアドレ
スに 4を足した値を次の命令のアドレスとする。つまり
命令 3の後は、命令 Zを実行し、その後、命令 3に 4を
足した命令 7を実行する。この 4という数字は、パイプ
ラインの段数や命令の実行形態によって変わるものであ
る。 【００３２】したがって、図３に示すように、命令 Zの
次に命令 7が実行されるようになる。 このように本実
施例の計算機によれば、ある命令をパイプラインに投入
し順次実行中、割り込み処理が発生すると、実行中の命
令の途中処理結果がレジスタ１０、１１、１２、１３な
どの記憶手段に記憶され、割り込み処理実行後に、レジ
スタ１０、１１、１２、１３などから途中処理結果が読
み出されてその以降のレジスタ位置から命令が実行され
るので、割り込み処理が発生しても、それまでの処理が
無駄にならず復帰効率がよくなる。 【００３３】この結果、処理が高速化し、処理効率を向
上することができる。 【００３４】なお、本発明は上記実施例のみに限定され
るものではない。 【００３５】例えばある命令をパイプラインに投入し実
行中、割り込み処理が発生すると、実行中の命令のキャ
ンセルされる各パイプラインレジスタの値、つまりレジ
スタ１、４、５、６、８、９、１０、１１、１２、１３
などの値をメモリなどの記憶手段に記憶し、割り込み命
令実行後に、そのメモリから各レジスタ１、４、５、
６、８、９、１０、１１、１２、１３の値を読み出しそ
のレジスタ位置から命令を実行してもよい。 【００３６】この場合、パイプラインレジスタ全ての値
を記憶する必要があるものの、上記実施例同様に、割り
込み処理発生時までの処理が無駄にならず、処理が高速
化し、処理効率を向上することができる。 【００３７】 【発明の効果】以上説明したように本発明によれば、命
令をパイプラインに投入し実行中、割り込み処理が発生
すると、キャンセルされるパイプラインレジスタの値や
命令の途中処理結果が記憶手段に記憶され、割り込み処
理終了後に、パイプラインレジスタの値や命令の途中処
理結果が記憶手段から読み出されてそのレジスタ位置か
ら命令が実行されるので、割り込み処理が発生しても、
復帰時にそれまでの処理が無駄にならず復帰効率がよく
なる。 【００３８】この結果、処理を高速に実行することがで
きる。
理によって実行する計算機に関する。 【０００２】 【従来の技術】従来から、パイプラインで命令を実行す
る計算機は、割り込み処理が発生したときに復帰に時間
がかかるため改善が望まれている。 【０００３】従来の計算機では、内部の加算器（演算
器）において命令実行が実行されるが、命令実行中に割
り込みが発生したときには、以下に示すように命令が処
理される。 すなわち、図４に示すように、Ｆステー
ジ、Ｄステージ、ＥステージおよびＷステージなどから
なるパイプラインに複数の命令、例えば命令 1、 2、
3、4、 5、 6などが順次投入され実行中、外部からの割
り込み信号により、割り込みが発生すると、割り込み発
生時にパイプラインに投入されていた命令 3、 4、5、
6は全てキャンセルされ、このときの処理結果や処理途
中の情報も失われる。つまり実行中の命令と処理結果が
全て無効になる。 【０００４】したがって、割り込み処理終了後にキャン
セルされた前の命令を再実行させるためには、復帰後、
無効になった命令を初めから、つまり命令 3からパイプ
ラインに投入し直す必要がある。 【０００５】 【発明が解決しようとする課題】しかしながら、これで
は、それまで実行していた命令の処理時間が無駄になる
ばかりか命令を再投入するためのロスが発生し処理が遅
くなるという問題があった。 【０００６】本発明はこのような課題を解決するために
なされたもので、割り込み処理が発生しても、復帰時に
それまでの処理が無駄にならず処理を高速に実行するこ
とのできる計算機を提供することを目的としている。 【０００７】 【課題を解決するための手段】上記した目的を達成する
ために、請求項１記載の計算機は、複数ステージからな
るパイプラインに命令を順次投入し実行する計算機にお
いて、前記パイプラインで処理された結果を格納するた
めのレジスタファイルと、記憶手段と、前記命令が前記
パイプラインの各ステージにより順次実行中に割り込み
処理が発生した場合、その時点で、パイプライン処理中
の命令の処理を書き込みステージまで実行し、書き込み
ステージで、前記各命令の処理結果を前記記憶手段に記
憶する手段と、前記割り込み処理が実行され終了し復帰
した時点で、前記記憶手段に記憶されている処理結果を
前記レジスタファイルに書き込む手段とを具備してい
る。 【０００８】 【０００９】 【作用】本発明では、命令をパイプラインに投入し実行
中に、割り込み処理が発生すると、パイプライン処理中
にキャンセルした命令の処理を書き込みステージまで実
行する。そして、書き込みステージでは、各命令の処理
結果を記憶手段に記憶する。そして、割り込み処理が実
行され終了し復帰した時点で、記憶手段に記憶されてい
る処理結果を取り出してレジスタファイルに書き込む。 【００１０】 【００１１】したがって、割り込み処理が発生しても、
復帰に時間がかからず、それまでの処理も無駄にならな
くなる。 【００１２】この結果、処理が高速化し、処理効率を向
上することができる。 【００１３】 【実施例】以下、本発明の実施例を図面を参照して詳細
に説明する。 【００１４】図１は本発明に係る一実施例の計算機の構
成を示す図である。 【００１５】同図において、１はレジスタであり、命令
を格納する。２はデコーダ（論理回路）であり、レジス
タ１に格納された命令を解読して、レジスタファイル３
からデータを読み出すためのレジスタを指定する信号
と、計算結果を書き込むレジスタを指定する信号を生成
する。３はレジスタファイルであり、内部にレジスタＲ
０〜レジスタＲ１５の16個のレジスタを有しており、計
算に必要なデータ、計算結果が格納される。４はレジス
タであり、デコーダ２で生成された計算結果が格納され
るレジスタを指定する信号や、レジスタファイル３への
格納許可信号が格納される。５はレジスタであり、レジ
スタファイル３から読み出されたデータが格納される。
６はレジスタであり、レジスタファイル３から読み出さ
れたデータが格納される。７は加算器（ＡＬＵ）であ
り、レジスタ５とレジスタ６のレジスタ値を加算してレ
ジスタ９に格納する。この加算器７は命令フェッチ（Ｆ
ステージ）、デコード（Ｄステージ）、実行（Ｅステー
ジ）、書き込み（Ｗステージ）の 4段のパイプラインか
ら構成されている。８はレジスタであり、レジスタ４か
らの信号が格納される。９はレジスタであり、加算器７
で計算された結果が格納される。１０、１１、１２、１
３はレジスタであり、制御信号に従ってレジスタ８、９
の値が格納される。１４は制御回路であり、パイプライ
ンのキャンセルが起こった場合、キャンセルされた命令
の演算結果をレジスタ１０、１１、１２、１３に順番に
格納するための制御信号を生成する。 【００１６】この計算機では、加算器７にて以下の命令
が実行される。 【００１７】命令１…ＡＤＤ（Ｒ０，Ｒ１，Ｒ８）；命
令２…ＡＤＤ（Ｒ１，Ｒ２，Ｒ９）；命令３…ＡＤＤ
（Ｒ２，Ｒ３，Ｒ１０）；命令４…ＡＤＤ（Ｒ３，Ｒ
４，Ｒ１１）；命令５…ＡＤＤ（Ｒ４，Ｒ５，Ｒ１
２）；命令６…ＡＤＤ（Ｒ５，Ｒ６，Ｒ１３）；命令７
…ＡＤＤ（Ｒ６，Ｒ７，Ｒ１４）；命令８…ＡＤＤ（Ｒ
７，Ｒ０，Ｒ１５）；命令９…ＳＴ（Ｒ８，１００
０）；命令１０…ＳＴ（Ｒ９，１０１０）；・・・。 【００１８】ここで、ＡＤＤは加算命令であり、例えば
ＡＤＤ（Ｒ０，Ｒ１，Ｒ２）であれば、レジスタＲ０の
値とレジスタＲ１の値を加算してレジスタＲ２に格納す
ることを示す。ＳＴはストア命令であり、例えばＳＴ
（Ｒ０，１０００）であれば、レジスタＲ０の値をメモ
リの1000番地に書き込むことを示す。 【００１９】レジスタファイル３の初期状態は、以下の
通りである。 【００２０】レジスタＲ０：０×０、レジスタＲ１：０
×１、レジスタＲ２：０×２、レジスタＲ３：０×３、
レジスタＲ４：０×４、レジスタＲ５：０×５、レジス
タＲ６：０×６、レジスタＲ７：０×７、レジスタＲ
８：０×８、レジスタＲ９：０×９、レジスタＲ１０：
０×Ａ、レジスタＲ１１：０×Ｂ、レジスタＲ１２：０
×Ｃ、レジスタＲ１３：０×Ｄ、レジスタＲ１４：０×
Ｅ、レジスタＲ１５：０×Ｆ。 【００２１】この計算機では、割り込み処理は命令ａか
ら命令ｆまで実行され、その後、通常の処理に復帰する
ものとする。 【００２２】次に、図２〜図３を参照しこの計算機の動
作を説明する。 【００２３】この計算機の場合、図２に示すように、割
り込みが発生しないときは、制御回路１４によって、Ｆ
ステージ→Ｄステージ→Ｅステージ→Ｗステージの順に
命令1〜命令 9などが順次実行される。 【００２４】一方、上記命令処理中、ある命令を処理し
た時点で割り込みが発生したときは、以下に示すような
命令処理になる。 【００２５】すなわち、図３に示すように、命令 3のＷ
ステージで制御回路１４が、外部からの割り込み信号
（０真値）を受け取ると、命令 3〜命令 6の各ステージ
の処理はキャンセルされる。 【００２６】しかし、Ｅステージまでの命令処理は割り
込みが入らない場合と同様に行われる。 【００２７】この際、Ｗステージでレジスタファイル３
に結果を書き込む代わりに、命令 3の結果はレジスタ１
０に、命令 4の結果はレジスタ１１に、命令 5の結果は
レジスタ１２に、命令 6の結果はレジスタ１３にそれぞ
れ格納される。 【００２８】つまり命令 6のＷステージが完了した時点
では、レジスタ１０に演算結果として０×５と、レジス
タファイル番号として“１０”、レジスタ１１に演算結
果として０×７と、レジスタファイル番号として“１
１”、レジスタ１２に演算結果として０×９と、レジス
タファイル番号として“１２”、レジスタ１３に演算結
果として０×Ｂと、レジスタファイル番号として“１
３”が書き込まれている。これにより、演算途中の処理
結果と書き込みレジスタファイル番号とがレジスタ１
０、１１、１２、１３などの記憶手段に書き込まれたこ
とになる。 【００２９】そして、命令ａ〜命令ｆなどの割り込み処
理が実行され終了し復帰した時点で、命令 3から命令を
実行する指示の場合、命令 3を実行する代わりに命令 Z
を実行する。 【００３０】この命令 Zは、キャンセルされた命令（実
施例では命令 3、 4、 5、 6）の実行結果をレジスタ１
０、１１、１２、１３からそれぞれ取り出し、レジスタ
ファイル３に書き込む命令である。 【００３１】またこの命令 Zが実行された後、次の命令
は命令 7から実行するように、図示しないロケーション
カウンタが設定される。なお処理が分岐しないケース、
例えば異常などがなく元のルーチンに戻る場合、現在の
命令のアドレスに 1を足した値を次の命令のアドレスと
するところを、命令 Zを実行した場合は、現在のアドレ
スに 4を足した値を次の命令のアドレスとする。つまり
命令 3の後は、命令 Zを実行し、その後、命令 3に 4を
足した命令 7を実行する。この 4という数字は、パイプ
ラインの段数や命令の実行形態によって変わるものであ
る。 【００３２】したがって、図３に示すように、命令 Zの
次に命令 7が実行されるようになる。 このように本実
施例の計算機によれば、ある命令をパイプラインに投入
し順次実行中、割り込み処理が発生すると、実行中の命
令の途中処理結果がレジスタ１０、１１、１２、１３な
どの記憶手段に記憶され、割り込み処理実行後に、レジ
スタ１０、１１、１２、１３などから途中処理結果が読
み出されてその以降のレジスタ位置から命令が実行され
るので、割り込み処理が発生しても、それまでの処理が
無駄にならず復帰効率がよくなる。 【００３３】この結果、処理が高速化し、処理効率を向
上することができる。 【００３４】なお、本発明は上記実施例のみに限定され
るものではない。 【００３５】例えばある命令をパイプラインに投入し実
行中、割り込み処理が発生すると、実行中の命令のキャ
ンセルされる各パイプラインレジスタの値、つまりレジ
スタ１、４、５、６、８、９、１０、１１、１２、１３
などの値をメモリなどの記憶手段に記憶し、割り込み命
令実行後に、そのメモリから各レジスタ１、４、５、
６、８、９、１０、１１、１２、１３の値を読み出しそ
のレジスタ位置から命令を実行してもよい。 【００３６】この場合、パイプラインレジスタ全ての値
を記憶する必要があるものの、上記実施例同様に、割り
込み処理発生時までの処理が無駄にならず、処理が高速
化し、処理効率を向上することができる。 【００３７】 【発明の効果】以上説明したように本発明によれば、命
令をパイプラインに投入し実行中、割り込み処理が発生
すると、キャンセルされるパイプラインレジスタの値や
命令の途中処理結果が記憶手段に記憶され、割り込み処
理終了後に、パイプラインレジスタの値や命令の途中処
理結果が記憶手段から読み出されてそのレジスタ位置か
ら命令が実行されるので、割り込み処理が発生しても、
復帰時にそれまでの処理が無駄にならず復帰効率がよく
なる。 【００３８】この結果、処理を高速に実行することがで
きる。
【図面の簡単な説明】
【図１】本発明に係る一実施例の計算機の構成を示す図
である。 【図２】この計算機において割り込みが発生しないとき
の命令処理を示す図である。 【図３】この計算機において命令 3で割り込みが発生し
たときの命令処理を示す図である。 【図４】従来の計算機において割り込みが発生したとき
の命令処理を示す図である。 【符号の説明】 １、４、５、６、８、９、１０、１１、１２、１３…レ
ジスタ、２…デコーダ（論理回路）、３…レジスタファ
イル、７…加算器（ＡＬＵ）、１４…制御回路。
である。 【図２】この計算機において割り込みが発生しないとき
の命令処理を示す図である。 【図３】この計算機において命令 3で割り込みが発生し
たときの命令処理を示す図である。 【図４】従来の計算機において割り込みが発生したとき
の命令処理を示す図である。 【符号の説明】 １、４、５、６、８、９、１０、１１、１２、１３…レ
ジスタ、２…デコーダ（論理回路）、３…レジスタファ
イル、７…加算器（ＡＬＵ）、１４…制御回路。
Claims (1)
- (57)【特許請求の範囲】 【請求項１】 複数ステージからなるパイプラインに命
令を順次投入し実行する計算機において、 前記パイプラインで処理された結果を格納するためのレ
ジスタファイルと、 記憶手段と、 前記命令が前記パイプラインの各ステージにより順次実
行中に割り込み処理が発生した場合、その時点で、パイ
プライン処理中の命令の処理を書き込みステージまで実
行し、書き込みステージで、前記各命令の処理結果を前
記記憶手段に記憶する手段と、 前記割り込み処理が実行され終了し復帰した時点で、前
記記憶手段に記憶されている処理結果を前記レジスタフ
ァイルに書き込む 手段とを具備したことを特徴とする計
算機。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP16635195A JP3490191B2 (ja) | 1995-06-30 | 1995-06-30 | 計算機 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP16635195A JP3490191B2 (ja) | 1995-06-30 | 1995-06-30 | 計算機 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0916399A JPH0916399A (ja) | 1997-01-17 |
| JP3490191B2 true JP3490191B2 (ja) | 2004-01-26 |
Family
ID=15829775
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP16635195A Expired - Fee Related JP3490191B2 (ja) | 1995-06-30 | 1995-06-30 | 計算機 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3490191B2 (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6851044B1 (en) | 2000-02-16 | 2005-02-01 | Koninklijke Philips Electronics N.V. | System and method for eliminating write backs with buffer for exception processing |
| US6862677B1 (en) | 2000-02-16 | 2005-03-01 | Koninklijke Philips Electronics N.V. | System and method for eliminating write back to register using dead field indicator |
-
1995
- 1995-06-30 JP JP16635195A patent/JP3490191B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0916399A (ja) | 1997-01-17 |
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Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20031021 |
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