JPS6149695B2

JPS6149695B2 -

Info

Publication number: JPS6149695B2
Application number: JP7971579A
Authority: JP
Inventors: Norimasa Furukatsu
Original assignee: Nippon Electric Co Ltd
Current assignee: NEC Corp
Priority date: 1979-06-26
Filing date: 1979-06-26
Publication date: 1986-10-30
Also published as: JPS564844A

Description

【発明の詳細な説明】本発明は、情報処理装置、特に先行制御方式を
採用している情報処理装置に関するものである。

情報処理システムでは、入出力装置による入出
力動作と、情報処理装置による命令実行動作を並
行して処理し、入出力動作の終了時に入出力装置
から情報処理装置へ外部割込としてそれを知らせ
る方式が採られている。情報処理装置は、命令と
命令の切れ目で外部割込信号を受付け、割込要求
信号を送つてきた装置および割込の種類に対応し
てあらかじめ決められている主記憶上の情報を読
出し、それらの情報にしたがつて割込処理を行な
う。この場合高度の先行制御処理あるいはパイプ
ライン処理を行う情報処理装置では、割込み受付
けを実行ユニツトにて命令実行の切れ目のタイミ
ングで検出し、先行制御ユニツトで命令読出し、
アドレス計算、オペランドフエツチ等の処理段階
にある命令をすべてキヤンセルしてから割込処理
を行なつている。すなわち、実行ユニツトで割込
みを検出すると、途中まで命令の実行の準備がな
されている後続命令の処理動作はキヤンセルされ
るため、無駄が発生している。

したがつて本発明の目的は、先行制御ユニツト
を含む情報処理装置において、先行処理中の命令
を取消すことなく割込処理の可能な情報処理装置
を提供することにある。

本発明によれば、複数個の装置から外部割込要
求信号を入力し、主記憶装置と相俟つて先行制御
方式により情報の処理を行う装置であつて、前記
入力した複数の外部割込要求信号から選択した優
先順位が最高位の外部割込要求信号に対応するコ
ード、割込処理において必要とされる前記主記憶
装置上の情報の位置を示す番地を含む擬似命令、
およびこの擬似命令が生成されていることを示す
生成表示信号を発生する外部割込処理ユニツト
と、命令をデコードすべく次の命令を命令レジス
タに取込むとき、前記生成表示信号がセツト状態
にあるとき前記擬似命令を受取り、前記生成表示
信号がセツト状態にないとき前記次の命令を受取
る命令先取手段、および前記擬似命令がデコード
されたとき、この擬似命令中のアドレス情報で示
される前記主記憶装置からの情報を読出すオペラ
ンド先取手段から成る先行制御ユニツトと、この
先行制御ユニツトから与えられる前記擬似命令お
よび前記主記憶装置から読出された前記情報を入
力として割込処理を行う実行ユニツトとを備えた
情報処理装置が得られる。

次に図面を参照して詳細に説明する。

第１図は情報処理装置の割込処理において用い
られるプログラム状態語（以下PSWという）を
示した図であり、通常プログラムが情報処理装置
で実行されるときの、割込マスク情報、命令実行
に伴なうコンデイシヨンコード情報、次に実行す
べき命令の主記憶上の位置を示めす命令カウンタ
値等の情報が含まれている。そしてこれを情報処
理装置で実現しているハードウエアをPSWレジ
スタと呼んでいる。

第２図は割込処理のよく知られている１つの方
法における主記憶上の各領域の配置を第１図の
PSWレジスタとの関係で示した図である。この
第２図において。割込みの種類や割込み要求装置
によつて前もつて決められている主記憶上の領域
（以下、旧PSW領域と称す）に、割込まれたプロ
グラムのPSWレジスタの内容を退避し（の動
作）、該割込みを処理するプログラムのPSWとし
て、やはり前もつて決められている主記憶上の領
域（以下、新PSW領域と称す）から読出して
PSWレジスタに設定し（の動作）、新しいPSW
に従つて命令の実行を再開する。

第３図は先に説明した従来の割込み処理例のタ
イムチヤートをあらわしたもので、T₅の時刻で
割込み要求が発生し受付けられると、実行の為に
先取り中の命令Ｂ，Ｃ，Ｄ，Ｅはすべてキヤンセ
ルされ、割込処理プログラム用の新PSWが時刻
T₉に実行ユニツトに送られることが分る。この
ようにそれまでに準備されていたいくつかの命令
がキヤンセルされ、このため損失が生じていた。

第４図は本発明の情報処理装置で使用される命
令の型式図の一例を示したものである。この場合
における装置の命令は、下位16ビツトがゼロであ
るレジスタ−レジスタ型の命令（以下RR型命令
という）と、レジスタ−メモリ型の命令（以下
RM型命令という）の２種類であり、両者の区別
は命令コードによつて行われ、いずれも32ビツト
から成つている。図の(1)と(2)がRR型およびRM
型の命令をそれぞれあらわしている。図の(3)は本
発明の特徴ともいうべきRM型の擬似命令をあら
わしており、これも32ビツトから成つている。

第５図は第４図の形式の命令を用いた本発明の
一実施例の構成を示した図である。以下第４図お
よび第５図を併用して説明するが、その前に第５
図の構成を大まかに区分けした各部の名称を記す
と、１は外部割込処理ユニツト、２は命令先取手
段、３はオペランド先取手段、２と３を合せた４
は先取制御ユニツト、５は実行ユニツト、６は図
示してない主記憶装置の一部とみなされるキヤツ
シユをそれぞれあらわしている。このほか外部割
込要求信号を発生する図示してない複数個の装置
がある。

はじめに第５図の実行ユニツト５が持つている
演算レジスタ１１を演算回路１２により第４図に
示す命令との関係で処理する有様を、回路の構成
からはなれて機能的に説明しておく。実行ユニツ
ト５は、各語が32ビツトからなる16語の演算レジ
スタを持つており、第４図(1)のRR型命令では命
令R₁で指定する演算レジスタの内容とR₂で指定
する演算レジスタの内容をオペランドとして演算
を行ない、結果をR₁で指定する演算レジスタに
格納する。一方第４図(2)のRM型命令は、R₂で指
定する演算レジスタの内容と命令のD₂部を加え
た値が主記憶上のオペランドのアドレスとして扱
われる。このとき、R₂がゼロなら、D₂部そのも
のが主記憶上のオペランドアドレスとして扱われ
る。すなわち、RM型の大部分の命令では、R₁で
指定する演算レジスタの内容と、R₂部、D₂部で
作成されるアドレスによつて指定される主記憶上
のオペランドと演算し、結果をR₁で指定する演
算レジスタに格納する。演算レジスタの内容を図
示してない主記憶装置に格納する命令はやはり
RM型で、R₁で指定する演算レジスタの内容を、
R₂で指定する演算レジスタの内容にD₂部を加え
た値をアドレスとする主記憶装置に格納する。

次に第５図を中心に装置の構成の詳細と動作に
ついて説明する。外部割込処理ユニツト１は、複
数の外部割込要求信号と、信号線ａによつて実行
ユニツト４から送られてくる割込マスクを入力と
している。外部割込要求信号は対応する割込マス
クビツトがセツト状態にあるときのみ有効と見做
される。有効と見做された外部割込要求信号の
内、優先順位の最高のものが選択され、その選択
された割込要求信号に対応する新PSWを格納し
ている主記憶装置内の番地を発生し、かつその割
込みが中央処理装置間の通信用割込み、入出力終
了割込み、他装置の異常発生の割込み、ある種の
計時装置の割込み等の種類に対応する割込みコー
ドを作り、さらに命令コードとしては外部割込み
を表わすコードを発生する。

すなわち、有効な外部割込みがあるとき、外部
割込処理ユニツト１は、割込みの種類に対応し割
込みコードを作り、命令のR₁部に挿入し、割込
みの原因となつた外部装置のユニツト番号に対応
するD₂を作り出し、かつR₂をゼロにし、更に命
令コード部を全部“１”にしたRM型の擬似命令
を生成する。これが第４図(3)に示した命令であ
る。この生成された擬似命令は信号線ｂを介して
命令選択回路１１に接続される。同時に、擬似命
令が生成されたことの表示が信号線ｃを介して命
令選択回路１１に送られる。

キヤツシユ６は主記憶装置の一部の情報をブロ
ツク単位に読出し、使用頻度の高いものを保持
し、高速に読出し、書込み動作を行なう緩衝記憶
装置である。主記憶装置をアクセスするのと同じ
く、メモリアクセスレジスタ１２の内容がアドレ
スとなるよう信号線ｄで接続される。

命令バツフア１３はキヤツシユ６から信号線ｅ
を介し８語並列に読出された命令を保持する。命
令バツフア１３の出力は１命令づつ選択され信号
線ｆを介して命令選択回路１１に供給される。

命令選択回路１１は命令バツフア１３の出力線
ｆと外部割込処理ユニツト１の出力線ｂを命令情
報の入力とし、信号線ｃが擬似命令の生成を表わ
す生成表示信号をあらわしているとき、その出力
線ｇに信号線ｂの内容を選択し、その生成表示信
号があらわれていないとき、信号線ｆを選択す
る。選択された命令は１つづつ命令レジスタ１４
に送られ、更に信号線ｈを介し命令デコーダ１５
に供給される。

命令デコーダ１５では命令レジスタ１４に保持
されている命令をデコードする。すなわちその命
令がRR型かRM型かを解読し、もしRM型なら次
のアドレスレジスタ１６に対し、信号線ｉにより
アドレス計算を行なわせるように指示する。また
RM型である場合に通常の命令であるか外部割込
処理ユニツト１で発生された擬似命令であるかを
判定する。もし擬似命令であればすなわち第４図
(3)で図示したように命令コード部が全部１であれ
ば、通常のRM型命令の動作以外に命令レジスタ
１４を空にし、再開指令が出されるまで新しい命
令を命令レジスタ１４に受けとることがないよう
「待ち状態」に入る。

アドレスレジスタ１６は、新しい命令を受け入
れる事が可能になつたとき、命令デコーダ１５か
ら信号線ｉを介して供給される命令を受けとる。
このとき、命令デコーダ１５からアドレス計算が
指示されていると、演算レジスタ９のうち受けと
つた命令のR₂部に相当する演算レジスタを選択
する為に、信号線ｊを介しアクセスする。演算レ
ジスタ２で読出された演算レジスタは信号線ｋを
経てアドレス計算回路１７に入力される。

一方アドレスレジスタ１６のD₂部の情報は信
号線ｌを介しアドレス計算回路１７へ供給され
る。アドレス計算回路１７はアドレスレジスタ１
６の命令のR₂部がゼロでないときは入力信号線
ｌと信号線ｋを加算して信号線ｍに出力し、R₂
部がゼロのときは信号線ｌの内容をそのまま信号
線ｍに出力する。

ここでアドレスレジスタ１６に戻つて、このレ
ジスタの命令コード部、R₁部およびR₂部は、命
令実行待ちレジスタ１８が新しい命令を受けとる
状態になると、信号線ｍを介して命令実行待ちレ
ジスタ１８に送られる。同時に、アドレスレジス
タ１６に保持されていた命令がRM型であれば、
信号線ｍの内容がメモリアクセスレジスタ１２に
送られる。そしてもし命令実行待ちレジスタ１８
に送られた命令が格納命令以外のRM型であれ
ば、メモリアクセスレジスタ１２でキヤツシユ６
に読出し要求を出す。又もし命令実行待ちレジス
タ１８に送られてきた命令がRM型の格納命令で
あるか或いは外部割込処理の擬似命令の場合、こ
れらの命令が実行ユニツト５に送出されてからも
メモリアクセスレジスタ１２の内容を使用するの
で、これらの命令の実行終了あるいはメモリアク
セスレジスタ１２の内容を使い終るまで、命令実
行待ちレジスタ１８およびメモリアクセスレジス
タ１２がアドレスレジスタ１６およびアドレス計
算回路１７から次の命令を受けとるのを延期させ
る。

ところでメモリアクセスレジスタ１２は、語ア
ドレス情報を加算器１９により１番地だけ増加さ
せ自身に戻す機能を有している。外部割込処理用
の擬似命令を命令実行待ちレジスタ１８から実行
命令レジスタ２１に信号線ｏを経て転送し、かつ
メモリアクセスレジスタ１２によつてキヤツシユ
６を読出し、それを信号線ｐを経てオペランドレ
ジスタ２２に移すと同時にメモリアクセスレジス
タ１２の内容は１番地だけ増加する。すなわち外
部割込処理用の擬似命令の場合、アドレス計算回
路１７で作成された主記憶上のアドレスは、第２
図で示しているように、割込処理するプログラム
の為の新PSWの領域を示しており、そのアドレ
スより１番地増加したアドレスには、その割込み
によつて中断される現在実行中のプログラムの
PSWレジスタの内容を退避する旧PSWの領域が
定義されている。

命令実行待ちレジスタ１８に設定された命令が
RR型およびRM型の格納命令の場合は、実行命
令レジスタ２１が次の命令を受付け可能になつた
ら、すなわち実行ユニツト５が次の命令を受付け
可能になつたら、信号線ｏを介して実行命令レジ
スタ２１に命令を受けとり、その命令の実行を開
始する。命令実行待ちレジスタ１８に設定された
命令が格納命令以外のRM型命令の場合は、実行
命令レジスタ２１が次の命令を受付け可能にな
り、かつキヤツシユ６の出力線ｐに主記憶上のオ
ペランドが読出されると、実行命令レジスタ２１
およびオペランドレジスタ２２に転送が行なわ
れ、その命令の実行を開始する。

上記における２つの場合のうち、前者の命令実
行待ちレジスタ１８に設定された命令がRR型の
場合について説明すると、実行命令レジスタ２１
のR₁部を信号線ｑを介して演算レジスタ９に送
り、16語の内から１語のデータをアクセスしその
内容を信号線ｒに読出し、第１選択回路２３に送
出する。実行命令レジスタ２１のR₂部を信号線
ｓを介して演算レジスタ９に送り、16語の内から
１語のデータをアクセスし、その内容を信号線ｔ
に読出し、第２選択回路２４に送出する。

第１および第２の選択回路２３と２４は、実行
命令レジスタ２１の命令コード部をデコードし
て、前者の第１選択回路２３では信号線ｒを選択
し、後者の第２選択回路２４では信号線ｔを選択
し、信号線ｕとｖにそれぞれ出力する。演算回路
１０は種々の演算機能を有し、通常実行命令レジ
スタ２１の命令コード部の内容によつて２つの入
力をオペランドとして演算し、信号線ｗに出力す
る。得られた演算結果は前記R₁部で指定される
演算レジスタ９に格納される。図示されていない
が、演算回路１２の出力は結果がゼロ、正、負等
によつてPSWレジスタ２５のコンデイシヨンコ
ード部に状態を設定する。PSWレジスタ２５の
命令カウンタ部は加算器２６により命令の実行毎
に１だけ増加される。

次に後者の命令実行待ちレジスタ２０に設定さ
れた命令がRMの場合について説明すると、格納
命令および擬似命令のときはあとに述べるように
RR型の場合と異つているが、その他の場合は第
２選択回路２４がオペランドレジスタ２２の出力
すなわち信号線ｘとその出力線として選択すると
いう点以外は前述のRR型の場合と同じである。

命令が格納命令の場合は、R₁部で選択される
演算レジスタ９の内の１語が信号線ｒに出力さ
れ、第１選択回路２３を経て演算回路１０に供給
される。演算回路１０は第２選択回路２４からの
信号線ｖの状態に関係なく信号線ｕと同じ情報を
出力の信号線ｗに供給する。この情報はキヤツシ
ユ６に接続され、キヤツシユおよび主記憶装置に
対する書込みデータとなる。このとき、格納命令
のアドレスはメモリアドレスレジスタ１２に保持
されており、実行ユニツト５は同じタイミングで
書込み指令をキヤツシユ６および主記憶装置に出
し、命令の実行を終了する。

命令が外部割込処理用の擬似命令の場合は、割
込みの種類を表わす実行命令レジスタ２１のR₁
部の情報を、信号線ｑを介してPSWレジスタ２
５の割込コード部に転送する。それから、PSW
レジスタ２５の内容を信号線ｙを通して第１選択
器２３に供給する。この情報は主記憶上の該割込
に対応する旧PSW領域に格納命令と同様の動作
で書込まれる。

そのあと、オペランドレジスタ２２に読出され
ている新PSW情報を信号線ｘ、第２選択回路２
４、信号線ｖ、演算回路１０、信号線ｗを経て、
PSWレジスタ２５に設定する。このPSWレジス
タの割込みマスクビツトは、信号線ａを介して外
部割込処理ユニツト１に供給される。また、新し
く設定されたPSWレジスタ２５の命令カウンタ
部の情報を信号線ｚを介してメモリアクセスレジ
スタ１２に転送し、割込処理プログラムの先頭の
８語を読出し、信号線ｅを介して命令バツフア１
３に転送する。

以上の処理が終了すると、実行ユニツト１は、
命令レジスタ１４の「待ち状態」を解除し、先行
制御動作を再開させ、自身の動作は終了する。

なお以上の説明における各回路の機能から分る
ように、命令選択回路、命令バツフア１３、命令
レジスタ１４および命令デコーダは合せて命令先
取り手段を形成し、メモリアクセスレジスタ１
２、アドレスレジスタ１６、アドレス計算回路１
７、命令実行待ちレジスタおよび加算器１９は合
せオペランド先取手段を形成しており、而して両
先取手段をまとめて先取制御手段ということがで
きる。

第６図は第５図の実施例における割込処理の一
例をあらわしたタイムチヤートである。この図で
示めすように、本実施例では、割込要求が時刻
T₅で発生しても、先取り途中の命令Ｂ，Ｃ，Ｄ
はキヤンセルされることなくそのまま実行され、
新PSWは命令Ｂ，Ｃ，Ｄが１クロツクで実行さ
れるとき、時刻T₉で実行ユニツトに送られる。

本発明は、以上説明したように、外部割込処理
ユニツトで擬似命令を発生させ、先取り用の命令
レジスタにそれを供給するように構成することに
よつて、外部割込みが発生しても先取り途中の命
令がキヤンセルされることなく実行させることに
よつて、効率のよい割込み処理を提供することが
出来る。

【図面の簡単な説明】

第１図は情報処理装置の割込処理において用い
られるプログラム状態語（PSW）の構成を示し
た図、第２図は割込処理の方法における主記憶上
の各領域の配置を第１図のPSWレジスタとの関
係で示した図、第３図は従来の割込処理のタイム
チヤートをあらわした図、第４図は本発明の情報
処理装置で使用される命令の形式図の一例を示し
た図、第５図は第４図の型式の命令を用いた本発
明の一実施例の構成を示した図、第６図は第５図
の実施例における割込処理の一例をあらわしたタ
イムチヤートである。記号の説明：１は外部割込処理ユニツト、２は
命令先取手段、３はオペランド先取手段、４は先
行制御ユニツト、５は実行ユニツト、６はキヤツ
シユ、９は演算レジスタ、１０は演算回路、１１
は命令選択回路、１２はメモリアクセスレジス
タ、１３は命令バツフア、１４は命令レジスタ、
１５は命令デコーダ、１６はアドレスレジスタ、
１７はアドレス計算回路、１８は命令実行待ちレ
ジスタ、２１は実行命令レジスタ、２２はオペラ
ンドレジスタ、２３は第１選択回路、２４は第２
選択回路、２５はPSWレジスタをそれぞれあら
わしている。

Claims

【特許請求の範囲】

１複数個の装置から外部割込要求信号を入力
し、主記憶装置と相俟つて先行制御方式により情
報の処理を行う装置であつて、前記入力した複数
の外部割込要求信号から選択した優先順位が最高
位の外部割込要求信号に対応するコード、割込処
理において必要とされる前記主記憶装置上の情報
の位置を示す番地を含む擬似命令、およびこの擬
似命令が生成されていることを示す生成表示信号
を発生する外部割込処理ユニツトと、命令をデコ
ードすべく次の命令を命令レジスタに取込むと
き、前記生成表示信号がセツト状態にあるとき前
記擬似命令を受取り、前記生成表示信号がセツト
状態にないとき前記次の命令を受取る命令先取手
段、および前記擬似命令がデコードされたとき、
この擬似命令中のアドレス情報で示される前記主
記憶装置からの情報を読出すオペランド先取手段
から成る先行制御ユニツトと、この先行制御ユニ
ツトから与えられる前記擬似命令および前記主記
憶装置から読出された前記情報を入力として割込
処理を行う実行ユニツトとを備えた情報処理装
置。