JPS601655B2 - デ−タプリフェツチ方式 - Google Patents

Description

【発明の詳細な説明】 本発明はキャシュメモリを有する情報処理装置における
データプリフェッチ方式に関する。

従来、先行制御における命令のプリフェッチに関する技
術は多いが、オペランドのプリフヱッチに関する技術に
ついては極めて少ない。ところがキャシュメモリを有す
る情報処理装置では、データ処理の実行中に必要なオペ
ランドを、その都度主メモリとブロックで対応づけられ
ているキャシユメモリにアクセスするが、キャシュメモ
リにそのオペランドが存在しない場合には主メモリから
キャシュメモリーこブロック転送がなされ、この間処理
動作は特さたれてしまう。

この為、キャシュメモリを有する情報処理装置において
はキャシュメモリ内に必要なデータができるだけ多く記
憶していることが望ましいわけであり、これを実現する
方法として近い将釆必要と思われるデータをキヤシュメ
モリにブロック転送するプリフェッチ手段が必要とされ
る。本発明は上記プリフェツチの制御方式に関するもの
で、特に長いオペランドあるいは複数のオペランドの処
理を実行する命令で有効な情報処理装置におけるプリフ
ェッチ方式を提供することを目的とする。

そして、本発明では先行制御の状態に関係なく、現在実
行している命令のオペランドのプリフェッチを行なう特
徴を有する。

また、本発明ではプリフェツチによる障害を取り除く機
能を有する。即ち、プリフェッチの実行中はプロセッサ
をストップしないため、プリフェッチの動作が完了する
前に同一ブロックに対して、新なＲＥＡＤ要求又はＷＲ
ＩＴＥ要求が発生する可能性がある。従って、前記ＲＥ
ＡＤ要求がプリフェッチの動作中に発生されると、主メ
モ，ＩＪの同一ブロックに対し２重のアクセスが行なわ
れるため時間の無駄が生ずる。また、ＷＲＩＴＥ要求が
プリフェツチ中に行なわれると、主メモリとキャシュメ
モリの内容に矛盾をきたすことになる。そこで、本発明
では前記の障害の発生を防止するため、プリフェッチと
同一ブロックに対してデータ転送要求が発生した場合、
プリフェッチが終了するまで、前記データ転送要求の処
理を待機させる手段を具備するものである。

以下、図面を参照し本発明のデータプリフェッチ方式を
詳述する。

第１図はキャシュ・メモリを有する情報処理装置の概略
構成を示したブロック図である。

同時において１川ま主メモリ、１１は主メモリー０とブ
ロックで対応づけられたデータを保持するキャシュ・メ
モリ、なおキヤシユ・メモリ１１は主メモリー０より高
速アクセス出来るメモリ素子によって構成されているこ
とは言うまでもない。１２は演算を実行する演算制御部
、１３は命令の解読、命令の分岐制御、オペランドのア
ドレス計算、オペランドアクセスなどを実行する命令制
御部、１４は命令制御部１３または演算制御部１２とキ
ャシュ・メモリー１あるいは主メモリー０とのデータ転
送を制御するメモリアクセス制御部、１５はマイクロプ
ログラム制御方式に必要な制御記憶部である。なお、第
１図ではマイクロプログラム制御による情報処理装置の
実施例を示したものであるが、本発明は制御記憶部１５
を有しないハードウェア制御による情報処理装置であっ
ても十分実施し得るものである。第２図は、本発明のプ
リフェッチ方式が適用される命令形式の一実施例である
。

同図で示されている命令語は命令コードとオペランド１
乃至オペランド３とによって構成されており、前記オペ
ランドー乃至オペランド３中のＡＩ，Ａ２，Ａ３は各々
のアドレス部、Ｔ１，Ｔ２，Ｔ３は各々のデータタイプ
（１坊隼数の符号形式、１坊隼数または文字のビット長
を示す。）、Ｎ１，Ｎ２，Ｎ３は各々の１０進数または
文字のオペランド長を示す。そして、この命令はオペラ
ンドーとオペランド２とのデータを演算し、結果をオペ
ランド３にストアする命令と仮定する。第３図は第１図
に示した情報処理装置において本発明のプリフェッチ方
式が適用される先行制御の深さを３段にした場合の実施
例を示したものである。

同図において、命令制御部１３で行なわれる処理動作を
１サイクルと称し、この１サイクルは命令の解読、オペ
ランドアドレスの計算、メモリコマンド発生、ページア
ドレスの実アドレスへの変換等を実行する。また、メモ
リアクセス制御部１４、キャシュメモリ１１、主メモリ
１０で行なわれる処理動作をＣサイクルと称し、このＣ
サイクルでは前記１サイクルで発生されたデータ転送要
求を受取り、キャシュメモリ１１あるいは必要に応じて
主メモリー０のアクセスを行ない、必要ならばアクセス
したデータを演算制御部１４へ転送する動作を行なう。
更に、演算制御部１４で行なわれる処理動作をＥサイク
ルと称し、このＥサイクルはメモリアクセス制御部１４
から転送されたデータを用いて演算の実行を行なう。さ
て、上託した第３図で示される３段の先行制御方式をと
り、第２図の命令を実行したときの処理動作を第４図の
タイミングチャートを参照し説明する。

第４図において、１，Ｃ，Ｅは第３図の１サイクル、Ｃ
サイクル、Ｅサイクルでの処理に対応する。そして、本
発明の先行制御を第２図の命令の実行に適用すると、先
ず１１にて命令の最初の語、命令語がキャシュメモリ１
１のインストラクションバッフア（図示せず）から命令
制御部亀３に送られ、その命令の解読が行なわれる。こ
の１１時点で命令制御部１３は複数命令語である事、ま
たプリフェツチを行なう命令である事が判断される。次
に１２では命令の次の語（オペランドーに関する諸）が
キャシュメモリ１１から命令制御部１３に送られ、オペ
ランドアドレス生成回路によってオペランド１のアドレ
スが計算される。

このオペランド１のアドレスはページアドレス変換回路
によってアドレス変換され、そのアドレスがメモリアド
レス制御部１４に転送されると同時に、命令制御部１３
内のメモリコマンド発生回路からブリフェツチ要求のコ
マンドをメリアクセス制御部１４に転送する。次に１３
では命令の次の語（オペランド２に関する諸）がキャシ
ュメモリ１１から命令制御部１３に転送され、上記と同
様にオペランドアドレス生成回路によってオペランド２
のアドレスが計算される。

このオペランド２のアドレスもページアドレス変換回路
によってアドレスが変換され、そのアドレスとメモリコ
マンド発生回路からのプリフェッチ要求のコマンドをメ
モリアクセス制御部１４に転送する。この１３と同じタ
イミングにてＣサイクルのＣＩが並列的に処理される。
即ち、ＣＩでは１２で発生したプリフェッチ要求を受取
ったメモリアクセス制御部１４は要求されたアドレスを
有するブロックがキヤシユメモリ１１に存在するかどう
かを調べ、もしキヤシユメモリ１１に存在しない場合は
主メモリ１０に対してブロック転送要求を発生する。こ
のブロック転送によるデー外まキャシュメモリ１１の対
応するブロックに書込まれるが、演算制御部１２には転
送されない。一方、要求されたアドレスを有するブロッ
クがキャシュメモリ１１に存在するならばメモリアクセ
ス制御部１４は、前記プリフェツチ要求に対して何の処
理も行なわれない。

次に１４では、命令のオペランド３に関する語がキヤシ
ュメモリ１１から命令制御部１３に送られ、オペランド
３のアドレス計算が行なわれる。

オペランド３のアドレスはストアオペランドを示すもの
であるため、プリフェツチの必要はない。この１４と同
じタイミングであるＣ２では、上記１３で発生したオペ
ランド２のプリフェッチ要求の処理が行なわれる。この
プリフェツチ要求の処理は上記したＣＩで実行したオペ
ランド１のプリフェッチ要求と同一の処理が行なわれる
。そして、オペランド２に対するプリフェツチ要求した
アドレスを有するブロックがキャシュメモリ１１に存在
しない場合は主メモリー０からブ。ック転送が行なわれ
、キャシュメモリ１１に確保される。最後にＥサイクル
で処理されるＥＩ乃至ＥＮでは実際の命令の実行が行な
われる。

即ち、上記１２乃至１４において計算されたアドレスで
オペランドァクセス、演算の実行、結果のストアを行な
つ。上記の実施例では、先行制御を初期の１サイクルの
段階でプリフェッチ要求を発生させるもので、第４図の
１２および１３にオペランド１およびオペランド２のプ
リフェッチ要求を示すコマンドを命令制御部１３内のメ
モリコマンド発生回路からメモリアクセス制御部１４に
発生していた。

しかしながら、プリフェツチ要求は上記実施例に限定さ
れるものではなく、例えば第１図の制御記憶部１５にブ
リフェッチ要求を発生する機能を具備させてもさしつか
えない。なお、制御記憶部１５を有しない情報処理装置
では第１図の演算制御部１２にプリフェッチ要求を発生
する機能を具備させてもさしつかえない。さて、次に前
記した制御記憶部１５にプリフェッチ要求を発生する機
能を具備せしめた場合の処理動作を第５図のタイミング
チャートを参照し説明する。

なお、第５図に示すタイミングチャートはオペレーティ
ングシステムなどで使用されている制御命令の実行を実
施例として示したものである。前記制御命令ではＡ，Ｂ
，Ｃ、の３つのオペランド‘こ対して前処理、オペラン
ドアクセス、演算処理が必要とされている命令であって
、この場合のプリフェッチを以下に説明する。先ず、１
サイクルでは命令の解読が行なわれる。

次のＣサイクルではオペランドアクセスが行なわれ、こ
の時プリフェツチは行なわれない。次のＥサイクルでは
この命令の主な実行を行なう。即ち、ＥＩの期間でオペ
ランドＡに関する前処理が行なわれる。次にＥ２の期間
でオペランドＢの前処理と同時にオペランドＡのプリフ
ェッチが行なわれる。次にＥ３の期間でオペランドＡの
アクセスと演算処理が行なわれる。このＥ３の段階では
前記Ｅ２にてオペランドＡのプリフェツチが行なわれて
いるため、オペランドＡのアクセスと演算処理が実行す
ることが出釆る。次にＥ４の期間でオペランドＣの前処
理と同時にオペランドＢのプリフエツチが行なわれる。
次にＥ５の期間ではオペランドＢのアクセスと演算処理
が行なわれる。このＥ５の段階では前記Ｅ４にてオペラ
ンドＢのプリフェツチが行なわれているため、オペラン
ドＢのアクセスと演算処理が実行することが出来る。最
後にＥ６の期間ではオペランドＣのアクセスと演算処理
が行なわれる。前記のようにオペランドアクセス以前に
必然的に行なうべき他の仕事があるとき、これを積極的
に前段にもってきて、且つ同時にプリフェツチを行なう
ことにより優れた効果を発揮することが出釆る。上記し
たプリフェッチ動作をより効果的に使用するためには「
プリフェッチによるブロック転送が完全に終了してから
実際のオペランドアクセスが行なわれた方がよい訳だが
、プリフェッチに対する主メモリ１０のデータ転送が遅
れた時、またプリフヱッチ後のオペランドアクセスが命
令制御部１３または演算制御部１２から早い時期に出さ
れた時などは、プリフェツチが終了しないうちに新たな
オペランドアクセスが出る可能性がある。

つまり、プリフェッチが終了していないうちに同一フロ
ッ外こ対して新たなオペランドアクセスが行なわれた場
合、２重のデータ転送要求が主メモリの同一ブロックに
出力されることがあり得る。この様な状態になった時、
プリフェッチの効果がなくなるばかりでなく、後のオペ
ランドアクセスに遅れを生じさせることも起り得る。ま
た、何らかの原因でプリフェツチと同一ブロックに書き
込み要求が発生したとき、書き込み要求がプリフェッチ
終了以前に受けつけられると主メモリ１０とキャシュメ
モリ１１の内容に矛盾をきたすことになる。この場合は
プリフェツチによるキヤシュメモリ１１の書き込みが終
了してから前記書き込み要求によるキャシュメモリへの
書き込みを行なわなければならない。本発明はキャシュ
ディレクトリ一に工夫をこらし、プリフェツチ要求のコ
マンド‘こよるデータ転送が完了しないうちにキャシュ
メモリの同一ブロックに対して新たなデータ転送要求が
発生した時に、主メモリの同一ブロックに対して２重の
アクセスを防止するための機能を有する。

第６図は上記したキャシュディレクトリ一の実施例を示
すものである。

同図において、ＡＯ乃至ＡＮは仮想アドレス、ＶＯ乃至
ＶＮはディレクトリ−の内容が有効かどうかを示すバリ
ディティビット、ＰＯ乃至ＰＮはどのブロックを使用す
るかをそのアルゴリズムで決められるラワンド・ロビン
カウンタ以外にプリフェッチ要求によるデータ転送が完
了していないことを示すペンディングビット、ＲＲは次
に使用されるブロック。ケーションを示す。この第６図
で示したキャシュディレクトリ−を用いたときの第１図
の情報処理装置におけるデータ転送の制御を第７図のフ
ロチャートを参照し以下に説明する。本発明ではデータ
転送要求が発生したとき前記ペンディングビットを調べ
、もし前記ペンディングビットがセットしていれば、以
前に同一ブロックに対してプリフィッチ要求が出力して
、前記ブロックの転送が終了していないことを意味し、
データ転送要求の処理は前記ペンディングビットがリセ
ット、即ちプリフエツチ動作が終了するまで待機される
。即ち、第７図において、命令制御部１３または演算制
御部１２からメモリアクセス制御部１４にデータ転送要
求が転送されて来ると、メモリアクセス制御部１４は対
応するブロックのペンディングビットをＳＩで調べる。

ペンディングビットが１で且つディレクトリ‐がビツト
した時は同一ブロックがプリフェッチにによるデータ転
送待ちであるため、ペンディングビットが０になるまで
前記データ転送要求は受けつけられない。ペンディング
ビットが０となりデータ転送要求が受けつけられると、
メモリコマンドのタイプがＳ２で調べられる。

例えば前記メモリコマンドがライトコマンドであるなら
ば対応するブロックがキャシュメモリ１１に存在するか
どうかをＳ３で調べられる。そして、対応するブロック
がキャシュメモリ１１に存在（ヒット）する時はキャシ
ュメモリ１１の対応するブロックにデータをＳ４で書き
込み、Ｓ５で主メモリー０に対してライトデータ転送要
求を出す。しかし対応するブロックがキャシュメモリ１
１に存在しない（ミスヒット）の時はキャシュメモリ１
１へのデータの書き込みは行なわず、Ｓ５で主メモリー
０１こ対してライトデータ転送要求を出す。そしてライ
ト動作は終了する。次に、メモリコマンドのタイプがＳ
２で調べた時、リードコマンドであるならばＳ６にて普
通のリード要求か、あるいはプリフェツチ要求かを調べ
る。

そして普通のリード要求のときは対応するフロックがキ
ャシュメモリ１１に存在するかどうかをＳ７で調べ、存
在する（ヒット）時はＳ８にてキャシュメモリ１１の対
応するブロックをアクセスし、その読み出したデータを
演算制御部１２または命令制御部１３に転送し終了する
。一方Ｓ７で調べた結果対応するブロックがキャシュメ
モリ１１に存在しない（ミスヒット）の場合は、Ｓ９に
て演算制御部１２命令制御部１３の実行を停止せしめ、
ＳＩ川こて王〆モリ１０１こ対してリード要求を発生す
る。ＳＩＩでの主メモリ１０からｌｊードデータの転送
が完了すると、Ｓ１２にてキャシュメモリ１１の対応す
るブロックに前記リードデータを書き込み、更にＳＩ３
にてディレクトリ−の対応するブロックのバリデイティ
ビツトをセットする。前記により対応するブロックがキ
ャシュメモリ１１に確保されると、ＳＩ４にて前記リー
ドデータを演算制御部１２または命令制御部１３へ転送
され、Ｓ１５にて演算制御部１２、命令制御部１３の実
行を再開し終了する。

ところで、前記Ｓ６においてプリフェッチのコマ、ンド
であることを判断した時の処理はＳ１６に進み、前記Ｓ
１６にて対応するブロックがキャシュメモリ１１に存在
するかどうかを調べる。そして、キャシュメモリ１１に
対応するブロックが存在する（ヒット）時はプリフェッ
チコマンド｝こ対し何の動作も行なわず終了する。しか
し、対応するブロックがキャシュメモリ１１に存在しな
い（ミスヒット）場合はＳ１７にてディレクトリ−の対
応するペンディングビットをセットし、更にＳ１８にて
主メモリ１川こ対してリード要求を発生する。このリー
ド要求はＳ９乃至ＳＩ５に示した普通のリード要求処理
と異なり、演算制御部１２、命令制御部１３の実行動作
は停止されることなく続行されている。そして、ＳＩ９
での主メモリ１０からのりードデータ転送が完了すると
、Ｓ２０もこて前記リードデータはキャシュメモリ１１
の対応するブロックに書き込まれる。この時点では演算
制御部１２または命令制御部１３への転送は行なわれな
い。次に、Ｓ２１にてディレクトリ−の対応するブロッ
クのペンディングビットがリセットし、且つバリディビ
ットをセットして動作を終了する。

以上、説明したように、本発明によれば以下に示す特徴
と効果を有するものである。第１に本発明はプリフェツ
チ要求発生のアルゴリズムは命令実行中の有効な時期に
現在実行中の命令が近い将来必要とされるオペランドも
こ対して発生される。

このため、将来の先行制御方式をとる情報処理装置の中
で行なわれる本来のプリフェッチあるいは先行制御の空
き時間を利用して行なうプリフェツチと異なり独自のも
のである。第２に長いオペランド、複数オペランドの命
令に対するプリフェッチに優れた効果を発揮する。即ち
、十進数命令、文字を扱う命令、オベレーテイングシス
テムで使用される制御命令などではオペランドに長く複
数にまたがることが多い。本発明はこのような命令の実
行中にプリフェッチ要求を出すタイミングを容易に選べ
ることができる。第３にプリフヱッチするオペランドの
長さを任意に選択できる。即ち、本発明では個々の命令
の実行中にプリフェツチ要求が出されるためその命令に
合った長さのオペランドをプリフェツチすることが可能
である。第４にプリフェッチされたデータが使用される
確率が極めて高い。

従来の先行制御の中で行なわれるブリフェッチは分岐命
令による分岐が意に反した場合は、その以前に出された
プリフェツチが意味を持たなくなることがあり得る。し
かし本発明では、命令の実行中にその命令が近い将来必
要とされるべきデータに対してプリフェッチ要求が発生
されるため、プリフヱツチされたデータが使用される確
率は極めて高い。

第５にプリフェッチ要求のコマンドもこよるデータ転送
が完了しないうちに、キャシュメモリの同一ブロックに
対して新たなデータ転送要求が発生したとしても、主メ
モリの同一ブロックに対する２重のアクセスは防止する
ことが出来る。

【図面の簡単な説明】

第１図は本発明のプリフェツチ動作を適用する情報処理
装置のブロック図、第２図は本発明のプリフヱッチ動作
を必要とする形式の一実施例を示す図、第３図は第１図
で示した情報処理装置を処理サイクル毎に分割したブロ
ック図、第４図は第２図に示した命令形式のプＩＪフェ
ッチ処理を説明するタイミング図、第５図は他のプリフ
ェッチ処理を説明するタイミング図、第６図は本発明の
プリフェッチ処理に適用するキャシュディレクトリ一の
実施例を示す図、第７図は第６図のキャシュディレクト
リ一を有する第１図の情報処理装置の動作手順を示した
フローチャートである。 １０……主メモリ、１１……キヤシユメモリ、１２・・
・・・・演算制御部、１３・・・・・・命令制御部、１
４．．・．・・メモリアクセス制御部。 オー図 オＺ図 グミ図 矛４図 次５図 次６図 次７図

Claims (1)

【特許請求の範囲】
1. １ 主メモリと、この主メモリとブロツクで対応づけら
   れたデータを保持するキヤツシユメモリと、長いオペラ
   ンドあるいは複数ロケーシヨンに存在するオペランドの
   処理を行う命令と、この命令の実行中に近い将来必要と
   するオペランドのデータがキヤツシユメモリに存在しな
   い場合、前記オペランドのデータを有する主メモリから
   ブロツク転送によりキヤツシユメモリに格納するプリフ
   エツチ手段と、前記プリフエツチ手段によるブロツク転
   送が終了する前に同一ブロツクに対して新たなデータ転
   送要求が発生した場合、前記プリフエツチ手段による前
   記キヤツシユメモリへのブロツク転送が終了するまで前
   記データ転送要求の処理を待たせる手段とを具備するこ
   とを特徴とするデータプリフエツチ方式。