JP2842588B2 - 電圧検出回路 - Google Patents
電圧検出回路Info
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- Semiconductor Integrated Circuits (AREA)
- Control Of Voltage And Current In General (AREA)
- Control Of Electrical Variables (AREA)
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は電圧検出回路に関する。
〔従来の技術〕
従来の電圧検出回路は、第６図に示されるようなカレ
ントミラー効果を利用した差動型コンパーレータで構成
されていた。MOSトランジスタQ2,Q4はカレントミラー回
路を構成しており、MOSトランジスタQ3,Q5は差動増幅器
を構成しており、MOSトランジスタQ6はMOSトランジスタ
Q1,Q8とともに抵抗R1を介して電源端子53より電源電圧V
Dでバイアスされており常時オンとなっている。MOSトラ
ンジスタQ5のゲートが接続されている点Ａは抵抗R4,R5
により固定バイアスを印加されている。MOSトランジス
タQ3のゲートの接続されている点Ｂは抵抗R2により入力
端子51に、抵抗R3によりアースに接続されている。MOS
トランジスタQ5のドレインはMOSトランジスタQ7のゲー
トに接続され、MOSトランジスタQ7,Q8のドレインはイン
バータを構成しているMOSトランジスタQ9,Q10のゲート
に接続されている。MOSトランジスタQ9,Q10で構成され
たインバータの出力端は出力端子52に接続されている。
したがって、入力端子51よりの入力信号VIによる点Ｂの
電圧が、点Ａの電圧 より十分低いときはMOSトランジスタQ3はオフ、高いと
きはオンとなる。MOSトランジスタQ3がオフのときは、M
OSトランジスタQ5,Q7,Q10はオンとなり、出力端子52
は、MOSトランジスタQ10を介してアース端子54に接続さ
れ、出力はロウとなる。一方MOSトランジスタQ3がオン
のときは、出力端子52の出力はハイレベルとなる。 〔発明が解決しようとする問題点〕 上述した従来の電圧検出回路は、電圧検出に関する特
性は優れているが、その構成上電圧比較を行なうための
トランジスタを通して常時電源からグランドに向かって
電流が流れており、その電流は比較的多く、システム全
体の消費電流を少なくする必要がある回路の中で使用す
る場合、電圧検出回路で消費する電流の割合が多くなっ
てしまう欠点があり、特に、電圧検出回路が、ある特定
の電圧を検出した状態でシステム全体の動作が開始する
構成である場合、システム全体が非動作状態である時に
も電圧検出回路は電流を消費しており、電源を電池とし
ている場合には、電池の寿命が短くなるという欠点があ
る。 〔問題点を解決するための手段〕 本発明の電圧検出回路は、入力信号の電圧が供給電源
電圧を、供給電源の電圧極性と同一方向に、第１の所定
値分越えたとき動作状態となり、第１の検出信号を出力
する第１の電圧検出回路と、入力信号および第１の検出
信号が入力され、第１の検出信号が入力されたとき動作
状態になる第２の電圧検出回路とを有し、第２の電圧検
出回路は、第１の電圧検出回路より高精度であることを
特徴とする。 〔作用〕 精度がある程度低いが入力電圧が所定値を越えないと
電流消費を伴なわない第１の電圧検出回路で入力電圧が
電源電圧を第１の所定値分越えたことを検出し、この検
出信号により、精度が高いが動作中のみ電流消費を伴
う、第２の電圧検出回路を動作状態にさせることにより
効率のよい最小限の電流消費で精度のよい電圧検出回路
を実現できる。 〔実施例〕 次に、本発明の実施例について図面を参照して説明す
る。 第１図は本発明の電圧検出回路の一実施例を示すブロ
ック図である。 第１の電圧検出回路５は電源端子３より電源電圧VDが
電源端13に供給され、入力端子１に入力された入力信号
を入力端11より入力し、この入力信号が設定電圧V1（V1
＞VD）を越えたとき第１の検出信号７を出力端12より出
力する。第２の電圧検出回路６は、電源端子３より電源
電圧VDが電源端23に供給され、入力端子１に入力された
入力信号を入力端21より入力し、第１の検出信号７を入
力端25より入力したときは動作状態となり、入力端21の
入力電圧が設定電圧V2（V2＞V1）を越えると第２の検出
信号８を出力端22から出力端子２に出力する。 本実施例の第1,第２の電圧検出回路5,6は電界効果ト
ランジスタ（以後FETという）で構成されており、第１
の電圧検出回路５は精度はあまりよくないが、電流を消
費しないもの、第２の電圧検出回路は電流は消費するが
精度のよいものである。したがって、入力電圧が設定電
圧V1を越えたときのみ電流を消費する省電力型となって
いる。 第2,第３図はそれぞれ第１図の第1,第２の電圧検出回
路5,6をMOSトランジスタで実現した第１の具体例を示す
回路図である。 まず、第１の電圧検出回路５について説明する。Ｐ型
MOSトランジスタQ21のゲートは電源端13より正極性の電
源電圧VDを供給され、ソースとバックゲートは抵抗R10
を介して入力端11に接続されている。Ｎ型MOSトランジ
スタQ22は、ゲートがＰ型MOSトランジスタQ21のゲート
に、ソースがアース端14に、ドレインがＰ型MOSトラン
ジスタQ21のドレインにそれぞれ接続されている。Ｐ型,
N型MOSトランジスタQ23,Q24はCMOSトランジスタを形成
し、ゲートがＰ型MOSトランジスタQ21のドレインに、Ｐ
型MOSトランジスタQ23のソースが電源端13に、Ｎ型MOS
トランジスタQ24のソースがアース端14に、ドレインが
出力端12にそれぞれ接続されている。 次に、第２の電圧検出回路について説明する。MOSト
ランジスタQ11,Q12,〜,Q17を除いた部分は従来例と同じ
なので説明を省略し、点線内を主に説明する。Ｐ型MOS
トランジスタQ11とＮ型MOSトランジスタQ12とはCMOSト
ランジスタを形成し、ゲートが入力端25に、Ｐ型MOSト
ランジスタQ11のソースは電源端23に、Ｎ型MOSトランジ
スタ12のソースはアース端24に接続されている。Ｎ型MO
SトランジスタQ13は、ドレインがＮ型MOSトランジスタQ
1のドレインに、ゲートが入力端25に、ソースがＮ型MOS
トランジスタQ1のゲートにそれぞれ接続されている。Ｎ
型MOSトランジスタQ14は、ゲートがＰ型MOSトランジス
タQ11のドレインに、ソースがアース端24に、ドレイン
がＮ型MOSトランジスタQ13のソースにそれぞれ接続され
ている。Ｎ型MOSトランジスタQ15は、ゲートが入力端25
に、ドレインが抵抗R3を介して点Ｂに、ソースがアース
端24にそれぞれ接続されている。Ｎ型MOSトランジスタQ
16は、ゲートが入力端25に、ドレインが抵抗R5を介して
点Ａに、ソースがアース端24にそれぞれ接続されてい
る。Ｐ型MOSトランジスタQ17は、ゲートがＮ型MOSトラ
ンジスタQ14のドレインに、ソースが電源端23に、ドレ
インがＰ型MOSトランジスタQ7のドレインに接続されて
いる。 次に、本具体例の動作について説明する。 まず、第１の電圧検出回路５について説明する。入力
端11の入力電圧が低いときは、Ｐ型MOSトランジスタQ21
はオフ、Ｎ型MOSトランジスタQ22はオンであり、MOSト
ランジスタQ23,Q24のゲートはロウレベルになるので、
Ｐ型MOSトランジスタQ23はオン、Ｎ型MOSトランジスタQ
24はオフとなり、出力端12はハイレベルの電源電圧VDと
なる。出力端12に接続されているのは入力端25を介して
MOSトランジスタのゲートなので静消費電流は発生しな
い。入力電圧が徐々に上昇しＰ型MOSトランジスタQ21の
ゲート・ソース間電圧がＰ型MOSトランジスタQ21がオン
するスレッシュホールド電圧VGS1を越えると、Ｐ型MOS
トランジスタQ21もオン状態になりはじめるので、静消
費電流が流れ始める。この状態ではＮ型MOSトランジス
タQ22とＰ型MOSトランジスタQ21はレシオ回路を構成
し、MOSトランジスタQ21,Q22のドレイン電圧は入力電圧
VINの上昇とともに上昇し、Ｎ型MOSトランジスタQ24と
Ｐ型MOSトランジスタQ23で構成されるCMOSインバータの
ハイレベルスレッショルド電圧に達すると、出力端12の
電圧が電圧VDからゼロ電位へと変化する。このゼロ電位
が第１の検出信号７である。 次に、第２の電圧検出回路６について説明する。 第２の電圧検出回路６は入力端25に第１の電圧検出回
路５より第１の検出信号７を入力すると、MOSトランジ
スタQ11,Q12より成るCMOSインバータの出力端はハイレ
ベルとなり、このハイレベルの出力をゲートに入力する
Ｎ型MOSトランジスタQ13,Q15,Q16はオンとなり、Ｐ型MO
SトランジスタQ17はオフとなる。ゲートが入力端25に接
続されたＮ型MOSトランジスタQ14は入力検出信号により
オフとなるので、ドレインは、Ｎ型MOSトランジスタQ13
を介して、ハイレベルとなる。このハイレベルになった
Ｎ型MOSトランジスタQ13のドレインにゲートが接続され
たＮ型MOSトランジスタQ1,Q6,Q8はオンとなる。したが
って、第２の電圧検出回路６は作動状態となり、入力端
21の入力電圧のレベル検出が可能となり、はじめて静消
費電流が発生する。そして、入力電圧が、第１の電圧検
出回路５が第１の検出信号７を出力したときより、さら
に上昇し点Ｂの電位が、あらかじめ設定された点Ａの電
位を、Ｎ型MOSトランジスタQ3がオンするゲート・ソー
ス間のスレッショルド電圧VGS2以上に越えると、Ｎ型MO
SトランジスタQ3はオン、Ｎ型MOSトランジスタQ5はオフ
となる。したがって、Ｐ型MOSトランジスタQ7はオフと
なり、ゲートがＮ型MOSトランジスタQ8を介してロウレ
ベルとなったMOSトランジスタQ9,Q10よりなりCMOSイン
バータの出力はハイレベルとなり出力端22に第２の検出
信号８が出力される。 第4,第５はそれぞれ第１図の第1,第２の電圧検出回路
5,6をMOSトランジスタで実現した第２の具体例を示す回
路図である。 本具体例は、入力端子１の入力信号がゼロ電位より低
くなったとき検出するためのものである。本具体例は電
源端13,23を基準としアース端24を電源供給端と考えれ
ば、第１の具体例と比較して、MOSトランジスタのＮ型
をＰ型に、Ｐ型をＮ型に変えたものであり、論理を逆に
すれば容易に理解できるので、構成および動作の説明は
省略する。 〔発明の効果〕 以上説明したように本発明は、電圧の非検出状態で静
消費電流を要しない第１の電圧検出回路と、その出力に
より動作／非動作を制御され、非動作状態で静消費電流
を要しない第２の電圧検出回路を結合し、また、第１の
電圧検出回路が、第２の電圧の検出回路より先に検出状
態になるように設定することにより電圧の非検出時には
静消費電流を要せず、検出は精度よく行なう電圧検出回
路を提供できる効果がある。
ントミラー効果を利用した差動型コンパーレータで構成
されていた。MOSトランジスタQ2,Q4はカレントミラー回
路を構成しており、MOSトランジスタQ3,Q5は差動増幅器
を構成しており、MOSトランジスタQ6はMOSトランジスタ
Q1,Q8とともに抵抗R1を介して電源端子53より電源電圧V
Dでバイアスされており常時オンとなっている。MOSトラ
ンジスタQ5のゲートが接続されている点Ａは抵抗R4,R5
により固定バイアスを印加されている。MOSトランジス
タQ3のゲートの接続されている点Ｂは抵抗R2により入力
端子51に、抵抗R3によりアースに接続されている。MOS
トランジスタQ5のドレインはMOSトランジスタQ7のゲー
トに接続され、MOSトランジスタQ7,Q8のドレインはイン
バータを構成しているMOSトランジスタQ9,Q10のゲート
に接続されている。MOSトランジスタQ9,Q10で構成され
たインバータの出力端は出力端子52に接続されている。
したがって、入力端子51よりの入力信号VIによる点Ｂの
電圧が、点Ａの電圧 より十分低いときはMOSトランジスタQ3はオフ、高いと
きはオンとなる。MOSトランジスタQ3がオフのときは、M
OSトランジスタQ5,Q7,Q10はオンとなり、出力端子52
は、MOSトランジスタQ10を介してアース端子54に接続さ
れ、出力はロウとなる。一方MOSトランジスタQ3がオン
のときは、出力端子52の出力はハイレベルとなる。 〔発明が解決しようとする問題点〕 上述した従来の電圧検出回路は、電圧検出に関する特
性は優れているが、その構成上電圧比較を行なうための
トランジスタを通して常時電源からグランドに向かって
電流が流れており、その電流は比較的多く、システム全
体の消費電流を少なくする必要がある回路の中で使用す
る場合、電圧検出回路で消費する電流の割合が多くなっ
てしまう欠点があり、特に、電圧検出回路が、ある特定
の電圧を検出した状態でシステム全体の動作が開始する
構成である場合、システム全体が非動作状態である時に
も電圧検出回路は電流を消費しており、電源を電池とし
ている場合には、電池の寿命が短くなるという欠点があ
る。 〔問題点を解決するための手段〕 本発明の電圧検出回路は、入力信号の電圧が供給電源
電圧を、供給電源の電圧極性と同一方向に、第１の所定
値分越えたとき動作状態となり、第１の検出信号を出力
する第１の電圧検出回路と、入力信号および第１の検出
信号が入力され、第１の検出信号が入力されたとき動作
状態になる第２の電圧検出回路とを有し、第２の電圧検
出回路は、第１の電圧検出回路より高精度であることを
特徴とする。 〔作用〕 精度がある程度低いが入力電圧が所定値を越えないと
電流消費を伴なわない第１の電圧検出回路で入力電圧が
電源電圧を第１の所定値分越えたことを検出し、この検
出信号により、精度が高いが動作中のみ電流消費を伴
う、第２の電圧検出回路を動作状態にさせることにより
効率のよい最小限の電流消費で精度のよい電圧検出回路
を実現できる。 〔実施例〕 次に、本発明の実施例について図面を参照して説明す
る。 第１図は本発明の電圧検出回路の一実施例を示すブロ
ック図である。 第１の電圧検出回路５は電源端子３より電源電圧VDが
電源端13に供給され、入力端子１に入力された入力信号
を入力端11より入力し、この入力信号が設定電圧V1（V1
＞VD）を越えたとき第１の検出信号７を出力端12より出
力する。第２の電圧検出回路６は、電源端子３より電源
電圧VDが電源端23に供給され、入力端子１に入力された
入力信号を入力端21より入力し、第１の検出信号７を入
力端25より入力したときは動作状態となり、入力端21の
入力電圧が設定電圧V2（V2＞V1）を越えると第２の検出
信号８を出力端22から出力端子２に出力する。 本実施例の第1,第２の電圧検出回路5,6は電界効果ト
ランジスタ（以後FETという）で構成されており、第１
の電圧検出回路５は精度はあまりよくないが、電流を消
費しないもの、第２の電圧検出回路は電流は消費するが
精度のよいものである。したがって、入力電圧が設定電
圧V1を越えたときのみ電流を消費する省電力型となって
いる。 第2,第３図はそれぞれ第１図の第1,第２の電圧検出回
路5,6をMOSトランジスタで実現した第１の具体例を示す
回路図である。 まず、第１の電圧検出回路５について説明する。Ｐ型
MOSトランジスタQ21のゲートは電源端13より正極性の電
源電圧VDを供給され、ソースとバックゲートは抵抗R10
を介して入力端11に接続されている。Ｎ型MOSトランジ
スタQ22は、ゲートがＰ型MOSトランジスタQ21のゲート
に、ソースがアース端14に、ドレインがＰ型MOSトラン
ジスタQ21のドレインにそれぞれ接続されている。Ｐ型,
N型MOSトランジスタQ23,Q24はCMOSトランジスタを形成
し、ゲートがＰ型MOSトランジスタQ21のドレインに、Ｐ
型MOSトランジスタQ23のソースが電源端13に、Ｎ型MOS
トランジスタQ24のソースがアース端14に、ドレインが
出力端12にそれぞれ接続されている。 次に、第２の電圧検出回路について説明する。MOSト
ランジスタQ11,Q12,〜,Q17を除いた部分は従来例と同じ
なので説明を省略し、点線内を主に説明する。Ｐ型MOS
トランジスタQ11とＮ型MOSトランジスタQ12とはCMOSト
ランジスタを形成し、ゲートが入力端25に、Ｐ型MOSト
ランジスタQ11のソースは電源端23に、Ｎ型MOSトランジ
スタ12のソースはアース端24に接続されている。Ｎ型MO
SトランジスタQ13は、ドレインがＮ型MOSトランジスタQ
1のドレインに、ゲートが入力端25に、ソースがＮ型MOS
トランジスタQ1のゲートにそれぞれ接続されている。Ｎ
型MOSトランジスタQ14は、ゲートがＰ型MOSトランジス
タQ11のドレインに、ソースがアース端24に、ドレイン
がＮ型MOSトランジスタQ13のソースにそれぞれ接続され
ている。Ｎ型MOSトランジスタQ15は、ゲートが入力端25
に、ドレインが抵抗R3を介して点Ｂに、ソースがアース
端24にそれぞれ接続されている。Ｎ型MOSトランジスタQ
16は、ゲートが入力端25に、ドレインが抵抗R5を介して
点Ａに、ソースがアース端24にそれぞれ接続されてい
る。Ｐ型MOSトランジスタQ17は、ゲートがＮ型MOSトラ
ンジスタQ14のドレインに、ソースが電源端23に、ドレ
インがＰ型MOSトランジスタQ7のドレインに接続されて
いる。 次に、本具体例の動作について説明する。 まず、第１の電圧検出回路５について説明する。入力
端11の入力電圧が低いときは、Ｐ型MOSトランジスタQ21
はオフ、Ｎ型MOSトランジスタQ22はオンであり、MOSト
ランジスタQ23,Q24のゲートはロウレベルになるので、
Ｐ型MOSトランジスタQ23はオン、Ｎ型MOSトランジスタQ
24はオフとなり、出力端12はハイレベルの電源電圧VDと
なる。出力端12に接続されているのは入力端25を介して
MOSトランジスタのゲートなので静消費電流は発生しな
い。入力電圧が徐々に上昇しＰ型MOSトランジスタQ21の
ゲート・ソース間電圧がＰ型MOSトランジスタQ21がオン
するスレッシュホールド電圧VGS1を越えると、Ｐ型MOS
トランジスタQ21もオン状態になりはじめるので、静消
費電流が流れ始める。この状態ではＮ型MOSトランジス
タQ22とＰ型MOSトランジスタQ21はレシオ回路を構成
し、MOSトランジスタQ21,Q22のドレイン電圧は入力電圧
VINの上昇とともに上昇し、Ｎ型MOSトランジスタQ24と
Ｐ型MOSトランジスタQ23で構成されるCMOSインバータの
ハイレベルスレッショルド電圧に達すると、出力端12の
電圧が電圧VDからゼロ電位へと変化する。このゼロ電位
が第１の検出信号７である。 次に、第２の電圧検出回路６について説明する。 第２の電圧検出回路６は入力端25に第１の電圧検出回
路５より第１の検出信号７を入力すると、MOSトランジ
スタQ11,Q12より成るCMOSインバータの出力端はハイレ
ベルとなり、このハイレベルの出力をゲートに入力する
Ｎ型MOSトランジスタQ13,Q15,Q16はオンとなり、Ｐ型MO
SトランジスタQ17はオフとなる。ゲートが入力端25に接
続されたＮ型MOSトランジスタQ14は入力検出信号により
オフとなるので、ドレインは、Ｎ型MOSトランジスタQ13
を介して、ハイレベルとなる。このハイレベルになった
Ｎ型MOSトランジスタQ13のドレインにゲートが接続され
たＮ型MOSトランジスタQ1,Q6,Q8はオンとなる。したが
って、第２の電圧検出回路６は作動状態となり、入力端
21の入力電圧のレベル検出が可能となり、はじめて静消
費電流が発生する。そして、入力電圧が、第１の電圧検
出回路５が第１の検出信号７を出力したときより、さら
に上昇し点Ｂの電位が、あらかじめ設定された点Ａの電
位を、Ｎ型MOSトランジスタQ3がオンするゲート・ソー
ス間のスレッショルド電圧VGS2以上に越えると、Ｎ型MO
SトランジスタQ3はオン、Ｎ型MOSトランジスタQ5はオフ
となる。したがって、Ｐ型MOSトランジスタQ7はオフと
なり、ゲートがＮ型MOSトランジスタQ8を介してロウレ
ベルとなったMOSトランジスタQ9,Q10よりなりCMOSイン
バータの出力はハイレベルとなり出力端22に第２の検出
信号８が出力される。 第4,第５はそれぞれ第１図の第1,第２の電圧検出回路
5,6をMOSトランジスタで実現した第２の具体例を示す回
路図である。 本具体例は、入力端子１の入力信号がゼロ電位より低
くなったとき検出するためのものである。本具体例は電
源端13,23を基準としアース端24を電源供給端と考えれ
ば、第１の具体例と比較して、MOSトランジスタのＮ型
をＰ型に、Ｐ型をＮ型に変えたものであり、論理を逆に
すれば容易に理解できるので、構成および動作の説明は
省略する。 〔発明の効果〕 以上説明したように本発明は、電圧の非検出状態で静
消費電流を要しない第１の電圧検出回路と、その出力に
より動作／非動作を制御され、非動作状態で静消費電流
を要しない第２の電圧検出回路を結合し、また、第１の
電圧検出回路が、第２の電圧の検出回路より先に検出状
態になるように設定することにより電圧の非検出時には
静消費電流を要せず、検出は精度よく行なう電圧検出回
路を提供できる効果がある。
【図面の簡単な説明】
第１図は本発明の電圧検出回路の一実施例を示す構成
図、第２図，第３図はそれぞれ第１図の第1,第２の電圧
検出回路をMOSトランジスタで実現した第１の具体例を
示す回路図、第４図，第５図はそれぞれ第１図の第1,第
２の電圧検出回路の第２の具体例を示す回路図、第６図
は従来例を示す回路図である。 １……入力端子、 ２……出力端子、 ３……電源端子、 ４……アース端子、 ５……第１の電圧検出回路、 ６……第２の電圧検出回路、 ７……第１の検出信号、 ８……第２の検出信号、 11,21,25……入力端、 12,22……出力端、 13,23……電源端、 14,24……アース端、 Q1,Q2,〜,Q17……MOSトランジスタ、 Q21,Q22,〜,Q24……MOSトランジスタ、 R1,R2,〜,R5……抵抗、 R10……抵抗。
図、第２図，第３図はそれぞれ第１図の第1,第２の電圧
検出回路をMOSトランジスタで実現した第１の具体例を
示す回路図、第４図，第５図はそれぞれ第１図の第1,第
２の電圧検出回路の第２の具体例を示す回路図、第６図
は従来例を示す回路図である。 １……入力端子、 ２……出力端子、 ３……電源端子、 ４……アース端子、 ５……第１の電圧検出回路、 ６……第２の電圧検出回路、 ７……第１の検出信号、 ８……第２の検出信号、 11,21,25……入力端、 12,22……出力端、 13,23……電源端、 14,24……アース端、 Q1,Q2,〜,Q17……MOSトランジスタ、 Q21,Q22,〜,Q24……MOSトランジスタ、 R1,R2,〜,R5……抵抗、 R10……抵抗。
Claims (1)
- (57)【特許請求の範囲】 １．入力信号の電圧が供給電源電圧を、供給電源の電圧
極性と同一方向に、第１の所定値分越えたとき動作状態
となり、第１の検出信号を出力する第１の電圧検出回路
と、 前記入力信号および前記第１の検出信号が入力され、前
記第１の検出信号が入力されたとき動作状態になる第２
の電圧検出回路とを有し、前記第２の電圧検出回路は、
カレントミラー効果を利用した差動型コンパレータで構
成されてなることを特徴とする電圧検出回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62016506A JP2842588B2 (ja) | 1987-01-26 | 1987-01-26 | 電圧検出回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62016506A JP2842588B2 (ja) | 1987-01-26 | 1987-01-26 | 電圧検出回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS63184074A JPS63184074A (ja) | 1988-07-29 |
| JP2842588B2 true JP2842588B2 (ja) | 1999-01-06 |
Family
ID=11918161
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62016506A Expired - Lifetime JP2842588B2 (ja) | 1987-01-26 | 1987-01-26 | 電圧検出回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2842588B2 (ja) |
Families Citing this family (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3933467B2 (ja) | 2001-12-27 | 2007-06-20 | 株式会社東芝 | 電圧検出回路制御装置、同装置を有するメモリー制御装置及び同装置を有するメモリーカード |
| JP4570950B2 (ja) * | 2004-12-21 | 2010-10-27 | ローム株式会社 | 電圧検出回路 |
| JP4810943B2 (ja) * | 2005-09-21 | 2011-11-09 | 富士電機株式会社 | 過電流検出回路及び電圧比較回路 |
| JP5467845B2 (ja) * | 2009-09-29 | 2014-04-09 | セイコーインスツル株式会社 | ボルテージレギュレータ |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS603249A (ja) * | 1983-06-21 | 1985-01-09 | Matsushita Electric Ind Co Ltd | 送受信装置 |
| JPS6017031U (ja) * | 1983-07-12 | 1985-02-05 | 日本電気株式会社 | パルス分離回路 |
-
1987
- 1987-01-26 JP JP62016506A patent/JP2842588B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPS63184074A (ja) | 1988-07-29 |
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