JP2765625B2 - 半導体装置の製造方法とスルーホールのＴｉ膜の腐食防止方法 - Google Patents
半導体装置の製造方法とスルーホールのＴｉ膜の腐食防止方法Info
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- JP2765625B2 JP2765625B2 JP7316920A JP31692095A JP2765625B2 JP 2765625 B2 JP2765625 B2 JP 2765625B2 JP 7316920 A JP7316920 A JP 7316920A JP 31692095 A JP31692095 A JP 31692095A JP 2765625 B2 JP2765625 B2 JP 2765625B2
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Description
【０００１】
【発明の属する技術分野】本発明は，多層微細配線構造
を有する半導体装置の製造方法及びスルーホールのＴｉ
膜の腐食防止方法に関し，特にスルーホールにおけるブ
ランケットタングステン化学蒸着（Ｗ ＣＶＤ）成長に
関するものである。
を有する半導体装置の製造方法及びスルーホールのＴｉ
膜の腐食防止方法に関し，特にスルーホールにおけるブ
ランケットタングステン化学蒸着（Ｗ ＣＶＤ）成長に
関するものである。
【０００２】
【従来の技術】近年，半導体素子の高密度化，高集積化
に伴ない多層配線構造を作製する技術が注目されてい
る。この多層配線構造において異なる層の金属配線間の
スルーホールを接続する技術には，例えば，特開平４−
１３０７２０号公報（以下，従来技術１と呼ぶ）に開示
されているようなコンタクト構造を応用し用いたものが
ある。この従来技術１を応用したものでは，層間絶縁膜
にスルーホールを設け，このスルーホールにバリア層を
形成した後，ブランケットＷ ＣＶＤ法によってタング
ステン金属（Ｗ）を埋め込んでプラグを形成し，スルー
ホール底面の金属配線と層間絶縁膜上に形成される金属
配線とを接続することになる。
に伴ない多層配線構造を作製する技術が注目されてい
る。この多層配線構造において異なる層の金属配線間の
スルーホールを接続する技術には，例えば，特開平４−
１３０７２０号公報（以下，従来技術１と呼ぶ）に開示
されているようなコンタクト構造を応用し用いたものが
ある。この従来技術１を応用したものでは，層間絶縁膜
にスルーホールを設け，このスルーホールにバリア層を
形成した後，ブランケットＷ ＣＶＤ法によってタング
ステン金属（Ｗ）を埋め込んでプラグを形成し，スルー
ホール底面の金属配線と層間絶縁膜上に形成される金属
配線とを接続することになる。
【０００３】図３（ａ）〜（ｄ）は，従来技術１に係る
半導体装置の製造方法を示す図である。図３（ａ）に示
すように，Ｓｉ基板１１上に形成された下地絶縁膜１２
上に下層金属配線１３及びその上に重ねて層間絶縁膜１
４を形成した後，スルーホール１５を形成する。次に，
図３（ｂ）に示すように，Ｔｉ膜１６をスパッタ法によ
り形成する。その後，下層金属配線の溶融が懸念される
為，Ｎ2 ガス中で約７００℃，３０秒程度のランプアニ
ールを行なうことによるバリア層となるＴｉＮ膜の形成
が不可能な為，Ｔｉ膜同様スパッタ法によりＴｉＮ膜１
７を形成する。この点が従来技術１の開示内容を応用し
た部分となる。次に，図３（ｃ）に示すようにブランケ
ットＷ ＣＶＤ法によってスルーホール１５内及びＴｉ
Ｎ膜１７上にＷ膜１８を形成し，その後，プラズマエッ
チング法により，スルーホール１５外のＴｉＮ膜１７上
のＷ膜１８を除去し，スルーホール１７内にのみＷ膜１
８を形成させ，Ｗプラグ１９を形成する。そして最後
に，図３（ｄ）に示すようにスパッタ法でＡｌ膜を形成
し，所定のパターニングを施すことによって上層金属配
線２０を形成して半導体装置を製造する。
半導体装置の製造方法を示す図である。図３（ａ）に示
すように，Ｓｉ基板１１上に形成された下地絶縁膜１２
上に下層金属配線１３及びその上に重ねて層間絶縁膜１
４を形成した後，スルーホール１５を形成する。次に，
図３（ｂ）に示すように，Ｔｉ膜１６をスパッタ法によ
り形成する。その後，下層金属配線の溶融が懸念される
為，Ｎ2 ガス中で約７００℃，３０秒程度のランプアニ
ールを行なうことによるバリア層となるＴｉＮ膜の形成
が不可能な為，Ｔｉ膜同様スパッタ法によりＴｉＮ膜１
７を形成する。この点が従来技術１の開示内容を応用し
た部分となる。次に，図３（ｃ）に示すようにブランケ
ットＷ ＣＶＤ法によってスルーホール１５内及びＴｉ
Ｎ膜１７上にＷ膜１８を形成し，その後，プラズマエッ
チング法により，スルーホール１５外のＴｉＮ膜１７上
のＷ膜１８を除去し，スルーホール１７内にのみＷ膜１
８を形成させ，Ｗプラグ１９を形成する。そして最後
に，図３（ｄ）に示すようにスパッタ法でＡｌ膜を形成
し，所定のパターニングを施すことによって上層金属配
線２０を形成して半導体装置を製造する。
【０００４】このとき，スパッタ法により形成されるバ
リア層のＴｉＮ膜１７は，スパッタ法により形成される
膜の特徴であるガバレッジの悪さを有しており，スルー
ホール底部ではＴｉＮ膜の形成は極くわずかであり，Ｔ
ｉ膜１６が露出している場合が十分考えられる。
リア層のＴｉＮ膜１７は，スパッタ法により形成される
膜の特徴であるガバレッジの悪さを有しており，スルー
ホール底部ではＴｉＮ膜の形成は極くわずかであり，Ｔ
ｉ膜１６が露出している場合が十分考えられる。
【０００５】
【発明が解決しようとする課題】この従来の半導体装置
の製造方法は，スルーホール１５内に形成されるバリア
層であるＴｉＮ膜１７上にＷ膜１８を形成させる工程に
おいて，図４の概略断面図に示されるように，反応ガス
のＷＦ6 ２１がバリア層のＴｉＮ膜１７が形成されない
箇所又はスパッタ法によるＴｉＮ膜１７がガバレッジの
悪さからバリア層として充分な膜厚が形成されない箇
所，例えばスルーホール底部に拡散し，Ｔｉ膜１６に達
し，ＷＦ6 ＋Ｔｉ→ＴｉＷｘ＋Ｆという式で示されるＷ
Ｆ6 とＴｉとの反応によりＷＦ6 ２１のＴｉの侵食部２
２が発生し，密着性の劣化を引き起こすという問題があ
る。
の製造方法は，スルーホール１５内に形成されるバリア
層であるＴｉＮ膜１７上にＷ膜１８を形成させる工程に
おいて，図４の概略断面図に示されるように，反応ガス
のＷＦ6 ２１がバリア層のＴｉＮ膜１７が形成されない
箇所又はスパッタ法によるＴｉＮ膜１７がガバレッジの
悪さからバリア層として充分な膜厚が形成されない箇
所，例えばスルーホール底部に拡散し，Ｔｉ膜１６に達
し，ＷＦ6 ＋Ｔｉ→ＴｉＷｘ＋Ｆという式で示されるＷ
Ｆ6 とＴｉとの反応によりＷＦ6 ２１のＴｉの侵食部２
２が発生し，密着性の劣化を引き起こすという問題があ
る。
【０００６】また，上記問題はスルーホール１５にブラ
ンケットＷ ＣＶＤ法によるＷ膜１８を形成する場合に
のみ起こる問題とも考えることができる。これは，Ａｌ
からなる下層金属配線１３の溶融を懸念し，Ｎ2 ガス中
でランプアニールを行なえないことによるところが大き
い。
ンケットＷ ＣＶＤ法によるＷ膜１８を形成する場合に
のみ起こる問題とも考えることができる。これは，Ａｌ
からなる下層金属配線１３の溶融を懸念し，Ｎ2 ガス中
でランプアニールを行なえないことによるところが大き
い。
【０００７】そこで，本発明の技術的課題は，上記ブラ
ンケットＷ成長時に発生するバリア層となるＴｉＮ膜１
７の密着性の劣化による浸蝕部の形成を防止した多層配
線構造を有する半導体装置の製造方法とスルーホールの
Ｔｉ膜の腐食防止方法とを提供することにある。
ンケットＷ成長時に発生するバリア層となるＴｉＮ膜１
７の密着性の劣化による浸蝕部の形成を防止した多層配
線構造を有する半導体装置の製造方法とスルーホールの
Ｔｉ膜の腐食防止方法とを提供することにある。
【０００８】
【課題を解決するための手段】上記課題を解決する為
に，本発明の半導体装置の製造方法では，半導体基板上
にＡｌ薄膜形成及びパターニングによる下層金属配線を
形成する下層金属配線工程と，前記基板上に層間絶縁膜
を形成する層間絶縁膜形成工程と，前記層間絶縁膜をエ
ッチングによりスルーホールを形成し，その底面に前記
下層金属配線を露出させるエッチング工程と，前記スル
ーホールにＴｉ／ＴｉＮをバリア層として形成するバリ
ア層形成工程と，前記バリア層形成後にＷによって埋設
する埋設工程を備えた多層微細配線構造を有する半導体
装置の製造方法において，前記埋設工程は，前記バリア
層の表面に露出したＴｉを同一の装置内（インサイチュ
ー）で前記Ｗの成膜温度と等しい温度にて窒化させる段
階を含むことを特徴としている。
に，本発明の半導体装置の製造方法では，半導体基板上
にＡｌ薄膜形成及びパターニングによる下層金属配線を
形成する下層金属配線工程と，前記基板上に層間絶縁膜
を形成する層間絶縁膜形成工程と，前記層間絶縁膜をエ
ッチングによりスルーホールを形成し，その底面に前記
下層金属配線を露出させるエッチング工程と，前記スル
ーホールにＴｉ／ＴｉＮをバリア層として形成するバリ
ア層形成工程と，前記バリア層形成後にＷによって埋設
する埋設工程を備えた多層微細配線構造を有する半導体
装置の製造方法において，前記埋設工程は，前記バリア
層の表面に露出したＴｉを同一の装置内（インサイチュ
ー）で前記Ｗの成膜温度と等しい温度にて窒化させる段
階を含むことを特徴としている。
【０００９】
【００１０】ここで，本発明の半導体装置及びその製造
方法において，前記Ｗにより埋設する段階は，ブランケ
ットＷ ＣＶＤ法によって行われることが好ましい。
方法において，前記Ｗにより埋設する段階は，ブランケ
ットＷ ＣＶＤ法によって行われることが好ましい。
【００１１】また，本発明のスルーホールのＴｉ膜の腐
食防止方法では，半導体基板上に形成された下層金属配
線に至るスルーホールにＴｉ／ＴｉＮをバリア層として
形成し，前記バリア層にＷプラグを形成する際の前記ス
ルホールのＴｉ膜の腐食防止方法において，前記バリア
層の表面の露出したＴｉを同一の装置内で前記Ｗプラグ
の形成温度と等しい温度でを同一の装置内（インサイチ
ュー）で窒化した後，前記ＷプラグをブランケットＷ
ＣＶＤ法によって形成することを特徴としている。
食防止方法では，半導体基板上に形成された下層金属配
線に至るスルーホールにＴｉ／ＴｉＮをバリア層として
形成し，前記バリア層にＷプラグを形成する際の前記ス
ルホールのＴｉ膜の腐食防止方法において，前記バリア
層の表面の露出したＴｉを同一の装置内で前記Ｗプラグ
の形成温度と等しい温度でを同一の装置内（インサイチ
ュー）で窒化した後，前記ＷプラグをブランケットＷ
ＣＶＤ法によって形成することを特徴としている。
【００１２】
【発明の実施の形態】以下，本発明の実施の形態につい
て図面を参照して説明する。
て図面を参照して説明する。
【００１３】図１は本発明の第１の実施の形態に係わる
半導体装置を示す概略断面図である。図１を参照して，
本発明の第１の実施の形態に係わる半導体装置の構成に
ついて説明する。半導体装置は，Ｓｉ基板１１上に下地
絶縁膜１２が形成されている。なお，図示しないが，Ｓ
ｉ基板１１内及び表面には拡散層，ゲート電極等の半導
体装置として必要な構造が形成されている。また，下地
絶縁膜１２の必要な位置にはコンタクトが存在し，下層
金属配線と，拡散層もしくはゲート電極あるいはその他
の構造とを接続するコンタクト構造が形成されている。
半導体装置を示す概略断面図である。図１を参照して，
本発明の第１の実施の形態に係わる半導体装置の構成に
ついて説明する。半導体装置は，Ｓｉ基板１１上に下地
絶縁膜１２が形成されている。なお，図示しないが，Ｓ
ｉ基板１１内及び表面には拡散層，ゲート電極等の半導
体装置として必要な構造が形成されている。また，下地
絶縁膜１２の必要な位置にはコンタクトが存在し，下層
金属配線と，拡散層もしくはゲート電極あるいはその他
の構造とを接続するコンタクト構造が形成されている。
【００１４】更に，詳しく説明すると，下地絶縁膜１２
上には，Ａｌからなる下層金属配線１３が形成されてい
る。下層金属配線の形成された下地絶縁膜１２上には，
層間絶縁膜１４が形成されている。下層金属配線上の層
間絶縁膜１４には，スルーホール１５が形成されてい
る。さらに，スルーホール１５の内側及び層間絶縁膜１
４上にはスパッタ法により形成されたＴｉ膜１６及びＴ
ｉＮ膜１７から成る積層構造のバリア層が形成されてい
る。このバリア層内に，同一の装置内で形成されたイン
サイチュー窒化部１を介してＷプラグ１９が形成されて
いる。
上には，Ａｌからなる下層金属配線１３が形成されてい
る。下層金属配線の形成された下地絶縁膜１２上には，
層間絶縁膜１４が形成されている。下層金属配線上の層
間絶縁膜１４には，スルーホール１５が形成されてい
る。さらに，スルーホール１５の内側及び層間絶縁膜１
４上にはスパッタ法により形成されたＴｉ膜１６及びＴ
ｉＮ膜１７から成る積層構造のバリア層が形成されてい
る。このバリア層内に，同一の装置内で形成されたイン
サイチュー窒化部１を介してＷプラグ１９が形成されて
いる。
【００１５】図２は半導体製造装置の概略を示してい
る。図２を参照して，半導体製造装置３０は，外部に設
けられたシステムコントロールユニット４０によって，
その動作を制御されている。ウェーハ３１はクリーンル
ーム３７ａから，インデックスロボット３３ａを備えた
ロードロック室３２ａに搬送され，更に，搬送ロボット
３４ａを備えた搬送室３４を介して，反応室３５に搬送
される。反応室３５には，反応機構３６が設けられ，ガ
スを導入するエッチング処理，ＣＶＤ，プラズマ発生等
の各処理を行うことができる。反応室３５で予め定めら
れた処理を施され，再び搬送ロボット３４によって搬送
室３４を介して，ロードロック室のインデックスロボッ
ト３３ａに渡される。インデックスロボット３３ａによ
り，再び反応室に運ばれたり，又は，シャトル３８ａ，
３８ｂ等に渡されて，インデックスロボット３３ｂによ
ってロードロック室３２ｂを介して，クリーンルーム３
７ｂに排出され，さらに，新たな工程のためのクリーン
ルーム４１に導入される。
る。図２を参照して，半導体製造装置３０は，外部に設
けられたシステムコントロールユニット４０によって，
その動作を制御されている。ウェーハ３１はクリーンル
ーム３７ａから，インデックスロボット３３ａを備えた
ロードロック室３２ａに搬送され，更に，搬送ロボット
３４ａを備えた搬送室３４を介して，反応室３５に搬送
される。反応室３５には，反応機構３６が設けられ，ガ
スを導入するエッチング処理，ＣＶＤ，プラズマ発生等
の各処理を行うことができる。反応室３５で予め定めら
れた処理を施され，再び搬送ロボット３４によって搬送
室３４を介して，ロードロック室のインデックスロボッ
ト３３ａに渡される。インデックスロボット３３ａによ
り，再び反応室に運ばれたり，又は，シャトル３８ａ，
３８ｂ等に渡されて，インデックスロボット３３ｂによ
ってロードロック室３２ｂを介して，クリーンルーム３
７ｂに排出され，さらに，新たな工程のためのクリーン
ルーム４１に導入される。
【００１６】次に，図１に戻って，本発明の第１の実施
の形態に係わる半導体装置の製造方法について更に詳し
く説明する。
の形態に係わる半導体装置の製造方法について更に詳し
く説明する。
【００１７】Ｔｉ膜１６及びＴｉＮ膜１７から成る積層
構造のバリア層を形成するまでは，従来と同様である。
バリア層を形成した後，ブランケットＷ ＣＶＤ法によ
ってＷ膜１８を形成する。ここでブランケットＷ ＣＶ
Ｄ法によるＷ膜１８の形成工程を図２を参照して更に具
体的に示す。
構造のバリア層を形成するまでは，従来と同様である。
バリア層を形成した後，ブランケットＷ ＣＶＤ法によ
ってＷ膜１８を形成する。ここでブランケットＷ ＣＶ
Ｄ法によるＷ膜１８の形成工程を図２を参照して更に具
体的に示す。
【００１８】まず，ウェーハ３１は，真空引き可能であ
り，インデックスロボット３３ａを備えたロードロック
室３２ａへ搬送可能枚数搬送される。ロードロック室３
２ａは，予め定められた圧力まで真空引きされる。その
後ウェーハ３１は，搬送室３４を介して，搬送ロボット
３４ａによって，反応室３５内に搬送され，ガスを流さ
ない状態でウェーハ３１を反応可能な位置に移動する。
次に，ウェーハ面内の温度分布を均一にする為にウェー
ハ加熱を行なう。
り，インデックスロボット３３ａを備えたロードロック
室３２ａへ搬送可能枚数搬送される。ロードロック室３
２ａは，予め定められた圧力まで真空引きされる。その
後ウェーハ３１は，搬送室３４を介して，搬送ロボット
３４ａによって，反応室３５内に搬送され，ガスを流さ
ない状態でウェーハ３１を反応可能な位置に移動する。
次に，ウェーハ面内の温度分布を均一にする為にウェー
ハ加熱を行なう。
【００１９】次に，反応機構３６により反応ガスを導入
して，ＳｉＨ4 だけを約３０ｓｃｃｍ反応室３５内に導
入し，ウェーハ３１の表面にＳｉＨ4 を吸着させる。こ
の理由として，ウェーハ３１に吸着したフッ素除去，Ｗ
Ｆ6 の還元剤であるＳｉＨ4をウェーハに吸着させるこ
とによる面内均一性向上，強反応性であるＷＦ6 の侵食
防止等がある。次に，ＳｉＨ4 還元によるタングステン
の核を形成し，その後，ガバレッジの良いＨ2 還元によ
り埋め込みを行なうものである。このブランケットＷ
ＣＶＤ法のウェーハ３１の加熱時に，例えば，反応室３
５の大気開放に用いるＮ2 を反応室３５内に導入するこ
とにより，Ｗ成膜に用いる温度約４５０℃で熱処理され
る為，ＴｉＮ膜１７の表面もしくはＴｉＮ膜が形成され
ない箇所もしくはスパッタ法により形成される膜の特徴
であるガバレッジの悪さから生じるスルーホール底部で
起こり得るＴｉ膜１６が露出する箇所のＴｉ膜表面を窒
化させることができる。
して，ＳｉＨ4 だけを約３０ｓｃｃｍ反応室３５内に導
入し，ウェーハ３１の表面にＳｉＨ4 を吸着させる。こ
の理由として，ウェーハ３１に吸着したフッ素除去，Ｗ
Ｆ6 の還元剤であるＳｉＨ4をウェーハに吸着させるこ
とによる面内均一性向上，強反応性であるＷＦ6 の侵食
防止等がある。次に，ＳｉＨ4 還元によるタングステン
の核を形成し，その後，ガバレッジの良いＨ2 還元によ
り埋め込みを行なうものである。このブランケットＷ
ＣＶＤ法のウェーハ３１の加熱時に，例えば，反応室３
５の大気開放に用いるＮ2 を反応室３５内に導入するこ
とにより，Ｗ成膜に用いる温度約４５０℃で熱処理され
る為，ＴｉＮ膜１７の表面もしくはＴｉＮ膜が形成され
ない箇所もしくはスパッタ法により形成される膜の特徴
であるガバレッジの悪さから生じるスルーホール底部で
起こり得るＴｉ膜１６が露出する箇所のＴｉ膜表面を窒
化させることができる。
【００２０】従って，Ｗ堆積時における強反応性である
ＷＦ6 の侵食を防止し，密着性の劣化を防止するに充分
なバリア層の形成が可能になる。さらに，ブランケット
ＷＣＶＤのＷ膜成長前に同一の装置内で行なうことによ
り，ウェーハ表面の酸化を最少限に抑えることができ
る。その後，反応機構３６を用いたプラズマエッチング
法により層間絶縁膜１４上のＷ膜１８を除去し，スルー
ホール１５内にのみＷ膜１８を形成させ，図１に示すよ
うに，Ｗプラグ１９を形成する。最後に，図２のところ
で説明したものと同様に，スパッタ法によりＡｌ膜を形
成し，所定のパターニングを施すことによって，上層金
属配線２０を形成して半導体装置を製造する。
ＷＦ6 の侵食を防止し，密着性の劣化を防止するに充分
なバリア層の形成が可能になる。さらに，ブランケット
ＷＣＶＤのＷ膜成長前に同一の装置内で行なうことによ
り，ウェーハ表面の酸化を最少限に抑えることができ
る。その後，反応機構３６を用いたプラズマエッチング
法により層間絶縁膜１４上のＷ膜１８を除去し，スルー
ホール１５内にのみＷ膜１８を形成させ，図１に示すよ
うに，Ｗプラグ１９を形成する。最後に，図２のところ
で説明したものと同様に，スパッタ法によりＡｌ膜を形
成し，所定のパターニングを施すことによって，上層金
属配線２０を形成して半導体装置を製造する。
【００２１】次に，本発明の第２の実施の形態による半
導体装置について説明する。本発明の第２の実施の形態
による半導体装置は，前述した第１の実施の形態とその
構成が等しいが，製造方法において異なる。即ち，前述
した第１の実施の形態では，ウェーハ３１が反応室３５
まで搬送され反応可能な位置に移動された後，ウェーハ
面内の温度分布を均一にする為のウェーハ３１の加熱時
にＮ2 を反応室３５内に導入することにより，Ｗ成膜に
用いる温度約４５０℃で熱処理が施され，窒化を可能と
している。
導体装置について説明する。本発明の第２の実施の形態
による半導体装置は，前述した第１の実施の形態とその
構成が等しいが，製造方法において異なる。即ち，前述
した第１の実施の形態では，ウェーハ３１が反応室３５
まで搬送され反応可能な位置に移動された後，ウェーハ
面内の温度分布を均一にする為のウェーハ３１の加熱時
にＮ2 を反応室３５内に導入することにより，Ｗ成膜に
用いる温度約４５０℃で熱処理が施され，窒化を可能と
している。
【００２２】しかし，第２の実施の形態では，Ｗ膜１８
の形成前，ウェーハ３１が第１に搬送される，真空引き
可能でありインデックスロボット３３ａ又は搬送用ロボ
ット３４ａを備えたロードロック室３２ａは搬送室３４
において，例えばウェーハ３１が一時的に保持される箇
所を抵抗加熱方式にて加熱しておき，ロードロック室３
２ａ又は搬送室３４の大気開放に用いるＮ2 をロードロ
ック室３２ａ内に導入し，熱処理により窒化させること
を可能とする。
の形成前，ウェーハ３１が第１に搬送される，真空引き
可能でありインデックスロボット３３ａ又は搬送用ロボ
ット３４ａを備えたロードロック室３２ａは搬送室３４
において，例えばウェーハ３１が一時的に保持される箇
所を抵抗加熱方式にて加熱しておき，ロードロック室３
２ａ又は搬送室３４の大気開放に用いるＮ2 をロードロ
ック室３２ａ内に導入し，熱処理により窒化させること
を可能とする。
【００２３】この第２の実施の形態では，ロードロック
室３２ａ又は搬送室３４を真空引きしている間に，窒化
を行なうことが可能な為，Ｗ膜の形成に対しスループッ
トの低下は無く，又，ロードロック室３２ａ又は搬送室
３４内で，既にウェーハ３１の加熱が終了している為，
反応室３５内でのウェーハ３１の加熱は必要無くなるこ
とにより，さらにスループットが向上する利点も合わせ
て有している。
室３２ａ又は搬送室３４を真空引きしている間に，窒化
を行なうことが可能な為，Ｗ膜の形成に対しスループッ
トの低下は無く，又，ロードロック室３２ａ又は搬送室
３４内で，既にウェーハ３１の加熱が終了している為，
反応室３５内でのウェーハ３１の加熱は必要無くなるこ
とにより，さらにスループットが向上する利点も合わせ
て有している。
【００２４】以上，説明したように，本発明の第１及び
第２の実施の形態において，バリア層としてスパッタ法
により形成されるＴｉＮ膜が，形成されない箇所，又は
スパッタ法により形成される膜の特徴であるガバレッジ
の悪さから生じるスルーホール底部で起こり得るＴｉ膜
が露出する箇所のＴｉ膜表面を下層金属配線を溶融させ
ないブランケットＷ ＣＶＤ法によるＷ膜形成時に同一
の装置内で窒化させてインサイチュー窒化部１をＴｉ／
ＴｉＮ膜１７とＷ膜１８との間に形成することによっ
て，Ｔｉ膜のＷＦ6 ガスによる腐食を防止することがで
き，Ｗ膜１８の密着性の劣化を防止することができる。
第２の実施の形態において，バリア層としてスパッタ法
により形成されるＴｉＮ膜が，形成されない箇所，又は
スパッタ法により形成される膜の特徴であるガバレッジ
の悪さから生じるスルーホール底部で起こり得るＴｉ膜
が露出する箇所のＴｉ膜表面を下層金属配線を溶融させ
ないブランケットＷ ＣＶＤ法によるＷ膜形成時に同一
の装置内で窒化させてインサイチュー窒化部１をＴｉ／
ＴｉＮ膜１７とＷ膜１８との間に形成することによっ
て，Ｔｉ膜のＷＦ6 ガスによる腐食を防止することがで
き，Ｗ膜１８の密着性の劣化を防止することができる。
【００２５】
【発明の効果】以上説明したように，本発明によれば，
ブランケットＷ ＣＶＤ法によるスルーホール埋設を行
なう場合，下地バリア層であるＴｉＮ膜の表面もしくは
ＴｉＮ膜が形成されない箇所もしくはスパッタ法により
形成される膜の欠点であるガバレッジの悪さから生じる
スルーホール底部で起こり得るＴｉ膜が露出する箇所の
Ｔｉ膜表面を，Ｗ成膜前のウェーハ加熱時に，反応室内
もしくは加熱機構を備えたロードロック室もしくは搬送
室内にＮ2 を導入することにより，Ａｌからなる下層金
属配線の溶融が起こらない温度により窒化することを可
能にし，密着性の劣化を防止できるという利点を有して
いる。
ブランケットＷ ＣＶＤ法によるスルーホール埋設を行
なう場合，下地バリア層であるＴｉＮ膜の表面もしくは
ＴｉＮ膜が形成されない箇所もしくはスパッタ法により
形成される膜の欠点であるガバレッジの悪さから生じる
スルーホール底部で起こり得るＴｉ膜が露出する箇所の
Ｔｉ膜表面を，Ｗ成膜前のウェーハ加熱時に，反応室内
もしくは加熱機構を備えたロードロック室もしくは搬送
室内にＮ2 を導入することにより，Ａｌからなる下層金
属配線の溶融が起こらない温度により窒化することを可
能にし，密着性の劣化を防止できるという利点を有して
いる。
【００２６】さらに，本発明によれば，ブランケットＷ
ＣＶＤの成長前に同一の装置内での窒化可能であるこ
とから窒化後Ｗ成長までのウェーハ表面の酸化を最小限
に抑えることができ，また工程フローの追加が無く実現
できるという利点も合わせて有している。
ＣＶＤの成長前に同一の装置内での窒化可能であるこ
とから窒化後Ｗ成長までのウェーハ表面の酸化を最小限
に抑えることができ，また工程フローの追加が無く実現
できるという利点も合わせて有している。
【図１】本発明の第１の実施の形態に係わる半導体装置
の断面図である。
の断面図である。
【図２】半導体装置の製造装置を概略的に示す図であ
る。
る。
【図３】従来例に係わる半導体装置の各製造工程を示す
図である。
図である。
【図４】従来例に係わる半導体装置の問題点の説明に供
せられる模式図である。
せられる模式図である。
１１ Ｓｉ基板 １２ 下地絶縁膜 １３ 下層金属配線 １４ 層間絶縁膜 １５ スルーホール １６ Ｔｉ膜 １７ ＴｉＮ膜 １８ Ｗ膜 １９ Ｗプラグ ２０ 上層金属配線 ２１ ＷＦ6 ２２ Ｔｉ侵食部 ３０ 半導体製造装置 ３１ ウェーハ ３２ａ，３２ｂ ロードロック室 ３３ａ，３３ｂ インデックスロボット ３４ 搬送室 ３４ａ 搬送ロボット ３５ 反応室 ３６ 反応機構 ３７ａ，３７ｂ，４１ クリーンルーム ３８ａ，３８ｂ シャトル ４０ システムコントロールユニット
───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.6，ＤＢ名) H01L 21/3205 H01L 21/3213 H01L 21/768 H01L 21/28 - 21/288 H01L 29/40 - 29/51
Claims (3)
- 【請求項１】 半導体基板上にＡｌ薄膜形成及びパター
ニングによる下層金属配線を形成する下層金属配線工程
と，前記基板上に層間絶縁膜を形成する層間絶縁膜形成
工程と，前記層間絶縁膜をエッチングによりスルーホー
ルを形成し，その底面に前記下層金属配線を露出させる
エッチング工程と，前記スルーホールにＴｉ／ＴｉＮを
バリア層として形成するバリア層形成工程と，前記バリ
ア層形成後にＷによって埋設する埋設工程を備えた多層
微細配線構造を有する半導体装置の製造方法において，
前記埋設工程は，前記バリア層の表面を前記Ｗにより埋
設する前に，前記バリア層の表面に露出したＴｉを同一
の装置内で前記Ｗの成膜温度と等しい温度にて窒化させ
る段階を含むことを特徴とする半導体装置の製造方法。 - 【請求項２】 請求項１記載の半導体装置の製造方法に
おいて，前記Ｗにより埋設する段階は，ブランケットＷ
ＣＶＤ法によって行われることを特徴とする半導体装
置の製造方法。 - 【請求項３】 半導体基板上に形成された下層金属配線
に至るスルーホールにＴｉ／ＴｉＮをバリア層として形
成し，前記バリア層にＷプラグを形成する際の前記スル
ホールのＴｉ膜の腐食防止方法において，前記バリア層
の表面の露出したＴｉを同一の装置内で前記Ｗプラグの
形成温度と等しい温度で窒化した後，前記Ｗプラグをブ
ランケットＷ ＣＶＤ法によって形成することを特徴と
するスルーホールのＴｉ膜の腐食防止方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7316920A JP2765625B2 (ja) | 1995-12-05 | 1995-12-05 | 半導体装置の製造方法とスルーホールのＴｉ膜の腐食防止方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7316920A JP2765625B2 (ja) | 1995-12-05 | 1995-12-05 | 半導体装置の製造方法とスルーホールのＴｉ膜の腐食防止方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH09162283A JPH09162283A (ja) | 1997-06-20 |
| JP2765625B2 true JP2765625B2 (ja) | 1998-06-18 |
Family
ID=18082395
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7316920A Expired - Lifetime JP2765625B2 (ja) | 1995-12-05 | 1995-12-05 | 半導体装置の製造方法とスルーホールのＴｉ膜の腐食防止方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2765625B2 (ja) |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2947818B2 (ja) * | 1988-07-27 | 1999-09-13 | 株式会社日立製作所 | 微細孔への金属穴埋め方法 |
| JPH07161662A (ja) * | 1993-12-08 | 1995-06-23 | Fujitsu Ltd | 半導体装置の製造方法 |
-
1995
- 1995-12-05 JP JP7316920A patent/JP2765625B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH09162283A (ja) | 1997-06-20 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 19980304 |