JPH06224194A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
- Publication number
- JPH06224194A JPH06224194A JP1085293A JP1085293A JPH06224194A JP H06224194 A JPH06224194 A JP H06224194A JP 1085293 A JP1085293 A JP 1085293A JP 1085293 A JP1085293 A JP 1085293A JP H06224194 A JPH06224194 A JP H06224194A
- Authority
- JP
- Japan
- Prior art keywords
- layer
- copper
- metal layer
- via hole
- insulating film
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
Landscapes
- Electrodes Of Semiconductors (AREA)
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
Abstract
(57)【要約】
【目的】 中間金属層の横方向エッチングを抑え、かつ
ビア底部に汚染の無い銅を露出させ、銅の選択的化学気
相反応によるビアホール埋め込みのための最適の前処理
を行うことおよび該前処理工程を可能とする配線構造を
実現することを目的とする。 【構成】 第１層配線層の第１の銅層２０４が露出する
ビアホール２０８を形成する。水素雰囲気中で加熱して
ビアホール２０８底面の銅を還元し、連続して化学気相
成長で第２層配線層の第３の銅層２１１を形成する。こ
れによりビアホール２０８の埋め込みを行う。
ビア底部に汚染の無い銅を露出させ、銅の選択的化学気
相反応によるビアホール埋め込みのための最適の前処理
を行うことおよび該前処理工程を可能とする配線構造を
実現することを目的とする。 【構成】 第１層配線層の第１の銅層２０４が露出する
ビアホール２０８を形成する。水素雰囲気中で加熱して
ビアホール２０８底面の銅を還元し、連続して化学気相
成長で第２層配線層の第３の銅層２１１を形成する。こ
れによりビアホール２０８の埋め込みを行う。
Description
【０００１】
【産業上の利用分野】本発明は、半導体集積回路等の半
導体装置の製造方法に関するものである。
導体装置の製造方法に関するものである。
【０００２】
【従来の技術】シリコン半導体集積回路において、アル
ミニウムに代わる配線材料として、電気抵抗が低く、マ
イグレーション耐性を有する銅が注目されている。
ミニウムに代わる配線材料として、電気抵抗が低く、マ
イグレーション耐性を有する銅が注目されている。
【０００３】本発明者等は既に特願昭６３−１２４００
６号、特願昭６３−３２６０６３号、およびこれらを国
内優先権の主張の基礎とした特開平２−２５６２３８号
においてシリコン酸化膜等をマスクにして、金属上のみ
に選択的に銅を化学気相成長させコンタクトホールおよ
びスルーホールを充填する技術を提案している。この選
択成長の要点は銅の有機錯体または有機金属からなる原
料を加熱して蒸発させ、水素と共に反応室に送り、金属
もしくは金属シリサイドからなる第１の材料および酸化
物もしくは窒化物からなる第２の材料を表面に有する基
板を原料のガスの分解温度以上に加熱し、蒸発させた原
料のガスを、その分解温度より低い温度に保ったまま加
熱された基板上に還元ガスと共に供給し、銅を第１の材
料の表面上にのみ選択的に成長させるものである。基板
全面に金属膜を有する下地基板では上述した化学気相成
長で当然基板全面に銅膜が成長する。
６号、特願昭６３−３２６０６３号、およびこれらを国
内優先権の主張の基礎とした特開平２−２５６２３８号
においてシリコン酸化膜等をマスクにして、金属上のみ
に選択的に銅を化学気相成長させコンタクトホールおよ
びスルーホールを充填する技術を提案している。この選
択成長の要点は銅の有機錯体または有機金属からなる原
料を加熱して蒸発させ、水素と共に反応室に送り、金属
もしくは金属シリサイドからなる第１の材料および酸化
物もしくは窒化物からなる第２の材料を表面に有する基
板を原料のガスの分解温度以上に加熱し、蒸発させた原
料のガスを、その分解温度より低い温度に保ったまま加
熱された基板上に還元ガスと共に供給し、銅を第１の材
料の表面上にのみ選択的に成長させるものである。基板
全面に金属膜を有する下地基板では上述した化学気相成
長で当然基板全面に銅膜が成長する。
【０００４】また、特願平２−５６５８６号は原料に水
蒸気等を添加することで堆積速度を増加させる技術を提
案し、さらに特開平４−６７６５５号は、特にビアホー
ルの底面の金属中間層を除去し、銅を露出させ、銅表面
の自然酸化膜が反応雰囲気中の水素で容易に還元される
ことを利用して、その上に上述の選択成長法でビアホー
ル充填させることにより、低抵抗のビア埋め込みを実現
する方法を開示している。
蒸気等を添加することで堆積速度を増加させる技術を提
案し、さらに特開平４−６７６５５号は、特にビアホー
ルの底面の金属中間層を除去し、銅を露出させ、銅表面
の自然酸化膜が反応雰囲気中の水素で容易に還元される
ことを利用して、その上に上述の選択成長法でビアホー
ル充填させることにより、低抵抗のビア埋め込みを実現
する方法を開示している。
【０００５】特開平４−２４２９３７号は絶縁膜を開孔
した後、スパッタエッチングの後、拡散バリア性および
絶縁膜との密着性を有する中間金属と銅を連続的にスパ
ッタ堆積し、該スパッタ堆積した銅膜上に化学気相成長
により銅膜を成長させ絶縁膜に開孔した穴を充填する方
法を開示している。
した後、スパッタエッチングの後、拡散バリア性および
絶縁膜との密着性を有する中間金属と銅を連続的にスパ
ッタ堆積し、該スパッタ堆積した銅膜上に化学気相成長
により銅膜を成長させ絶縁膜に開孔した穴を充填する方
法を開示している。
【０００６】上に述べた方法では、ビア底部に銅を露出
する際、銅の上層の中間金属層をフェリシアン化カリウ
ムを含有する水溶液で湿式エッチングにより除去してい
た。
する際、銅の上層の中間金属層をフェリシアン化カリウ
ムを含有する水溶液で湿式エッチングにより除去してい
た。
【０００７】しかし、湿式エッチングによりビア底部の
中間金属層を除去しようとすると、中間金属層の横方向
エッチングが起き、層間絶縁膜と銅の密着性を劣化させ
る恐れがある。
中間金属層を除去しようとすると、中間金属層の横方向
エッチングが起き、層間絶縁膜と銅の密着性を劣化させ
る恐れがある。
【０００８】一方、ドライ加工により、銅を露出させる
ことは可能だがエッチングガスに含まれるフッ素ガスに
より銅表面がフッ化され該表面上に良好な銅ＣＶＤを行
うことは難しいという問題を生じる。
ことは可能だがエッチングガスに含まれるフッ素ガスに
より銅表面がフッ化され該表面上に良好な銅ＣＶＤを行
うことは難しいという問題を生じる。
【０００９】
【発明が解決しようとする課題】本発明はこれらの課題
に鑑みてなされたもので、中間金属層の横方向エッチン
グを抑え、かつビア底部に汚染の無い銅を露出させ、銅
の選択的化学気相反応によるビアホール埋め込みのため
の最適の前処理を行うことおよび該前処理工程を可能と
する配線構造を実現することを目的とする。
に鑑みてなされたもので、中間金属層の横方向エッチン
グを抑え、かつビア底部に汚染の無い銅を露出させ、銅
の選択的化学気相反応によるビアホール埋め込みのため
の最適の前処理を行うことおよび該前処理工程を可能と
する配線構造を実現することを目的とする。
【００１０】
【課題を解決するための手段】上記目的を達成するため
に、請求項１記載の発明は、基板上に形成する配線の主
材料として銅を用い、かつ層間絶縁膜と銅との密着性向
上のための中間金属層を含む多層配線構造を有する半導
体装置の製造方法において、第１の中間金属層、第１の
銅層および第２の中間金属層の積層構造からなる第１層
配線層、該第１層配線層上の層間絶縁膜および該層間絶
縁膜上にあって前記第１および第２の中間金属層と同一
元素からなる第１の金属層をそれぞれ形成する工程と、
前記第１の金属層、前記層間絶縁膜および前記第２の中
間金属層にビアホールを形成して前記第１の銅層の表面
を露出する工程と、該露出した第１の銅層の表面に対し
２００℃以上の温度で塩素を含むプラズマ処理を施して
該表面の汚染を除去する工程と、前記第１の金属層、な
らびに前記ビアホールの内壁面および底面上に前記第１
の金属層と同一元素からなる第２の金属層をスパッタリ
ングにより堆積する工程と、水素雰囲気中で加熱するこ
とにより前記ビアホールの底面において露出する前記第
１の銅層の表面を還元する工程と、前記銅還元工程に連
続して化学気相成長法により前記第１の銅層の露出表面
上に第２の銅層を成長させて前記ビアホールの埋め込み
を行う工程と、スパッタリングにより前記第２の銅層上
に第３の銅層を堆積し、連続して前記第１および第２の
金属層と同一元素からなる第３の金属層を堆積すること
により第２層配線層を形成する工程とを含むことを特徴
とする。
に、請求項１記載の発明は、基板上に形成する配線の主
材料として銅を用い、かつ層間絶縁膜と銅との密着性向
上のための中間金属層を含む多層配線構造を有する半導
体装置の製造方法において、第１の中間金属層、第１の
銅層および第２の中間金属層の積層構造からなる第１層
配線層、該第１層配線層上の層間絶縁膜および該層間絶
縁膜上にあって前記第１および第２の中間金属層と同一
元素からなる第１の金属層をそれぞれ形成する工程と、
前記第１の金属層、前記層間絶縁膜および前記第２の中
間金属層にビアホールを形成して前記第１の銅層の表面
を露出する工程と、該露出した第１の銅層の表面に対し
２００℃以上の温度で塩素を含むプラズマ処理を施して
該表面の汚染を除去する工程と、前記第１の金属層、な
らびに前記ビアホールの内壁面および底面上に前記第１
の金属層と同一元素からなる第２の金属層をスパッタリ
ングにより堆積する工程と、水素雰囲気中で加熱するこ
とにより前記ビアホールの底面において露出する前記第
１の銅層の表面を還元する工程と、前記銅還元工程に連
続して化学気相成長法により前記第１の銅層の露出表面
上に第２の銅層を成長させて前記ビアホールの埋め込み
を行う工程と、スパッタリングにより前記第２の銅層上
に第３の銅層を堆積し、連続して前記第１および第２の
金属層と同一元素からなる第３の金属層を堆積すること
により第２層配線層を形成する工程とを含むことを特徴
とする。
【００１１】請求項２記載の発明は、基板上に形成する
配線の主材料として銅を用い、かつ層間絶縁膜と銅との
密着性向上のための中間金属層を含む多層配線構造を有
する半導体装置の製造方法において、第１の中間金属
層、第１の銅層および第２の中間金属層の積層構造から
なる第１層配線層、該第１層配線層上の層間絶縁膜およ
び該層間絶縁膜上にあって前記第１および第２の中間金
属層と同一元素からなる第１の金属層をそれぞれ形成す
る工程と、前記第１の金属層、前記層間絶縁膜および前
記第２の中間金属層にビアホールを形成して前記第１の
銅層の表面を露出する工程と、前記第１の金属層、なら
びに前記ビアホールの内壁面および底面上に前記第１の
金属層と同一元素からなる第２の金属層をスパッタリン
グにより堆積する工程と、前記第２の金属層をドライエ
ッチングによる異方性加工により前記ビアホールの内壁
面のみ残して前記ビアホールの底面において前記第１の
銅層の表面を露出する工程と、水素雰囲気中で加熱する
ことにより前記ビアホールの底面において露出する前記
第１の銅層の表面を還元する工程と、前記銅還元工程に
連続して化学気相成長法により前記第１の銅層の露出表
面上に第２の銅層を成長させて前記ビアホールの埋め込
みを行う工程と、スパッタリングにより前記第２の銅層
上に第３の銅層を堆積し、連続して前記第１および第２
の金属層と同一元素からなる第３の金属層を堆積するこ
とにより第２層配線層を形成する工程とを含むことを特
徴とする。
配線の主材料として銅を用い、かつ層間絶縁膜と銅との
密着性向上のための中間金属層を含む多層配線構造を有
する半導体装置の製造方法において、第１の中間金属
層、第１の銅層および第２の中間金属層の積層構造から
なる第１層配線層、該第１層配線層上の層間絶縁膜およ
び該層間絶縁膜上にあって前記第１および第２の中間金
属層と同一元素からなる第１の金属層をそれぞれ形成す
る工程と、前記第１の金属層、前記層間絶縁膜および前
記第２の中間金属層にビアホールを形成して前記第１の
銅層の表面を露出する工程と、前記第１の金属層、なら
びに前記ビアホールの内壁面および底面上に前記第１の
金属層と同一元素からなる第２の金属層をスパッタリン
グにより堆積する工程と、前記第２の金属層をドライエ
ッチングによる異方性加工により前記ビアホールの内壁
面のみ残して前記ビアホールの底面において前記第１の
銅層の表面を露出する工程と、水素雰囲気中で加熱する
ことにより前記ビアホールの底面において露出する前記
第１の銅層の表面を還元する工程と、前記銅還元工程に
連続して化学気相成長法により前記第１の銅層の露出表
面上に第２の銅層を成長させて前記ビアホールの埋め込
みを行う工程と、スパッタリングにより前記第２の銅層
上に第３の銅層を堆積し、連続して前記第１および第２
の金属層と同一元素からなる第３の金属層を堆積するこ
とにより第２層配線層を形成する工程とを含むことを特
徴とする。
【００１２】請求項３記載の発明は、請求項１または２
記載の半導体装置の製造方法において、前記ビアホール
埋め込み工程後に、銅のスパッタ堆積とスパッタエッチ
ングを競合させるバイアススパッタリングにより前記第
２の銅層の表面を平滑化する工程をさらに含むことを特
徴とする。
記載の半導体装置の製造方法において、前記ビアホール
埋め込み工程後に、銅のスパッタ堆積とスパッタエッチ
ングを競合させるバイアススパッタリングにより前記第
２の銅層の表面を平滑化する工程をさらに含むことを特
徴とする。
【００１３】請求項４記載の発明は、請求項１ないし３
のいずれかに記載の半導体装置の製造方法において、前
記第１，第２および第３の金属層の主材料は、タンタ
ル，ニオビウムおよびバナジウムからなる群より選ばれ
たものであることを特徴とする。
のいずれかに記載の半導体装置の製造方法において、前
記第１，第２および第３の金属層の主材料は、タンタ
ル，ニオビウムおよびバナジウムからなる群より選ばれ
たものであることを特徴とする。
【００１４】
【作用】本発明を用いることにより、電気的に良好な特
性を示すビアホール埋め込みを実現可能であり、かつ制
御性の良好な銅配線加工が可能となる。
性を示すビアホール埋め込みを実現可能であり、かつ制
御性の良好な銅配線加工が可能となる。
【００１５】
【実施例】以下、実施例によって本発明を説明する。
【００１６】堆積装置としては特願平２−５６５８６号
において示したものとほぼ同じ銅ＣＶＤ装置を用いた。
図１に装置の概略を示す。反応室１０１は排気孔１０２
を通して、図示しない排気系により排気可能である。試
料基板１０４を板ばね１０５で保持する基板ホルダ１０
３が反応室１０１内に設けられている。ヒータ１０６が
基板ホルダ１０３に内蔵され、基板１０４を所定の温度
に加熱できる。銅の有機錯体または有機金属化合物から
なる原料１０８を収容する原料容器１０７が反応室１０
１の外部に設置されている。反応室１０１内において基
板ホルダ１０３と対向するガス噴射板１０９がパイプ１
１０およびバルブ１１１を介して原料容器１０７に連結
されている。ガス噴射板１０９には多数の微細なガス噴
射口１１２が設けられている。原料容器１０７，パイプ
１１０およびバルブ１１１をヒータ１１３によって所定
の温度に加熱することができ、一方ガス噴射板１０９を
内蔵されているヒータ１１４によって所定の温度に加熱
することができる。還元性のキャリアガスとして水素が
マスフローコントローラ１１７により、必要に応じて水
蒸気がマスフローコントローラ１１８により制御され、
バルブ１１９，１１１によりパイプ１１５を通って原料
容器１０７内に導入される。図中１１６はＯリングを示
す。堆積反応はパイプ１１０を通ったガスと原料容器内
で加熱、蒸発した原料ガスが反応室に導入されて行われ
る。すなわち、原料容器１０７内で加熱され、蒸発した
原料ガスは水素とともに、または水素および水蒸気とと
もにガス噴射口１１２から噴射され、基板ホルダ１０３
に固定された試料基板１０４の表面上に供給される。原
料ガスは試料基板１０４の表面の材質に応じ、ある特定
の材質、アルミニウム，チタン，クロム，ジルコニウ
ム，タングステン，モリブデン，タンタル，バナジウム
またはそれらのシリサイドの上では分解して銅が成長
し、他の特定の材質、酸化シリコンなどの金属酸化物、
窒化シリコン，窒化チタンなどの窒化物の上では分解せ
ず、従って銅が成長しない。これは原料ガスが還元性ガ
スによって還元され、分解する反応に対する各種材質の
触媒作用の差によるものである。従って試料基板表面の
材質を選ぶことによって、試料の全面に銅を成長させる
ことができ、さらに試料表面の特定の位置の材質を他の
位置の材質と変化させることによって、その特定の位置
上に銅を選択的に成長させることもできる。その際、ガ
ス噴射口１１２、すなわちガス噴射板１０９の温度およ
び試料基板１０４の温度を正しく定めることが重要であ
る。ガス噴射口１１２の温度が原料の固化析出温度以下
では、蒸発した原料ガスが噴射板１０９上で固化し、ガ
ス状で噴射されることはない。従ってこの温度では試料
基板の温度に関係なく、銅の成長は生じない。ガス噴射
口１１２の温度が原料ガスの分解温度以上では、原料ガ
スが分解し、銅が原子または分子状態となって試料基板
の表面に到達し、従って試料基板の表面の材質によら
ず、その全面に成長する。ガス噴射口１１２の温度は、
従って、原料ガスの固化析出温度より高く、かつ蒸発し
た原料ガスの分解温度より低くなければならない。一方
試料基板の温度が、その上に銅を選択成長させるべき特
定材質上での原料ガスの分解温度より低ければ、試料基
板の表面に供給された原料ガスは分解せず、従って銅は
成長しない。ガス噴射口１１２の温度が原料である有機
錯体または有機金属の固化析出温度より高く、かつ分解
温度より低く、試料基板の温度がその上に銅を選択成長
させるべき材質上での原料ガスの分解温度以上である場
合においてのみ、銅を試料基板の表面の特定の個所に選
択成長させることができる。試料基板の温度が高すぎる
と、選択成長した銅の結晶粒が粗大化し、その表面が粗
れるので好ましくない。出発原料としては、例えばビス
ヘキサフロロアセチルアセトナト銅等の銅の二価のβ−
ジケトナト化合物または銅の一価ヘキサフロロアセチル
アセトナトにトリメチルビニルシリル等の電子供与性の
リガンドを付加した化合物などを使用することができ
る。
において示したものとほぼ同じ銅ＣＶＤ装置を用いた。
図１に装置の概略を示す。反応室１０１は排気孔１０２
を通して、図示しない排気系により排気可能である。試
料基板１０４を板ばね１０５で保持する基板ホルダ１０
３が反応室１０１内に設けられている。ヒータ１０６が
基板ホルダ１０３に内蔵され、基板１０４を所定の温度
に加熱できる。銅の有機錯体または有機金属化合物から
なる原料１０８を収容する原料容器１０７が反応室１０
１の外部に設置されている。反応室１０１内において基
板ホルダ１０３と対向するガス噴射板１０９がパイプ１
１０およびバルブ１１１を介して原料容器１０７に連結
されている。ガス噴射板１０９には多数の微細なガス噴
射口１１２が設けられている。原料容器１０７，パイプ
１１０およびバルブ１１１をヒータ１１３によって所定
の温度に加熱することができ、一方ガス噴射板１０９を
内蔵されているヒータ１１４によって所定の温度に加熱
することができる。還元性のキャリアガスとして水素が
マスフローコントローラ１１７により、必要に応じて水
蒸気がマスフローコントローラ１１８により制御され、
バルブ１１９，１１１によりパイプ１１５を通って原料
容器１０７内に導入される。図中１１６はＯリングを示
す。堆積反応はパイプ１１０を通ったガスと原料容器内
で加熱、蒸発した原料ガスが反応室に導入されて行われ
る。すなわち、原料容器１０７内で加熱され、蒸発した
原料ガスは水素とともに、または水素および水蒸気とと
もにガス噴射口１１２から噴射され、基板ホルダ１０３
に固定された試料基板１０４の表面上に供給される。原
料ガスは試料基板１０４の表面の材質に応じ、ある特定
の材質、アルミニウム，チタン，クロム，ジルコニウ
ム，タングステン，モリブデン，タンタル，バナジウム
またはそれらのシリサイドの上では分解して銅が成長
し、他の特定の材質、酸化シリコンなどの金属酸化物、
窒化シリコン，窒化チタンなどの窒化物の上では分解せ
ず、従って銅が成長しない。これは原料ガスが還元性ガ
スによって還元され、分解する反応に対する各種材質の
触媒作用の差によるものである。従って試料基板表面の
材質を選ぶことによって、試料の全面に銅を成長させる
ことができ、さらに試料表面の特定の位置の材質を他の
位置の材質と変化させることによって、その特定の位置
上に銅を選択的に成長させることもできる。その際、ガ
ス噴射口１１２、すなわちガス噴射板１０９の温度およ
び試料基板１０４の温度を正しく定めることが重要であ
る。ガス噴射口１１２の温度が原料の固化析出温度以下
では、蒸発した原料ガスが噴射板１０９上で固化し、ガ
ス状で噴射されることはない。従ってこの温度では試料
基板の温度に関係なく、銅の成長は生じない。ガス噴射
口１１２の温度が原料ガスの分解温度以上では、原料ガ
スが分解し、銅が原子または分子状態となって試料基板
の表面に到達し、従って試料基板の表面の材質によら
ず、その全面に成長する。ガス噴射口１１２の温度は、
従って、原料ガスの固化析出温度より高く、かつ蒸発し
た原料ガスの分解温度より低くなければならない。一方
試料基板の温度が、その上に銅を選択成長させるべき特
定材質上での原料ガスの分解温度より低ければ、試料基
板の表面に供給された原料ガスは分解せず、従って銅は
成長しない。ガス噴射口１１２の温度が原料である有機
錯体または有機金属の固化析出温度より高く、かつ分解
温度より低く、試料基板の温度がその上に銅を選択成長
させるべき材質上での原料ガスの分解温度以上である場
合においてのみ、銅を試料基板の表面の特定の個所に選
択成長させることができる。試料基板の温度が高すぎる
と、選択成長した銅の結晶粒が粗大化し、その表面が粗
れるので好ましくない。出発原料としては、例えばビス
ヘキサフロロアセチルアセトナト銅等の銅の二価のβ−
ジケトナト化合物または銅の一価ヘキサフロロアセチル
アセトナトにトリメチルビニルシリル等の電子供与性の
リガンドを付加した化合物などを使用することができ
る。
【００１７】〔実施例１〕本発明を多層配線ビア埋め込
みに適用した一例を図２に示す。本例は、トランジスタ
の製造工程を経た半導体基板上の多層配線を例としたも
のである。
みに適用した一例を図２に示す。本例は、トランジスタ
の製造工程を経た半導体基板上の多層配線を例としたも
のである。
【００１８】まず、図２の（ａ）に示すように、半導体
基板２０１上に絶縁膜、例えば酸化シリコン２０２を形
成し、この絶縁膜２０２上に第１の中間金属層、例えば
タンタル２０３，第１の銅層２０４および第２の中間金
属層、例えばタンタル２０５よりなる第１層配線層を連
続的にスパッタリングにより形成し反応性イオンエッチ
ングにより加工する。次に、例えばプラズマＣＶＤによ
りシリコン窒化膜またはシリコン酸化膜を層間絶縁膜２
０６として堆積し、さらにこの層間絶縁膜２０６の上に
第１および第２の中間金属層２０３および２０５と同一
元素からなる第１の金属層、ここではタンタル２０７を
スパッタにより堆積する。
基板２０１上に絶縁膜、例えば酸化シリコン２０２を形
成し、この絶縁膜２０２上に第１の中間金属層、例えば
タンタル２０３，第１の銅層２０４および第２の中間金
属層、例えばタンタル２０５よりなる第１層配線層を連
続的にスパッタリングにより形成し反応性イオンエッチ
ングにより加工する。次に、例えばプラズマＣＶＤによ
りシリコン窒化膜またはシリコン酸化膜を層間絶縁膜２
０６として堆積し、さらにこの層間絶縁膜２０６の上に
第１および第２の中間金属層２０３および２０５と同一
元素からなる第１の金属層、ここではタンタル２０７を
スパッタにより堆積する。
【００１９】次に、図２の（ｂ）に示すように第１の金
属層２０７，層間絶縁膜２０６および第２の中間金属層
２０５に対しフッ素含有ガス、例えばＣＨＦ3 と酸素と
の混合ガスを用いた反応性イオンエッチングを施すこと
によりビアホール２０８を開孔し、第１の銅層２０４を
露出する。この露出した第１の銅層２０４に対し２００
℃以上の温度で塩素を含むプラズマ処理を行って第１の
銅層２０４の表面の汚染を除去する。
属層２０７，層間絶縁膜２０６および第２の中間金属層
２０５に対しフッ素含有ガス、例えばＣＨＦ3 と酸素と
の混合ガスを用いた反応性イオンエッチングを施すこと
によりビアホール２０８を開孔し、第１の銅層２０４を
露出する。この露出した第１の銅層２０４に対し２００
℃以上の温度で塩素を含むプラズマ処理を行って第１の
銅層２０４の表面の汚染を除去する。
【００２０】次に、図２の（ｃ）に示すように、第１の
金属層２０７と同一元素からなる第２の金属層２０９お
よび第２の銅層２１０を、第１の金属層２０７上および
ビアホール２０８の側面と底面にスパッタリングにより
堆積する。
金属層２０７と同一元素からなる第２の金属層２０９お
よび第２の銅層２１０を、第１の金属層２０７上および
ビアホール２０８の側面と底面にスパッタリングにより
堆積する。
【００２１】次に、図２の（ｄ）に示すように、化学気
相成長装置内で１０００Ｐａ以上の水素雰囲気中で２０
０℃以上で加熱し、ビアホール底面の銅を還元し、連続
して化学気相成長法による第３の銅層２１１を形成し、
ビアホール２０８の埋め込みを行う。ここで、ビアホー
ルの埋め込みの標準的な処理条件としては、原料として
ビスヘキサフロロアセチルアセトナト銅を用いた場合に
は原料温度を９０℃に設定し、水素１００ｃｃ／ｍｉｎ
と水蒸気１０ｃｃ／ｍｉｎと共に原料を反応室１０１に
導入し、反応室内１０１の圧力を２０００Ｐａとし、基
板温度３９０℃で銅を堆積する。トリメチルビニルシリ
ルヘキサフロロアセチルアセトナト銅を用いた場合は原
料温度６５℃に設定し、水素１００ｃｃ／ｍｉｎととも
に原料を反応室内１０１に導入し、反応室１０１の圧力
１０００Ｐａ、基板温度２５０℃で銅を堆積する。ＣＶ
Ｄによる第３銅膜２１１は微細ビアホールでの被覆性が
良いという利点がある反面、堆積速度が遅いためビアホ
ールを充填した後は、さらにスパッタリングにより第４
の銅層２１２および第１の金属層２０７と同一元素から
なる第３の金属層２１３を連続的に堆積する。その後、
図２の（ｅ）に示すように塩素を含有するガスを用いた
ドライエッチングにより所定パターンの上層の配線層を
形成する。
相成長装置内で１０００Ｐａ以上の水素雰囲気中で２０
０℃以上で加熱し、ビアホール底面の銅を還元し、連続
して化学気相成長法による第３の銅層２１１を形成し、
ビアホール２０８の埋め込みを行う。ここで、ビアホー
ルの埋め込みの標準的な処理条件としては、原料として
ビスヘキサフロロアセチルアセトナト銅を用いた場合に
は原料温度を９０℃に設定し、水素１００ｃｃ／ｍｉｎ
と水蒸気１０ｃｃ／ｍｉｎと共に原料を反応室１０１に
導入し、反応室内１０１の圧力を２０００Ｐａとし、基
板温度３９０℃で銅を堆積する。トリメチルビニルシリ
ルヘキサフロロアセチルアセトナト銅を用いた場合は原
料温度６５℃に設定し、水素１００ｃｃ／ｍｉｎととも
に原料を反応室内１０１に導入し、反応室１０１の圧力
１０００Ｐａ、基板温度２５０℃で銅を堆積する。ＣＶ
Ｄによる第３銅膜２１１は微細ビアホールでの被覆性が
良いという利点がある反面、堆積速度が遅いためビアホ
ールを充填した後は、さらにスパッタリングにより第４
の銅層２１２および第１の金属層２０７と同一元素から
なる第３の金属層２１３を連続的に堆積する。その後、
図２の（ｅ）に示すように塩素を含有するガスを用いた
ドライエッチングにより所定パターンの上層の配線層を
形成する。
【００２２】形成された多層配線の密着性は良好で、か
つビア埋め込みは低抵抗であった。
つビア埋め込みは低抵抗であった。
【００２３】〔実施例２〕本実施例も実施例１と同様に
多層配線ビア埋め込みに適用した一例であり、図３を参
照して説明する。
多層配線ビア埋め込みに適用した一例であり、図３を参
照して説明する。
【００２４】図３の（ａ）から（ｂ）までに示す工程の
うち、ビアホールを開孔して銅を露出させる工程までが
実施例１と同様であるので、その説明を省略する。本実
施例の特徴部分は上記ビアホール開孔工程以降の工程に
ある。
うち、ビアホールを開孔して銅を露出させる工程までが
実施例１と同様であるので、その説明を省略する。本実
施例の特徴部分は上記ビアホール開孔工程以降の工程に
ある。
【００２５】すなわち、第１の金属層２０７上にこれと
同一元素からなる第２の金属層３０１をスパッタリング
により堆積したのち、この第２の金属層３０１のうち、
ドライエッチングによる異方性加工によりビアホール２
０８の側壁の部分のみを図３の（ｃ）に示すように残
し、ビアホール２０８の底面に下層配線としての第１の
銅層２０４の表面を再び露出させる。ここで、実施例１
と同様に、第１の銅層２０４の露出表面に対し２００℃
以上の温度で塩素を含むプラズマ処理を施すことによっ
て銅表面の汚染を除去する。
同一元素からなる第２の金属層３０１をスパッタリング
により堆積したのち、この第２の金属層３０１のうち、
ドライエッチングによる異方性加工によりビアホール２
０８の側壁の部分のみを図３の（ｃ）に示すように残
し、ビアホール２０８の底面に下層配線としての第１の
銅層２０４の表面を再び露出させる。ここで、実施例１
と同様に、第１の銅層２０４の露出表面に対し２００℃
以上の温度で塩素を含むプラズマ処理を施すことによっ
て銅表面の汚染を除去する。
【００２６】次に、図３の（ｄ）に示すように、化学気
相成長装置内で水素雰囲気中で加熱し、ビアホール２０
８の底面から露出している第１の銅層２０４の表面の銅
を還元し、連続して化学気相成長法による第２の銅層３
０２を形成することによって、ビアホール２０８の埋め
込みを行う。
相成長装置内で水素雰囲気中で加熱し、ビアホール２０
８の底面から露出している第１の銅層２０４の表面の銅
を還元し、連続して化学気相成長法による第２の銅層３
０２を形成することによって、ビアホール２０８の埋め
込みを行う。
【００２７】次いで、図３の（ｅ）に示すように、第２
の銅層３０２の上にスパッタリングにより第３の銅層３
０３を形成するとともに、これに連続して第１の金属層
２０７と同一元素からなる第３の金属層３０４を堆積す
る。その後、塩素を含有するガスを用いたドライエッチ
ングにより所定パターンの上層の配線層を形成する。
の銅層３０２の上にスパッタリングにより第３の銅層３
０３を形成するとともに、これに連続して第１の金属層
２０７と同一元素からなる第３の金属層３０４を堆積す
る。その後、塩素を含有するガスを用いたドライエッチ
ングにより所定パターンの上層の配線層を形成する。
【００２８】形成された多層配線の密着性は良好で、か
つビア埋め込みは低抵抗であった。
つビア埋め込みは低抵抗であった。
【００２９】〔実施例３〕本実施例も実施例１と同様に
多層配線ビア埋め込みに適用した一例であり、図４を参
照して説明する。
多層配線ビア埋め込みに適用した一例であり、図４を参
照して説明する。
【００３０】本実施例では、実施例１における図２の
（ｄ）に示した工程まで進行した基板を用いる。図４の
（ａ）に示すように、この基板の第３の銅層２１１に対
し、銅のスパッタ堆積とスパッタエッチングを競合させ
るバイアススパッタリングを施すことによって化学気相
成長法による第３の銅層２１１の表面を平滑化する。次
いで、図４の（ｂ）に示すように、第１の金属層２０７
と同一元素からなる第３金属層４０１をスパッタリング
により堆積したのち、塩素を含有するガスを用いたドラ
イエッチングにより所定のパターンの上層の配線層を形
成する。
（ｄ）に示した工程まで進行した基板を用いる。図４の
（ａ）に示すように、この基板の第３の銅層２１１に対
し、銅のスパッタ堆積とスパッタエッチングを競合させ
るバイアススパッタリングを施すことによって化学気相
成長法による第３の銅層２１１の表面を平滑化する。次
いで、図４の（ｂ）に示すように、第１の金属層２０７
と同一元素からなる第３金属層４０１をスパッタリング
により堆積したのち、塩素を含有するガスを用いたドラ
イエッチングにより所定のパターンの上層の配線層を形
成する。
【００３１】形成された多層配線の密着性は良好で、か
つビア埋め込みは低抵抗であった。
つビア埋め込みは低抵抗であった。
【００３２】〔実施例４〕本実施例は、実施例１または
３における下層および上層の配線層形成工程に際し、異
方性加工技術を利用することによって図５に示すように
各配線層の側壁にも中間金属層または窒化シリコン膜５
０１を形成する工程をさらに含むものである。
３における下層および上層の配線層形成工程に際し、異
方性加工技術を利用することによって図５に示すように
各配線層の側壁にも中間金属層または窒化シリコン膜５
０１を形成する工程をさらに含むものである。
【００３３】形成された多層配線の密着性は良好で、か
つビア埋め込みは低抵抗であった。
つビア埋め込みは低抵抗であった。
【００３４】上記実施例１〜４においては、配線層の銅
表面の汚染を除去するのに塩素を含むプラズマ処理を用
いているが、この塩素プラズマ処理温度については、図
６を参考に設定することができる。図６は、塩化銅の固
相、気相の平衡定数をＪＡＮＡＦのデータを元にグラフ
にしたものである。図６から、３量体の形で蒸発するこ
とがわかる。装置形状、反応条件で若干の差はあるが、
２００℃以上で塩化銅が表面に析出することなく、表面
を清浄化することができる。実際に２００℃での塩素プ
ラズマ処理では良好な結果が得られている。
表面の汚染を除去するのに塩素を含むプラズマ処理を用
いているが、この塩素プラズマ処理温度については、図
６を参考に設定することができる。図６は、塩化銅の固
相、気相の平衡定数をＪＡＮＡＦのデータを元にグラフ
にしたものである。図６から、３量体の形で蒸発するこ
とがわかる。装置形状、反応条件で若干の差はあるが、
２００℃以上で塩化銅が表面に析出することなく、表面
を清浄化することができる。実際に２００℃での塩素プ
ラズマ処理では良好な結果が得られている。
【００３５】本発明では四塩化珪素と窒素の混合ガスで
３から５Ｐａの圧力、基板温度２００から２５０℃の範
囲、電力１００から２００Ｗの範囲で塩素プラズマ処理
を行うことができる。
３から５Ｐａの圧力、基板温度２００から２５０℃の範
囲、電力１００から２００Ｗの範囲で塩素プラズマ処理
を行うことができる。
【００３６】
【発明の効果】以上説明したように、本発明によれば、
低抵抗のビア埋め込み部分を有する銅多層配線を信頼性
良く形成することが可能となり、ＬＳＩ生産ラインにお
いて技術的および経済的に顕著な進歩をもたらすことが
できる。
低抵抗のビア埋め込み部分を有する銅多層配線を信頼性
良く形成することが可能となり、ＬＳＩ生産ラインにお
いて技術的および経済的に顕著な進歩をもたらすことが
できる。
【図１】本発明に用いた半導体装置の製造装置の模式的
断面図である。
断面図である。
【図２】本発明を適用した多層配線ビア埋め込みを説明
する図である。
する図である。
【図３】本発明を適用した多層配線ビア埋め込みを説明
する図である。
する図である。
【図４】本発明を適用した多層配線ビア埋め込みを説明
する図である。
する図である。
【図５】本発明を適用した多層配線ビア埋め込みを説明
する図である。
する図である。
【図６】塩化銅の固相、気相の平衡定数を示すグラフで
ある。
ある。
１０１ 反応室 １０２ 排気孔 １０３ 基板ホルダ １０４ 基板 １０５ 板ばね １０６ ヒータ １０７ 原料容器 １０８ 原料 １０９ ガス噴射板 １１０ パイプ １１１ バルブ １１２ ガス噴射口 １１３ ヒータ １１４ ヒータ １１５ パイプ １１６ Ｏリング １１７ マスフローコントローラ １１８ マスフローコントローラ １１９ バルブ ２０１ 半導体基板 ２０２ 絶縁膜 ２０３ 第１の中間金属層 ２０４ 第１の銅層 ２０５ 第２の中間金属層 ２０６ 層間絶縁膜 ２０７ 第１の金属層 ２０８ ビアホール ２０９ 第２の金属層 ２１０ 第２の銅層 ２１１ 第３の銅層 ２１２ 第４の銅層 ２１３ 第３の金属層 ３０１ 第２の金属層 ３０２ 第２の銅層 ３０３ 第３の銅層 ３０４ 第３の金属層 ４０１ 第３の金属層 ５０１ 窒化シリコン膜
Claims (4)
- 【請求項１】 基板上に形成する配線の主材料として銅
を用い、かつ層間絶縁膜と銅との密着性向上のための中
間金属層を含む多層配線構造を有する半導体装置の製造
方法において、 第１の中間金属層、第１の銅層および第２の中間金属層
の積層構造からなる第１層配線層、該第１層配線層上の
層間絶縁膜および該層間絶縁膜上にあって前記第１およ
び第２の中間金属層と同一元素からなる第１の金属層を
それぞれ形成する工程と、 前記第１の金属層、前記層間絶縁膜および前記第２の中
間金属層にビアホールを形成して前記第１の銅層の表面
を露出する工程と、 該露出した第１の銅層の表面に対し２００℃以上の温度
で塩素を含むプラズマ処理を施して該表面の汚染を除去
する工程と、 前記第１の金属層、ならびに前記ビアホールの内壁面お
よび底面上に前記第１の金属層と同一元素からなる第２
の金属層をスパッタリングにより堆積する工程と、 水素雰囲気中で加熱することにより前記ビアホールの底
面において露出する前記第１の銅層の表面を還元する工
程と、 前記銅還元工程に連続して化学気相成長法により前記第
１の銅層の露出表面上に第２の銅層を成長させて前記ビ
アホールの埋め込みを行う工程と、 スパッタリングにより前記第２の銅層上に第３の銅層を
堆積し、連続して前記第１および第２の金属層と同一元
素からなる第３の金属層を堆積することにより第２層配
線層を形成する工程とを含むことを特徴とする半導体装
置の製造方法。 - 【請求項２】 基板上に形成する配線の主材料として銅
を用い、かつ層間絶縁膜と銅との密着性向上のための中
間金属層を含む多層配線構造を有する半導体装置の製造
方法において、 第１の中間金属層、第１の銅層および第２の中間金属層
の積層構造からなる第１層配線層、該第１層配線層上の
層間絶縁膜および該層間絶縁膜上にあって前記第１およ
び第２の中間金属層と同一元素からなる第１の金属層を
それぞれ形成する工程と、 前記第１の金属層、前記層間絶縁膜および前記第２の中
間金属層にビアホールを形成して前記第１の銅層の表面
を露出する工程と、 前記第１の金属層、ならびに前記ビアホールの内壁面お
よび底面上に前記第１の金属層と同一元素からなる第２
の金属層をスパッタリングにより堆積する工程と、 前記第２の金属層をドライエッチングによる異方性加工
により前記ビアホールの内壁面のみ残して前記ビアホー
ルの底面において前記第１の銅層の表面を露出する工程
と、 水素雰囲気中で加熱することにより前記ビアホールの底
面において露出する前記第１の銅層の表面を還元する工
程と、 前記銅還元工程に連続して化学気相成長法により前記第
１の銅層の露出表面上に第２の銅層を成長させて前記ビ
アホールの埋め込みを行う工程と、 スパッタリングにより前記第２の銅層上に第３の銅層を
堆積し、連続して前記第１および第２の金属層と同一元
素からなる第３の金属層を堆積することにより第２層配
線層を形成する工程とを含むことを特徴とする半導体装
置の製造方法。 - 【請求項３】 請求項１または２記載の半導体装置の製
造方法において、 前記ビアホール埋め込み工程後に、銅のスパッタ堆積と
スパッタエッチングを競合させるバイアススパッタリン
グにより前記第２の銅層の表面を平滑化する工程をさら
に含むことを特徴とする半導体装置の製造方法。 - 【請求項４】 請求項１ないし３のいずれかに記載の半
導体装置の製造方法において、 前記第１，第２および第３の金属層の主材料は、タンタ
ル，ニオビウムおよびバナジウムからなる群より選ばれ
たものであることを特徴とする半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP01085293A JP3156886B2 (ja) | 1993-01-26 | 1993-01-26 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP01085293A JP3156886B2 (ja) | 1993-01-26 | 1993-01-26 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH06224194A true JPH06224194A (ja) | 1994-08-12 |
| JP3156886B2 JP3156886B2 (ja) | 2001-04-16 |
Family
ID=11761893
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP01085293A Expired - Lifetime JP3156886B2 (ja) | 1993-01-26 | 1993-01-26 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3156886B2 (ja) |
Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5759915A (en) * | 1993-11-11 | 1998-06-02 | Kabushiki Kaisha Toshiba | Method of forming semiconductor device having an improved buried electrode formed by selective CVD |
| KR100363976B1 (ko) * | 1998-11-27 | 2002-12-11 | 샤프 가부시키가이샤 | 반도체장치의 제조방법 |
| US6716749B2 (en) | 1999-08-10 | 2004-04-06 | Renesas Technology Corporation | Semiconductor integrated circuit device and manufacturing method of semiconductor integrated circuit device |
| US6723631B2 (en) | 2000-09-29 | 2004-04-20 | Renesas Technology Corporation | Fabrication method of semiconductor integrated circuit device |
| US6764950B2 (en) | 2000-04-05 | 2004-07-20 | Renesas Technology Corp. | Fabrication method for semiconductor integrated circuit device |
| US7642652B2 (en) | 2000-05-08 | 2010-01-05 | Renesas Technology Corp. | Semiconductor integrated circuit device and a method of manufacturing the same |
| CN110739269A (zh) * | 2019-10-25 | 2020-01-31 | 武汉新芯集成电路制造有限公司 | 半导体器件及其形成方法 |
-
1993
- 1993-01-26 JP JP01085293A patent/JP3156886B2/ja not_active Expired - Lifetime
Cited By (16)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5759915A (en) * | 1993-11-11 | 1998-06-02 | Kabushiki Kaisha Toshiba | Method of forming semiconductor device having an improved buried electrode formed by selective CVD |
| KR100363976B1 (ko) * | 1998-11-27 | 2002-12-11 | 샤프 가부시키가이샤 | 반도체장치의 제조방법 |
| US6815330B2 (en) | 1999-08-10 | 2004-11-09 | Renesas Technology Corp. | Semiconductor integrated circuit device and manufacturing method of semiconductor integrated circuit device |
| US6849535B2 (en) | 1999-08-10 | 2005-02-01 | Renesas Technology Corp. | Semiconductor integrated circuit device and manufacturing method of semiconductor integrated circuit device |
| US6756679B2 (en) | 1999-08-10 | 2004-06-29 | Hitachi, Ltd. | Semiconductor integrated circuit device and manufacturing method of semiconductor integrated circuit device |
| US6864169B2 (en) | 1999-08-10 | 2005-03-08 | Renesas Technology Corp. | Semiconductor integrated circuit device and manufacturing method of semiconductor integrated circuit device |
| US6797609B2 (en) | 1999-08-10 | 2004-09-28 | Renesas Technology Corp. | Semiconductor integrated circuit device and manufacturing method of semiconductor integrated circuit device |
| US6797606B2 (en) | 1999-08-10 | 2004-09-28 | Renesas Technology Corp. | Semiconductor integrated circuit device and manufacturing method of semiconductor integrated circuit device |
| US6716749B2 (en) | 1999-08-10 | 2004-04-06 | Renesas Technology Corporation | Semiconductor integrated circuit device and manufacturing method of semiconductor integrated circuit device |
| US6764950B2 (en) | 2000-04-05 | 2004-07-20 | Renesas Technology Corp. | Fabrication method for semiconductor integrated circuit device |
| US7232757B2 (en) | 2000-04-05 | 2007-06-19 | Renesas Technology Corp. | Semiconductor integrated circuit device and fabrication method for semiconductor integrated circuit device |
| US7642652B2 (en) | 2000-05-08 | 2010-01-05 | Renesas Technology Corp. | Semiconductor integrated circuit device and a method of manufacturing the same |
| US6723631B2 (en) | 2000-09-29 | 2004-04-20 | Renesas Technology Corporation | Fabrication method of semiconductor integrated circuit device |
| US7084063B2 (en) | 2000-09-29 | 2006-08-01 | Hitachi, Ltd. | Fabrication method of semiconductor integrated circuit device |
| CN110739269A (zh) * | 2019-10-25 | 2020-01-31 | 武汉新芯集成电路制造有限公司 | 半导体器件及其形成方法 |
| CN110739269B (zh) * | 2019-10-25 | 2020-11-20 | 武汉新芯集成电路制造有限公司 | 半导体器件及其形成方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP3156886B2 (ja) | 2001-04-16 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP2828540B2 (ja) | シリコン半導体ウエハのための低抵抗かつ低欠陥密度のタングステンコンタクトを形成する方法 | |
| KR100599434B1 (ko) | 반도체 소자의 금속배선 형성방법 | |
| US6458684B1 (en) | Single step process for blanket-selective CVD aluminum deposition | |
| US6218301B1 (en) | Deposition of tungsten films from W(CO)6 | |
| JPH02256238A (ja) | 金属薄膜成長方法および装置 | |
| US6066358A (en) | Blanket-selective chemical vapor deposition using an ultra-thin nucleation layer | |
| JP2008244298A (ja) | 金属膜の成膜方法、多層配線構造の形成方法、半導体装置の製造方法、成膜装置 | |
| JPS6333569A (ja) | 金属薄膜の製造方法 | |
| KR100396891B1 (ko) | 반도체 소자의 금속 배선 형성 방법 | |
| JP6030439B2 (ja) | マンガン含有膜の形成方法、処理システム、および電子デバイスの製造方法 | |
| US5672385A (en) | Titanium nitride film-MOCVD method incorporating use of tetrakisdialkylaminotitanium as a source gas | |
| US6025269A (en) | Method for depositioning a substantially void-free aluminum film over a refractory metal nitride layer | |
| JPH10214896A (ja) | 半導体装置の製造方法及び製造装置 | |
| KR100594276B1 (ko) | 반도체 소자의 금속 배선 형성 방법 | |
| JP3156886B2 (ja) | 半導体装置の製造方法 | |
| JP3287042B2 (ja) | 半導体装置の製造方法 | |
| JP2006066642A (ja) | 半導体装置の製造方法 | |
| JP3176840B2 (ja) | 半導体装置の製造方法 | |
| JP2002329682A (ja) | Ｃｕ薄膜作製方法 | |
| KR100540188B1 (ko) | 반도체장치의 제조방법 | |
| JP2003022985A (ja) | 半導体装置の製造方法およびその製造装置 | |
| JP3149912B2 (ja) | 半導体装置およびその製造方法 | |
| JPH03110842A (ja) | 堆積膜形成法 | |
| JPH0467655A (ja) | 半導体装置およびその製造方法 | |
| JP2907236B2 (ja) | 半導体装置の製造方法 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| FPAY | Renewal fee payment (prs date is renewal date of database) |
Year of fee payment: 8 Free format text: PAYMENT UNTIL: 20090209 |
|
| FPAY | Renewal fee payment (prs date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090209 Year of fee payment: 8 |
|
| FPAY | Renewal fee payment (prs date is renewal date of database) |
Year of fee payment: 9 Free format text: PAYMENT UNTIL: 20100209 |
|
| FPAY | Renewal fee payment (prs date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110209 Year of fee payment: 10 |
|
| FPAY | Renewal fee payment (prs date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110209 Year of fee payment: 10 |
|
| FPAY | Renewal fee payment (prs date is renewal date of database) |
Year of fee payment: 11 Free format text: PAYMENT UNTIL: 20120209 |
|
| FPAY | Renewal fee payment (prs date is renewal date of database) |
Year of fee payment: 12 Free format text: PAYMENT UNTIL: 20130209 |
|
| EXPY | Cancellation because of completion of term |