JP2737932B2 - 画像データ縮小装置 - Google Patents

Description

【発明の詳細な説明】 産業上の利用分野 本発明は、光ファイルシステム、パーソナルコンピュ
ータ等の画像処理装置に利用する画像データ縮小装置に
関する。

従来の技術 一般に、この種の画像データ縮小装置は、原画像デー
タをn/N（ｎ、Ｎは整数、ｎ＜Ｎ）に縮小する場合、主
走査方向のＮビットのデータをｎビットに間引くことに
より主走査方向を縮小し、また、副走査方向のＮライン
をｎラインに間引くことにより副走査方向を縮小する。

この場合、単に間引くだけでは、縮小された画質が劣
化するので、主走査方向を縮小する場合には、間引かれ
るビットとその次のビットが論理和演算されたデータが
１つのビットを代表し、副走査方向を縮小する場合に
は、間引かれるラインの各ビットとその次のラインの各
ビットがそれぞれ論理和演算されたデータが１つのライ
ンの各ビットを代表するように構成されている。

従来、この種の画像データ縮小装置としては、イメー
ジ処理専用のプロセッサにより原画像データを縮小する
演算やアドレス演算を行う装置が知られており、また、
他の装置としては、原画像データを１ライン毎にソフト
ウエアにより処理することにより縮小するものが知られ
ている。

発明が解決しようとする課題 しかしながら、上記従来の画像データ縮小装置では、
ソフトウエアにより画像データを縮小するので、画像デ
ータを高速で縮小することができないという問題点があ
る。

本発明は、上記従来の問題点に鑑み、画像データを高
速で縮小することができる画像データ縮小装置を提供す
ることを目的とする。

課題を解決するための手段 本発明は上記目的を達成するために、画像データを順
次シフトするとともに、主走査方向に間引かれるビット
とその次のビットの論理和信号を出力するためのOR回路
を備える第１のシフトレジスタと、第１のシフトレジス
タからの画像データを順次シフトする第２のシフトレジ
スタと、１ワードの総ビット数がＮであってｎ（ｎ、Ｎ
は整数、ｎ＜Ｎ）個のビット「１」と（Ｎ−ｎ）個のビ
ット「０」とからなる縮小比データを設定する縮小比設
定回路と、縮小比データのビット「０」に対応するとき
に第１のシフトレジスタのOR回路をアクティブにする信
号を出力するとともに、第２のシフトレジスタのクロッ
ク信号を停止するクロック制御回路と、少なくとも２ラ
イン分の画像データを格納するラインメモリと、ワイヤ
ードORにより、副走査方向に間引かれるラインの各ビッ
トとその次のラインの各ビットのそれぞれの論理和信号
を出力するバッファと、ラインメモリ及びバッファを制
御する制御回路とを有するものである。

作 用 本発明は上記構成によって、クロック信号の停止によ
り第２のシフトレジスタへの画像データの取り込みをや
めて主走査方向に画像データを縮小し、縮小比データの
ビット「０」に対応するときに制御回路によりラインを
間引くとともに、論理和信号を出力して副走査方向に画
像データを縮小することができる。

実施例 以下、図面を参照して本発明の実施例を説明する。第
１図は、本発明に係る画像データ縮小装置の一実施例を
示す概略ブロック図、第２図は、第１図の主走査OR回路
を示す要部回路図、第３図は、第１図のラインメモリ／
副走査OR回路を示す要部回路図、第４図は、第１図の画
像データ縮小装置の動作説明図である。

第１図において、１は、ビット数Ｎのデータバス、２
は、第４図（ａ）に示すように、主走査方向がＮビット
からなるワードをｘ個連ねたｘ×Ｎビットであって副走
査方向がｙドットのデータバス１上の画像データ（ｘ×
Ｎ×ｙドット）の主走査方向を後述するような論理和演
算（OR）とクロックIIの停止により、ｘ×ｎドット（ｎ
＜Ｎ）に縮小する主走査OR回路である。

３は、ラインメモリを備えるとともに、主走査OR回路
２により主走査方向が縮小された画像データ（ｘ×ｎ×
ｙドット）の副走査方向を後述するような論理和演算
（OR）により、第４図（ｂ）に示すような画像データ
（ｘ×ｎ×ｙ×（n/N）ドット。但し、n/Nは整数）に縮
小し、データバス４に出力するラインメモリ／副走査OR
回路である。

第２図において、21は、データバス１上の画像データ
（Ｎビット）を一時格納するためのバッファ、22は、バ
ッファ21からの画像データをデータバス１のデータ転送
速度のＮ倍のクロックＩで転送するＮ＋１段のシフトレ
ジスタであり、このシフトレジスタ22の最終段とその前
の段の間には、後述するクロック制御回路27からのOR制
御信号により、主走査方向に間引かれるビットとその次
のビットの論理和信号を出力するためのANDゲートとOR
ゲートが接続されている。

23は、シフトレジスタ22からの画像データを後述する
クロックIIにより取り込んでその主走査方向を縮小し、
また、出力するシフトレジスタ、24は、シフトレジスタ
23からの画像データを一時格納するためのバッファであ
る。

縮小後、１ラインはｘ×ｎビットなるが、25は、１ワ
ードをＮビットとした場合の主走査方向縮小後のワード
数（ｘ×n/Nが整数でない場合には切り上げられた整数
値）が予めセットされる主走査ワード数レジスタ、26
は、縮小比n/Nに応じて、１ワードの総ビット数がＮで
あってｎ個のビット「１」の縮小比データが予めセット
される縮小比レジスタであり、縮小比が11/16である場
合、例えば （1110110110110101） のデータが予めセットされる。

27は、縮小比レジスタ26にセットされた縮小比データ
がビット「０」に対応するときに、アクティブなOR制御
信号を出力するとともにクロックIIを停止し、また、ク
ロックIIが主走査ワード数レジスタ25にセットされたワ
ード数に達したときに、シフトレジスタ23に格納された
データをバッファ24に転送させるクロック制御回路であ
る 第３図において、31は、ワイヤードORにより、副走査
方向に間引かれるラインの各ビットとその次のラインの
各ビットのそれぞれの論理和信号を出力する副走査ORバ
ッファ、32は、副走査方向に間引かれるラインとその次
のラインのデータを格納するための少なくともＮ個のラ
インメモリである。

33は、前述した主走査ワード数レジスタ25にセットさ
れたワード数分の副走査ORバッファ31を制御するととも
に、縮小比レジスタ26からの縮小比データにより、副走
査OR回路31にセットされた縮小比データのビット「０」
とその次のビットに対応するラインメモリ32の書き込み
及び読み出し用のアドレス信号を出力する副走査OR制御
／メモリアドレス発生回路である。

次に、上記実施例の動作を説明する。

第２図において、データバス１からバッファ21に読み
込まれた画像データ（Ｎビット）は、シフトレジスタ22
にセットされる。この場合、次の画像データが順次バッ
ファ21に読み込まれ、シフトレジスタ22にセットされ
る。

シフトレジスタ22は、クロックＩによりデータバス１
のデータ転送速度のＮ倍で画像データを順次次の段にシ
フトし、最終段とその前の段との間に接続されたOR回路
により最終段のビットとその前の段のビットとが論理和
演算され、論理和演算されたデータが最終段から出力さ
れる。

この場合、シフトレジスタ22の最終段では、クロック
制御回路27からアクティブなOR制御信号により、上記OR
回路により最終段の主走査方向に間引かれるデータビッ
トとその前の段のビットとが論理和演算され、論理和演
算されたデータが最終段から出力される。

そして、クロック制御回路27からのクロックIIは、縮
小比データのビット「０」に対応するときに停止するの
で、縮小比データのビット「０」に対応する画像データ
はシフトレジスタ23に取り込まれず、したがって、主走
査方向のＮビットの画像データがｎビットに縮小される
ことになる。

１ライン分の縮小された画像データ（ｘ×ｎ）がシフ
トレジスタ23に格納されると、主走査ワード数レジスタ
25に予めセットされた主走査ワード数によりバッファ24
に転送され、同様に、順次ｙライン分の画像データ（１
ラインあたりｘ×ｎビット）がバッファ24に格納され
る。したがって、ｘ×Ｎ×ｙビットの画像データが主走
査方向にｘ×ｎ×ｙビットに縮小される。

次に、このｘ×ｎ×ｙビットの画像データを副走査方
向に縮小する場合の動作について説明する。

第３図において、副走査OR制御／メモリアドレス発生
回路33の制御により、バッファ24に格納された画像デー
タのうち、間引かれるラインとその次のラインのデータ
が当該副走査ORバッファ31を介して当該ラインメモリ32
に一旦転送され、当該副走査ORバッファ31によりその２
つのラインの各ビットの論理和信号がデータバス４に出
力される。尚、上記のライン以外のデータは直接データ
バス４に出力される。

したがって、ｘ×ｎ×ｙドットの画像データが副走査
方向にn/Nに縮小され、第４図に示すように、主走査方
向と副走査方向がそれぞれn/Nに縮小される。

尚、画像データを11/16に縮小する場合、10ライン分
のラインメモリ32が必要となるが、２ライン分のライン
メモリ32を用いて順次論理和演算を５回行うことによ
り、２チャネルのDMAC（ダイレクトメモリアクセスコン
トローラ）で上記副走査方向の縮小を行うことができ
る。

発明の効果 以上説明したように、本発明は、ハードウエア構成に
より画像データを縮小するので、画像データを高速で縮
小することができる。

【図面の簡単な説明】 第１図は、本発明に係る画像データ縮小装置の一実施例
を示す概略ブロック図、第２図は、第１図の主走査OR回
路を示す要部回路図、第３図は、第１図のラインメモリ
／副走査OR回路を示す要部回路図、第４図は、第１図の
画像データ縮小装置の動作説明図である。 1,4……データバス、２……主走査OR回路、３……ライ
ンメモリ／副走査OR回路、22,23……シフトレジスタ、2
5……主走査ワード数レジスタ、26……縮小比レジス
タ、31……副走査ORバッファ、32……ラインメモリ、33
……副走査OR制御／メモリアドレス発生回路。

Claims (3)

(57)【特許請求の範囲】
1. 【請求項１】画像データを順次シフトするとともに、主
   走査方向に間引かれるビットとその次のビットの論理和
   信号を出力するためのOR回路を備える第１のシフトレジ
   スタと、前記第１のシフトレジスタからの画像データを
   順次シフトする第２のシフトレジスタと、１ワードの総
   ビット数がＮであってｎ（ｎ、Ｎは整数、ｎ＜Ｎ）個の
   ビット「１」と（Ｎ−ｎ）個のビット「０」とからなる
   縮小比データを設定する縮小比設定回路と、前記縮小比
   データのビット「０」に対応するときに前記第１のシフ
   トレジスタのOR回路をアクティブにする信号を出力する
   とともに、前記第２のシフトレジスタのクロック信号を
   停止するクロック制御回路とを有する画像データ縮小装
   置であって、 前記クロック信号の停止により前記第２のシフトレジス
   タへの画像データの取り込みをやめて主走査方向に画像
   データを縮小する画像データ縮小装置。
2. 【請求項２】少なくとも２ライン分の画像データを格納
   するラインメモリと、ワイヤードORにより、副走査方向
   に間引かれるラインの各ビットとその次のラインの各ビ
   ットのそれぞれの論理和信号を出力するバッファと、１
   ワードの総ビット数がＮであってｎ（ｎ、Ｎは整数、ｎ
   ＜Ｎ）個のビット「１」と（Ｎ−ｎ）個のビット「０」
   とからなる縮小比データを設定する縮小比設定回路と、
   前記ラインメモリ及び前記バッファを制御する制御回路
   とを有する画像データ縮小装置であって、 前記縮小比データのビット「０」に対応するときに前記
   制御回路によりラインを間引くとともに、前記論理和信
   号を出力して副走査方向に画像データを縮小する画像デ
   ータ縮小装置。
3. 【請求項３】画像データを順次シフトするとともに、主
   走査方向に間引かれるビットとその次のビットの論理和
   信号を出力するためのOR回路を備える第１のシフトレジ
   スタと、前記第１のシフトレジスタからの画像データを
   順次シフトする第２のシフトレジスタと、１ワードの総
   ビット数がＮであってｎ（ｎ、Ｎは整数、ｎ＜Ｎ）個の
   ビット「１」と（Ｎ−ｎ）個のビット「０」とからなる
   縮小比データを設定する縮小比設定回路と、前記縮小比
   データのビット「０」に対応するときに前記第１のシフ
   トレジスタのOR回路をアクティブにする信号を出力する
   とともに、前記第２のシフトレジスタのクロック信号を
   停止するクロック制御回路と、少なくとも２ライン分の
   画像データを格納するラインメモリと、ワイヤードORに
   より、副走査方向に間引かれるラインの各ビットとその
   次のラインの各ビットのそれぞれの論理和信号を出力す
   るバッファと、前記ラインメモリ及び前記バッファを制
   御する制御回路とを有する画像データ縮小装置であっ
   て、 前記クロック信号の停止により前記第２のシフトレジス
   タへの画像データの取り込みをやめて主走査方向に画像
   データを縮小し、前記縮小比データのビット「０」に対
   応するときに前記制御回路によりラインを間引くととも
   に、前記論理和信号を出力して副走査方向に画像データ
   を縮小する画像データ縮小装置。