JPH0537772A - イメージ情報変換装置 - Google Patents

Abstract

(57)【要約】 電子出願以前の出願であるので 要約・選択図及び出願人の識別番号は存在しない。

Description

【発明の詳細な説明】 （イ）産業上の利用分野 この発明は、モノクロ画像情報を圧縮したＭＨ、 ＭＲ又はＭＭＲ符号方式における画像サイズおよ び符号化方式の変換を行うイメージ情報変換装置 に関する。

（ロ）従来の技術 電子ファイリングシステムの分野では、扱う画 像が標準仕様でも、サイズがＡ３サイズ、解像度 が４００ＤＰＩというのが一般的であり、ＣＲＴ 表示装置への縮小表示、縮小印刷、ファクシミリ 装置への送信等における画像の縮小処理時間が大 きな問題となる。

画像の縮小手段としては、たとえばマッピンク パターンを利用したもの（商品名ロジカル・イメ ージ・コントローラ ＭＮ８６１７）や本出願人 が開発した装置（特開昭６０−２０６３２号公報 参照）がある。本出願人が開発した装置は、Ｐビ ット加算器から出力されるキャリー信号（桁上げ 信号）を利用して、ソースデータを１ビットずつ 出力する並列／直列変換回路（以下、Ｐ／Ｓ変換 回路という）と、このＰ／Ｓ変換回路の出力を１ ビットずつ取り込んでデスティネーション・デー タとする直列／並列変換回路（以下、Ｓ／Ｐ変換 回路という）とを動作させ、各変換回路に与える クロックを拡大又は縮小率に応じて変化させるこ とにより、１／２^Ｐ倍から２^Ｐ倍間での拡大縮小 を可能とするもである。

（ハ）発明が解決しようとする課題 ところで、ファクシミリ装置の符号化方式は、 Ｇ３機ではＭＲ方式が一般的であるのに対し、Ｇ ４機ではＭＭＲ方式が標準となっている。また、 画像サイズも最大でもＢ４サイズが一般的である。

したがって、電子ファイルに符号化されて記憶 されているＡ３サイズの画像を伝送する場合の手 順としては、第８図に示すようになる。すなわち、 まず、符号データを復号化処理し、原画像データ を一旦メモリに蓄積する。次に、メモリに蓄積さ けた原画像データを縮小処理し、縮小データを一 旦メモリに蓄積する。そして、メモリに蓄積され た縮小データを符号化処理する。

このように、復号化処理、縮小処理、複号化処 理という手順がメモリ経由となり、時間がかかる と同時に、復号化のための画像メモリ（Ａ３サイ ズ、４００ＤＰＩで容量が約４ＭＢのメモリ）と、 縮小された画像データを記憶するためのメモリと が必要となる。また、この通信をシステムのバッ ク・ジョブとして走らせたい場合には、専用に上 記メモリが必要となる。

さらに、Ｇ３機では、一般にＭＭＲ方式はサポ ートされていないため、ＭＭＲ符号をＭＲ符号等 に変換する必要があり、その場合にも同様にメモ リが必要となる。

上述した従来装置ＭＮ８６１７を例にとって、 Ａ３サイズ、４００ＤＰＩ画像（４８６４×５６ ０ドット）をＡ４サイズ、２００ＤＰＩ画像（１ ７２８×２３０４ドット）に縮小する時間を計算 すると、メモリ速度を無視したとしても、次のよ うになる。

縮小時間＝（４８６４×５６０ ＋１７２８×２３０４）×０．３［μｓ］ ＝１０．７７［秒］ さらに、復号化および符号化の時間を加えると、 非常に煩わしい時間となる。

この発明は、画像データの復号化、縮小化およ び符号化といった一連の画像データ処理に要する 時間の短縮化が図れるとともに、メモリの削減化 が図れるイメージ情報変換装置を提供することを 目的とする。

（ニ）課題を解決するための手段 この発明によるイメージ情報変換装置は、符号 データを復号化するための復号化回路、イメージ 情報を符号化するための符号化回路、イメージ情 報を縮小するための縮小回路、符号データを復号 化回路に入力させて復号化させる第１制御手段、 復号化されたイメージ情報を逐次縮小回路に入力 させて縮小させる第２制御手段、縮小されたイメ ージ情報を逐次符号化回路に入力させて符号化さ せる第３制御手段、ならびに第１、第２および第 ３制御手段を同期をとって並列に動作させる手段 を備えていることを特徴とする。

（ホ）作用 この発明によるイメージ情報変換装置では、符 号データを復号化回路に入力させて復号化させる 第１制御手段、復号化されたイメージ情報を逐次 縮小回路に入力させて縮小させる第２制御手段お よび縮小されたイメージ情報を逐次符号化回路に 入力させて符号化させる第３制御手段が、同期を とって並列に動作される。

（ヘ）実施例 以下、第１図〜第７図を参照してこの発明の実 施例について説明する。

第１図は、この発明を適用したシステム全体の 電気的構成を示している。

第１図において、１は、システム全体を制御す るＣＰＵ、キーボート等を有する主制御部である。

２は、モノクロ二値のイメージ画像、符号情報 等を一時記憶する画像メモリである。

３は画像サイズの変換、符号化方式の変換を行 う画像サイズおよび符号化方式変換部である。

４は、画像をＣＣＤによって読み取り、二値化 して出力するイメージスキャナである。イメージ スキャナ４の出力は、入出力制御部６を介して画 像メモリ２に取り込まれる。

５は、レーザプリンタである。レーザプリンタ ５には、画像メモリ２に書き込まれているイメー ジ情報が入出力制御部６を介して送られる。

１０は、イメージ情報の符号化または符号情報 の復号化を行う圧縮伸長部である。符号化を行う 場合には、画像メモリ２からイメージ情報が圧縮 伸長部１０に送られて符号化される。そして、符 号化された符号情報は、画像メモリ２内の符号バ ッファに書き込まれる。書き込まれた符号情報は、 インタフェース７を介して光ディスクドライブ８ に装着されている光ディスクに書き込まれる。

復号化を行う場合には、光ディスクから符号情 報がインタフェース７を介して画像メモリ２内の 符号バッフアに読み出され、圧縮・伸長部１０に 送られて復号化される。

１１は、ＣＲＴ１３への同期信号を発生すると ともに表示メモリ１２から表示データを読み出し てＣＲＴ１３に出力する表示制御部である。表示 制御部１１は、画像メモリ２から表示メモリ１２ への画像データの転送も行う。

９は、画像メモリ２の内容を通信回線に出力し たり、通信回線からの情報を受信して画像メモリ ２に書き込んだりする通信制御部である。

第２図は画像サイズおよび符号化方式変換部を 示している。

第２図において、４１は復号化回路、４２は主 走査方向縮小回路、４３は副走査方向縮小回路、 ４４は符号化回路である。これら各回路４１〜４ ４からＤＭＡコントローラ５０に転送要求が行わ れることによりデータ転送が行われる。

第３図は、主走査方向縮小回路４２を示してい る。

第３図において、２１は、入力されたデータを ビット分解し、クロックＡに同期してＯＲゲート ２２に出力するＰ／Ｓ変換回路である。

フリップフロップ２４は、クロックＡに同期し て、それ以前のデータをＯＲゲート２２に出力す る。

Ｐ／Ｓ変換回路２１から送られてくるビットデ ータはＯＲゲート２２とフリップフロップ２４に より所定ビット分の論理和がとられ、その後クロ ックＢに同期してＳ／Ｐ変換回路２３に入力され、 パラレルデータとなって出力される。

２５は縮小率に応じてクロックＡ、クロックＢ を生成し、主走査方向の縮小を制御するクロック 制御部である。

ここでは図示していないが、Ｐ／Ｓ変換回路２ １が空の時は入力要求信号が、Ｓ／Ｐ変換回路２ ３にデータが用意されたときには出力要求が外部 に出力される。

第４図は、副走査方向縮小回路である。

第４図において、３１はメモリ制御部であり、 Ａポート側が主走査方向縮小回路４２、Ｂポート 側が符号化回路４４につながっており、各部から の要求に応じてダイナミック・ランダム・アクセ ス・メモリ（ＤＲＡＭ）３２への制御信号を発生 する。

メモリ制御部３１のＡポート側はリード・モデ ファイ・ライト動作が可能になっている。メモリ 制御部３１は、副走査方向縮小制御部３８からの 間引きラインか否かを示すＯＲ信号（ＯＲ＝“Ｈ” で間引きラインを示す）に基づいて、間引きライ ンでなければ（ＯＲ＝“Ｌ”）、通常のサイクル でＲＥＰＬＡＣＥ書き込み（第５図参照）を行い、 間引きラインであれば（ＯＲ＝“Ｈ”）、リード ・モデファイ・ライトによりＯＲ書き込み（第６ 図参照）を行う。

たとえば、副走査方向３ラインを１ラインに縮 小する場合、第１ラインがＲＥＰＬＡＣＥ、第２ ラインおよび第３ラインは第１ラインと同じとこ ろにＯＲ書き込みされることにより縮小が行われ る。ここでのＯＲ（論理和）書き込みは、間引き 処理による縮小画像の細り、かすれを防ぐために 行うものである。

Ａポート側の動作を説明すると、メモリ制御部 ３１は、ＤＭＡコントローラ５０（第２図）から のデータ転送信号ＤＡＣＫ２^＊と書込信号ＷＲ^＊ により起動し、ＤＲＡＭ３２へＲＡＳ^＊、ＣＡＳ^＊ 、ＷＥ^＊、ＯＥ^＊およびＭＡを出力する。ここ で、ＭＡ信号は、ＤＭＡコントローラ５０からの アドレス信号をマルチプレクスしたものである。

３６はバスドライバであり、ＯＲ＝“Ｌ”のとき は、第５図に示すように、メモリ制御部３１から のＯＥＡ^＊信号の立下がりタイミングでイネーブ ルとなり、入力データをＤＲＡＭ３２に与える。

また、ＯＲ＝“Ｈ”のときの動作は、第６図に 示すように、次のようになる。ラッチ３３は、メ モリ制御部３１からのＬＡＴ信号の立上がりタイ ミングで、ＯＥ^＊信号によりＤＲＡＭ３２から読 み出されたデータをラッチする。このラッチされ タデータはＯＲ回路３４によって入力データとの 論理和がとられ、バスドライバ３５を介してＤＲ ＡＭ３２に書き込まれる。

ＤＲＡＭ３２はアドレスにより２つの領域に分 割されており、一方の領域で縮小処理が行われて いる間に他方の領域から縮小データが読み出され、 両方の処理が終了すると領域が入れ替えられる。

メモリ制御部３１のＢポート側は、ＤＭＡコン トローラ５０からのデータ転送信号ＤＡＣＫ３^＊ と読出信号ＲＤ^＊により起動し、ＤＲＡＭ３２の 縮小データを読み出し、読み出した縮小データを バスドライバ３７を介して符号化回路４４に出力 する。また図示はしていないが、データの外部と のデータ転送制御として、入力要求および出力要 求信号が出力される。

この説明では、ＤＲＡＭ３２のリフレッシュ動 作を省略したが、ＤＭＡコントローラ５０の空き チャネルを使用すれば簡単に実現できる。

第１図〜第４図を参照して、画像メモリ２の符 号バッファＡに情報が存在し、そのサイズを縮小 し、再度符号化する場合の動作について説明する。

主制御部１より各部に動作設定後起動をかける と、まず、復号化回路４１は、ＤＭＡコントロー ラ５０のｃｈ０に転送要求信号ＤＲＥＱ０を出力 する。

ＤＭＡコントローラ５０は、この要求を受け付 けると、復号化回路４１に応答信号ＤＡＣＫ０^＊ およびＷＲ^＊信号を出力する。また、ＤＭＡコン トローラ５０から画像メモリ２にバスドライバ４ ８を介してアドレス信号ＳＹＳＡＤＲが出力され るとともにバスドライバ４６を介してリード信号 ＭＥＭＲ^＊が出力され、これにより、画像メモリ ２から符号データがバスドライバ５４を介して復 号化回路４１のｉｎ側に入力される。

復号化回路４１で復号データが用意できると、 復号化回路４１からデータ転送要求信号ａがＡＮ Ｄゲート４５に出力される。ＡＮＤゲー４５のも う一方の入力ｂは主走査方向縮小回路４２からの データ要求信号ｂであり、このデータ要求信号ｂ は上述のＰ／Ｓ変換回路２１がデータ受け入れ可 能な状態のときに出力される。

すなわち、復号データの用意ができかつ主走査 方向縮小回路４２の入力準備ができたときに、Ａ ＮＤゲート４５からＤＭＡコントローラ５０のｃ ｈ１に転送要求ＤＲＥＱ１が出力される。

ＤＭＡコントローラ５０は、この要求を受け付 けると、応答信号ＤＡＣＫ１^＊およびＲＤ^＊信号 を復号化回路４１に、応答信号ＤＡＣＫ１^＊およ びＷＲ^＊信号を主走査方向縮小回路４２に出力す る。これにより、復号化されたデータが復号化回 路４１のｏｕｔから主走査方向縮小回路４２のｉ ｎに入力される。

主走査方向縮小回路４２はあらかじめデータバ スＤＴ５１を介して主制御部１に設定された縮小 率で縮小を行い、データの出力準備ができるとＡ ＮＤゲート５２に要求信号ｃを出力する。

ＡＮＤゲート５２の他方の入力は副走査方向縮 小回路４３のデータ入力可能を示す信号ｄであり、 ＡＮＤゲート５２の出力はＤＭＡコントローラ５ ０のｃｈ２への転送要求信号ＤＲＥＱ２となる。

ＤＡＭコントローラ５０は、この要求を受け付 けると、ＤＡＣＫ２^＊およびＲＤ^＊信号を主走査 方向縮小回路４２に、ＤＡＣＫ２^＊、ＷＲ^＊信号 およびアドレス信号ＡＤＲＳを副走査方向縮小回 路４３に出力する。これにより、主走査方向縮小 回路４２から副走査方向縮小回路４３にデータが 転送される。

副走査方向縮小回路４３は、１ライン分の縮小 データができるとデータ転送要求信号ｅをＡＮＤ 回路５３に出力する。ＡＮＤゲート５３の他方の 入力は符号化回路４４からの入力要求信号ｆであ り、ＡＮＤゲート５３の出力はＤＡＭコントロー ラ５０のｃｈ３の転送要求信号ＤＲＥＱ３となる。

ＤＡＭコントローラ５０は、この要求を受け付 けると、応答信号ＤＡＣＫ３^＊およびＲＤ^＊信号 を副走査方向縮小回路４３に、応答信号ＤＡＣＫ ３^＊およびＷＲ^＊信号を符号化回路４４に出力す る。これにより、副走査方向縮小回路４３から符 号化回路４４に縮小イメージデータが送られる。

符号化回路４４に入力された縮小イメージデー タは符号化処理が行われる。そして、符号化回路 ４４に符号が用意できると、符号化回路４４から ＤＭＡコントローラ５０のｃｈ４に転送要求信号 ＤＲＥＱ４が出力される。

ＤＭＡコントローラ５０は、この要求を受け付 けると、応答信号ＤＡＣＫ４^＊およびＲＤ^＊信号 を符号化回路４４に出力する。また、ＤＭＡコン トローラ５０から画像メモリ２に、バスドライバ ４７を介して書き込み信号ＭＥＭＷ^＊が出力され るとともにバスドライバ４８を介してアドレス信 号ＳＹＳＡＤＲが出力される。そして、符号化回 路４４から符号データが出力され、この符号デー タはバスドライバ５４を介して画像メモリ２に送 られる。これにより、画像メモリ２の符号バッフ ァＢに縮小された符号データが書き込まれる。

バスドライバ４８は、システムバスにアドレス 信号を出力するためのものであり、ＡＮＤゲート ４９により、ＤＭＡコントローラ５０のｃｈ０ま たはｃｈ４の動作時にイネーブルとなる。同様に データ信号のバスドライバ５４もｃｈ０またはｃ ｈ４の動作時にイネーブルとなり、ｃｈ４の動作 時にＤＴ５１からＳＹＳＤＴの方向となる。

以上のように、復号化回路４１、主走査方向縮 小回路４２、副走査方向縮小回路４３および符号 化回路４４が同期をとってＤＭＡ転送されるため、 画像メモリ２の符号バッファＡに存在するデータ のサイズを縮小し、再度符号化する場合の動作手 順は、第７図に示すようになり、復号化処理、縮 小処理および符号化処理がメモリを経由せずに行 われる。したがって、高速のサイズ変換が可能と なる。

符号化回路４４の符号化方式の設定により、符 号化方式を変えることも可能であり、サイズ変換 と同時に符号化方式変換も可能である。また、サ イズをそのままにしたいのなら、主走査方向縮小 回路４３、副走査方向縮小回路４４の縮小率を１： １にしておけば符号化方式の変換だけにも対応で きる。

（ト）発明の効果 この発明によれば、復号化回路、縮小回路およ び符号化回路がパイプライン的に動作するため高 速化を図ることができ、またメモリも大幅に削減 できる。さらに、システムのバスを使用するのが 符号データの入出力のみであるため、システムバ スのトラヒックを上げることなくサイズ変換およ び符号化方式の変換が行え、特に通信処理等、シ ステムのバックジョブでの動作に最適である。

【図面の簡単な説明】

第１図はシステム全体の構成をを示すブロック 図、第２図は画像サイズおよび符号化方式変換回 路の構成を示すブロック図、第３図は主走査方向 縮小回路の構成を示すブロック図、第４図は副走 査方向縮小回路の構成を示すブロック図、第５図 は第４図の副走査方向縮小回路の通常書き込み時 のタイミングを説明するためのタイムチャート、 第６図は第４図の副走査方向縮小回路のリード・ モディファイ・ライト書き込み時のタイミングを 説明するためのタイムチャート、第７図は実施例 の処理手順を示すフローチャート、第８図は従来 方式の処理手順を示すフローチャートである。 １…主制御部、 ３…画像サイズおよび符号化方式変換回路、 ４１…復号化回路、４２…主走査方向縮小回路、 ４３…副走査方向縮小回路、４４…符号化回路、 ５０…ＤＭＡコントローラ。

Claims (1)

1. 【特許請求の範囲】 【請求項１】 符号データを復号化するための復号化回
   路、 イメージ情報を符号化するための符号化回路、 イメージ情報を縮小するための縮小回路、 符号データを復号化回路に入力させて復号化 させる第１制御手段、 復号化されたイメージ情報を逐次縮小回路に 入力させて縮小させる第２制御手段、 縮小されたイメージ情報を逐次符号化回路に 入力させて符号化させる第３制御手段、ならび に 第１、第２および第３制御手段を同期をとっ て並列に動作させる手段、 を備えているイメージ情報変換装置。