JPH0537772A - イメージ情報変換装置 - Google Patents
イメージ情報変換装置Info
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Abstract
(57)【要約】
電子出願以前の出願であるので
要約・選択図及び出願人の識別番号は存在しない。
Description
【発明の詳細な説明】 (イ)産業上の利用分野 この発明は、モノクロ画像情報を圧縮したMH、 MR又はMMR符号方式における画像サイズおよ び符号化方式の変換を行うイメージ情報変換装置 に関する。
(ロ)従来の技術 電子ファイリングシステムの分野では、扱う画 像が標準仕様でも、サイズがA3サイズ、解像度 が400DPIというのが一般的であり、CRT 表示装置への縮小表示、縮小印刷、ファクシミリ 装置への送信等における画像の縮小処理時間が大 きな問題となる。
画像の縮小手段としては、たとえばマッピンク パターンを利用したもの(商品名ロジカル・イメ ージ・コントローラ MN8617)や本出願人 が開発した装置(特開昭60−20632号公報 参照)がある。本出願人が開発した装置は、Pビ ット加算器から出力されるキャリー信号(桁上げ 信号)を利用して、ソースデータを1ビットずつ 出力する並列/直列変換回路(以下、P/S変換 回路という)と、このP/S変換回路の出力を1 ビットずつ取り込んでデスティネーション・デー タとする直列/並列変換回路(以下、S/P変換 回路という)とを動作させ、各変換回路に与える クロックを拡大又は縮小率に応じて変化させるこ とにより、1/2P倍から2P倍間での拡大縮小 を可能とするもである。
(ハ)発明が解決しようとする課題 ところで、ファクシミリ装置の符号化方式は、 G3機ではMR方式が一般的であるのに対し、G 4機ではMMR方式が標準となっている。また、 画像サイズも最大でもB4サイズが一般的である。
したがって、電子ファイルに符号化されて記憶 されているA3サイズの画像を伝送する場合の手 順としては、第8図に示すようになる。すなわち、 まず、符号データを復号化処理し、原画像データ を一旦メモリに蓄積する。次に、メモリに蓄積さ けた原画像データを縮小処理し、縮小データを一 旦メモリに蓄積する。そして、メモリに蓄積され た縮小データを符号化処理する。
このように、復号化処理、縮小処理、複号化処 理という手順がメモリ経由となり、時間がかかる と同時に、復号化のための画像メモリ(A3サイ ズ、400DPIで容量が約4MBのメモリ)と、 縮小された画像データを記憶するためのメモリと が必要となる。また、この通信をシステムのバッ ク・ジョブとして走らせたい場合には、専用に上 記メモリが必要となる。
さらに、G3機では、一般にMMR方式はサポ ートされていないため、MMR符号をMR符号等 に変換する必要があり、その場合にも同様にメモ リが必要となる。
上述した従来装置MN8617を例にとって、 A3サイズ、400DPI画像(4864×56 0ドット)をA4サイズ、200DPI画像(1 728×2304ドット)に縮小する時間を計算 すると、メモリ速度を無視したとしても、次のよ うになる。
縮小時間=(4864×560 +1728×2304)×0.3[μs] =10.77[秒] さらに、復号化および符号化の時間を加えると、 非常に煩わしい時間となる。
この発明は、画像データの復号化、縮小化およ び符号化といった一連の画像データ処理に要する 時間の短縮化が図れるとともに、メモリの削減化 が図れるイメージ情報変換装置を提供することを 目的とする。
(ニ)課題を解決するための手段 この発明によるイメージ情報変換装置は、符号 データを復号化するための復号化回路、イメージ 情報を符号化するための符号化回路、イメージ情 報を縮小するための縮小回路、符号データを復号 化回路に入力させて復号化させる第1制御手段、 復号化されたイメージ情報を逐次縮小回路に入力 させて縮小させる第2制御手段、縮小されたイメ ージ情報を逐次符号化回路に入力させて符号化さ せる第3制御手段、ならびに第1、第2および第 3制御手段を同期をとって並列に動作させる手段 を備えていることを特徴とする。
(ホ)作用 この発明によるイメージ情報変換装置では、符 号データを復号化回路に入力させて復号化させる 第1制御手段、復号化されたイメージ情報を逐次 縮小回路に入力させて縮小させる第2制御手段お よび縮小されたイメージ情報を逐次符号化回路に 入力させて符号化させる第3制御手段が、同期を とって並列に動作される。
(ヘ)実施例 以下、第1図〜第7図を参照してこの発明の実 施例について説明する。
第1図は、この発明を適用したシステム全体の 電気的構成を示している。
第1図において、1は、システム全体を制御す るCPU、キーボート等を有する主制御部である。
2は、モノクロ二値のイメージ画像、符号情報 等を一時記憶する画像メモリである。
3は画像サイズの変換、符号化方式の変換を行 う画像サイズおよび符号化方式変換部である。
4は、画像をCCDによって読み取り、二値化 して出力するイメージスキャナである。イメージ スキャナ4の出力は、入出力制御部6を介して画 像メモリ2に取り込まれる。
5は、レーザプリンタである。レーザプリンタ 5には、画像メモリ2に書き込まれているイメー ジ情報が入出力制御部6を介して送られる。
10は、イメージ情報の符号化または符号情報 の復号化を行う圧縮伸長部である。符号化を行う 場合には、画像メモリ2からイメージ情報が圧縮 伸長部10に送られて符号化される。そして、符 号化された符号情報は、画像メモリ2内の符号バ ッファに書き込まれる。書き込まれた符号情報は、 インタフェース7を介して光ディスクドライブ8 に装着されている光ディスクに書き込まれる。
復号化を行う場合には、光ディスクから符号情 報がインタフェース7を介して画像メモリ2内の 符号バッフアに読み出され、圧縮・伸長部10に 送られて復号化される。
11は、CRT13への同期信号を発生すると ともに表示メモリ12から表示データを読み出し てCRT13に出力する表示制御部である。表示 制御部11は、画像メモリ2から表示メモリ12 への画像データの転送も行う。
9は、画像メモリ2の内容を通信回線に出力し たり、通信回線からの情報を受信して画像メモリ 2に書き込んだりする通信制御部である。
第2図は画像サイズおよび符号化方式変換部を 示している。
第2図において、41は復号化回路、42は主 走査方向縮小回路、43は副走査方向縮小回路、 44は符号化回路である。これら各回路41〜4 4からDMAコントローラ50に転送要求が行わ れることによりデータ転送が行われる。
第3図は、主走査方向縮小回路42を示してい る。
第3図において、21は、入力されたデータを ビット分解し、クロックAに同期してORゲート 22に出力するP/S変換回路である。
フリップフロップ24は、クロックAに同期し て、それ以前のデータをORゲート22に出力す る。
P/S変換回路21から送られてくるビットデ ータはORゲート22とフリップフロップ24に より所定ビット分の論理和がとられ、その後クロ ックBに同期してS/P変換回路23に入力され、 パラレルデータとなって出力される。
25は縮小率に応じてクロックA、クロックB を生成し、主走査方向の縮小を制御するクロック 制御部である。
ここでは図示していないが、P/S変換回路2 1が空の時は入力要求信号が、S/P変換回路2 3にデータが用意されたときには出力要求が外部 に出力される。
第4図は、副走査方向縮小回路である。
第4図において、31はメモリ制御部であり、 Aポート側が主走査方向縮小回路42、Bポート 側が符号化回路44につながっており、各部から の要求に応じてダイナミック・ランダム・アクセ ス・メモリ(DRAM)32への制御信号を発生 する。
メモリ制御部31のAポート側はリード・モデ ファイ・ライト動作が可能になっている。メモリ 制御部31は、副走査方向縮小制御部38からの 間引きラインか否かを示すOR信号(OR=“H” で間引きラインを示す)に基づいて、間引きライ ンでなければ(OR=“L”)、通常のサイクル でREPLACE書き込み(第5図参照)を行い、 間引きラインであれば(OR=“H”)、リード ・モデファイ・ライトによりOR書き込み(第6 図参照)を行う。
たとえば、副走査方向3ラインを1ラインに縮 小する場合、第1ラインがREPLACE、第2 ラインおよび第3ラインは第1ラインと同じとこ ろにOR書き込みされることにより縮小が行われ る。ここでのOR(論理和)書き込みは、間引き 処理による縮小画像の細り、かすれを防ぐために 行うものである。
Aポート側の動作を説明すると、メモリ制御部 31は、DMAコントローラ50(第2図)から のデータ転送信号DACK2*と書込信号WR* により起動し、DRAM32へRAS*、CAS* 、WE*、OE*およびMAを出力する。ここ で、MA信号は、DMAコントローラ50からの アドレス信号をマルチプレクスしたものである。
36はバスドライバであり、OR=“L”のとき は、第5図に示すように、メモリ制御部31から のOEA*信号の立下がりタイミングでイネーブ ルとなり、入力データをDRAM32に与える。
また、OR=“H”のときの動作は、第6図に 示すように、次のようになる。ラッチ33は、メ モリ制御部31からのLAT信号の立上がりタイ ミングで、OE*信号によりDRAM32から読 み出されたデータをラッチする。このラッチされ タデータはOR回路34によって入力データとの 論理和がとられ、バスドライバ35を介してDR AM32に書き込まれる。
DRAM32はアドレスにより2つの領域に分 割されており、一方の領域で縮小処理が行われて いる間に他方の領域から縮小データが読み出され、 両方の処理が終了すると領域が入れ替えられる。
メモリ制御部31のBポート側は、DMAコン トローラ50からのデータ転送信号DACK3* と読出信号RD*により起動し、DRAM32の 縮小データを読み出し、読み出した縮小データを バスドライバ37を介して符号化回路44に出力 する。また図示はしていないが、データの外部と のデータ転送制御として、入力要求および出力要 求信号が出力される。
この説明では、DRAM32のリフレッシュ動 作を省略したが、DMAコントローラ50の空き チャネルを使用すれば簡単に実現できる。
第1図〜第4図を参照して、画像メモリ2の符 号バッファAに情報が存在し、そのサイズを縮小 し、再度符号化する場合の動作について説明する。
主制御部1より各部に動作設定後起動をかける と、まず、復号化回路41は、DMAコントロー ラ50のch0に転送要求信号DREQ0を出力 する。
DMAコントローラ50は、この要求を受け付 けると、復号化回路41に応答信号DACK0* およびWR*信号を出力する。また、DMAコン トローラ50から画像メモリ2にバスドライバ4 8を介してアドレス信号SYSADRが出力され るとともにバスドライバ46を介してリード信号 MEMR*が出力され、これにより、画像メモリ 2から符号データがバスドライバ54を介して復 号化回路41のin側に入力される。
復号化回路41で復号データが用意できると、 復号化回路41からデータ転送要求信号aがAN Dゲート45に出力される。ANDゲー45のも う一方の入力bは主走査方向縮小回路42からの データ要求信号bであり、このデータ要求信号b は上述のP/S変換回路21がデータ受け入れ可 能な状態のときに出力される。
すなわち、復号データの用意ができかつ主走査 方向縮小回路42の入力準備ができたときに、A NDゲート45からDMAコントローラ50のc h1に転送要求DREQ1が出力される。
DMAコントローラ50は、この要求を受け付 けると、応答信号DACK1*およびRD*信号 を復号化回路41に、応答信号DACK1*およ びWR*信号を主走査方向縮小回路42に出力す る。これにより、復号化されたデータが復号化回 路41のoutから主走査方向縮小回路42のi nに入力される。
主走査方向縮小回路42はあらかじめデータバ スDT51を介して主制御部1に設定された縮小 率で縮小を行い、データの出力準備ができるとA NDゲート52に要求信号cを出力する。
ANDゲート52の他方の入力は副走査方向縮 小回路43のデータ入力可能を示す信号dであり、 ANDゲート52の出力はDMAコントローラ5 0のch2への転送要求信号DREQ2となる。
DAMコントローラ50は、この要求を受け付 けると、DACK2*およびRD*信号を主走査 方向縮小回路42に、DACK2*、WR*信号 およびアドレス信号ADRSを副走査方向縮小回 路43に出力する。これにより、主走査方向縮小 回路42から副走査方向縮小回路43にデータが 転送される。
副走査方向縮小回路43は、1ライン分の縮小 データができるとデータ転送要求信号eをAND 回路53に出力する。ANDゲート53の他方の 入力は符号化回路44からの入力要求信号fであ り、ANDゲート53の出力はDAMコントロー ラ50のch3の転送要求信号DREQ3となる。
DAMコントローラ50は、この要求を受け付 けると、応答信号DACK3*およびRD*信号 を副走査方向縮小回路43に、応答信号DACK 3*およびWR*信号を符号化回路44に出力す る。これにより、副走査方向縮小回路43から符 号化回路44に縮小イメージデータが送られる。
符号化回路44に入力された縮小イメージデー タは符号化処理が行われる。そして、符号化回路 44に符号が用意できると、符号化回路44から DMAコントローラ50のch4に転送要求信号 DREQ4が出力される。
DMAコントローラ50は、この要求を受け付 けると、応答信号DACK4*およびRD*信号 を符号化回路44に出力する。また、DMAコン トローラ50から画像メモリ2に、バスドライバ 47を介して書き込み信号MEMW*が出力され るとともにバスドライバ48を介してアドレス信 号SYSADRが出力される。そして、符号化回 路44から符号データが出力され、この符号デー タはバスドライバ54を介して画像メモリ2に送 られる。これにより、画像メモリ2の符号バッフ ァBに縮小された符号データが書き込まれる。
バスドライバ48は、システムバスにアドレス 信号を出力するためのものであり、ANDゲート 49により、DMAコントローラ50のch0ま たはch4の動作時にイネーブルとなる。同様に データ信号のバスドライバ54もch0またはc h4の動作時にイネーブルとなり、ch4の動作 時にDT51からSYSDTの方向となる。
以上のように、復号化回路41、主走査方向縮 小回路42、副走査方向縮小回路43および符号 化回路44が同期をとってDMA転送されるため、 画像メモリ2の符号バッファAに存在するデータ のサイズを縮小し、再度符号化する場合の動作手 順は、第7図に示すようになり、復号化処理、縮 小処理および符号化処理がメモリを経由せずに行 われる。したがって、高速のサイズ変換が可能と なる。
符号化回路44の符号化方式の設定により、符 号化方式を変えることも可能であり、サイズ変換 と同時に符号化方式変換も可能である。また、サ イズをそのままにしたいのなら、主走査方向縮小 回路43、副走査方向縮小回路44の縮小率を1: 1にしておけば符号化方式の変換だけにも対応で きる。
(ト)発明の効果 この発明によれば、復号化回路、縮小回路およ び符号化回路がパイプライン的に動作するため高 速化を図ることができ、またメモリも大幅に削減 できる。さらに、システムのバスを使用するのが 符号データの入出力のみであるため、システムバ スのトラヒックを上げることなくサイズ変換およ び符号化方式の変換が行え、特に通信処理等、シ ステムのバックジョブでの動作に最適である。
第1図はシステム全体の構成をを示すブロック 図、第2図は画像サイズおよび符号化方式変換回 路の構成を示すブロック図、第3図は主走査方向 縮小回路の構成を示すブロック図、第4図は副走 査方向縮小回路の構成を示すブロック図、第5図 は第4図の副走査方向縮小回路の通常書き込み時 のタイミングを説明するためのタイムチャート、 第6図は第4図の副走査方向縮小回路のリード・ モディファイ・ライト書き込み時のタイミングを 説明するためのタイムチャート、第7図は実施例 の処理手順を示すフローチャート、第8図は従来 方式の処理手順を示すフローチャートである。 1…主制御部、 3…画像サイズおよび符号化方式変換回路、 41…復号化回路、42…主走査方向縮小回路、 43…副走査方向縮小回路、44…符号化回路、 50…DMAコントローラ。
Claims (1)
- 【特許請求の範囲】 【請求項1】 符号データを復号化するための復号化回
路、 イメージ情報を符号化するための符号化回路、 イメージ情報を縮小するための縮小回路、 符号データを復号化回路に入力させて復号化 させる第1制御手段、 復号化されたイメージ情報を逐次縮小回路に 入力させて縮小させる第2制御手段、 縮小されたイメージ情報を逐次符号化回路に 入力させて符号化させる第3制御手段、ならび に 第1、第2および第3制御手段を同期をとっ て並列に動作させる手段、 を備えているイメージ情報変換装置。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP29402190A JPH0537772A (ja) | 1990-10-30 | 1990-10-30 | イメージ情報変換装置 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP29402190A JPH0537772A (ja) | 1990-10-30 | 1990-10-30 | イメージ情報変換装置 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH0537772A true JPH0537772A (ja) | 1993-02-12 |
Family
ID=17802234
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP29402190A Pending JPH0537772A (ja) | 1990-10-30 | 1990-10-30 | イメージ情報変換装置 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH0537772A (ja) |
-
1990
- 1990-10-30 JP JP29402190A patent/JPH0537772A/ja active Pending
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