JPH05307598A - 画像処理装置 - Google Patents
画像処理装置Info
- Publication number
- JPH05307598A JPH05307598A JP4111752A JP11175292A JPH05307598A JP H05307598 A JPH05307598 A JP H05307598A JP 4111752 A JP4111752 A JP 4111752A JP 11175292 A JP11175292 A JP 11175292A JP H05307598 A JPH05307598 A JP H05307598A
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- Japan
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- input
- data
- histogram
- image data
- image
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- Controls And Circuits For Display Device (AREA)
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- Image Generation (AREA)
- Facsimile Image Signal Circuits (AREA)
- Color Image Communication Systems (AREA)
Abstract
(57)【要約】
【目的】少ビット画像データの生成を短時間で行うこと
ができる。 【構成】画像処理装置において、入力制御部１０５は画
像データを入力し、主記憶装置１０６は入力された画像
データを記憶し、ヒストグラム生成装置１０７は入力さ
れた画像データに基づいてヒストグラムを生成し、ＣＰ
Ｕ１０１は、入力制御部１０５によって入力された画像
データを主記憶装置１０６に記憶させ、これと並行し
て、ヒストグラム生成装置１０７にヒストグラムを生成
させる。
ができる。 【構成】画像処理装置において、入力制御部１０５は画
像データを入力し、主記憶装置１０６は入力された画像
データを記憶し、ヒストグラム生成装置１０７は入力さ
れた画像データに基づいてヒストグラムを生成し、ＣＰ
Ｕ１０１は、入力制御部１０５によって入力された画像
データを主記憶装置１０６に記憶させ、これと並行し
て、ヒストグラム生成装置１０７にヒストグラムを生成
させる。
Description
【０００１】
【産業上の利用分野】本発明は画像処理装置に関し、例
えば、ソフトウエアによって動作する画像処理装置に関
するものである。
えば、ソフトウエアによって動作する画像処理装置に関
するものである。
【０００２】
【従来の技術】コンピユータより様々な出力装置に出力
される画像は、その画像を構成する各画素のビット数が
多いほど表現出来る階調・色彩が豊かになる。一方、コ
ンピユータ内で画像を処理したり、装置間で画像データ
を転送したりするのには画素当りのビット数が多い程処
理の時間が長くなってしまう。この矛盾を解決するため
に、コンピユータ内で扱う画像は画素当りのビット数が
少ないものとし、カラーディスプレイ装置等の出力装置
に出力する際には少ないビット数の画像からそれよりビ
ット数が多い画像に変換するパレットと呼ばれるテーブ
ルを通すことにより、出力する画像はあたかもビット数
が多い画像データであるかの様に出力する方法が存在す
る。
される画像は、その画像を構成する各画素のビット数が
多いほど表現出来る階調・色彩が豊かになる。一方、コ
ンピユータ内で画像を処理したり、装置間で画像データ
を転送したりするのには画素当りのビット数が多い程処
理の時間が長くなってしまう。この矛盾を解決するため
に、コンピユータ内で扱う画像は画素当りのビット数が
少ないものとし、カラーディスプレイ装置等の出力装置
に出力する際には少ないビット数の画像からそれよりビ
ット数が多い画像に変換するパレットと呼ばれるテーブ
ルを通すことにより、出力する画像はあたかもビット数
が多い画像データであるかの様に出力する方法が存在す
る。
【０００３】スキャナ等の入力装置より入力された画素
当りのビット数が多い画像データを、上記の様な画素当
りのビット数が少ないデータに変換する場合、まず入力
された画像データより画像データの値の度数を集計した
ヒストグラムを作成し、そのヒストグラムを基に変換さ
れた少ビット画像データを出力装置に出力する際に使用
するパレットテーブルを極力元の多ビットデータの階調
・色彩を復元できる様なテーブルとして作成し、さらに
多ビットデータの各画素がパレットテーブルのどのパレ
ットを参照するかを示す多ビットから少ビットデータへ
の変換テーブルを作成する必要があるが、従来はこれを
全てマイクロプロセッサとプログラムによるソフトウェ
アで行なっていた。
当りのビット数が多い画像データを、上記の様な画素当
りのビット数が少ないデータに変換する場合、まず入力
された画像データより画像データの値の度数を集計した
ヒストグラムを作成し、そのヒストグラムを基に変換さ
れた少ビット画像データを出力装置に出力する際に使用
するパレットテーブルを極力元の多ビットデータの階調
・色彩を復元できる様なテーブルとして作成し、さらに
多ビットデータの各画素がパレットテーブルのどのパレ
ットを参照するかを示す多ビットから少ビットデータへ
の変換テーブルを作成する必要があるが、従来はこれを
全てマイクロプロセッサとプログラムによるソフトウェ
アで行なっていた。
【０００４】
【発明が解決しようとする課題】しかしながら、上記従
来例では、処理の全てをソフトウェアで行なっていたた
め、処理に要する時間が長くなるという欠点があった。
来例では、処理の全てをソフトウェアで行なっていたた
め、処理に要する時間が長くなるという欠点があった。
【０００５】本発明は、上述した従来例の欠点に鑑みて
なされたものであり、その目的とするところは、少ビッ
ト画像データの生成を短時間で行うことができる画像処
理装置を提供する点にある。
なされたものであり、その目的とするところは、少ビッ
ト画像データの生成を短時間で行うことができる画像処
理装置を提供する点にある。
【０００６】
【課題を解決するための手段】上述した課題を解決し、
目的を達成するため、本発明に係る画像処理装置は、画
像データを入力する入力手段と、前記入力手段によって
入力された画像データを記憶する記憶手段と、前記入力
手段によって入力された画像データに基づいてヒストグ
ラムを生成する生成手段と、前記記憶手段の動作に並行
して前記生成手段を動作させる制御手段とを備える。
目的を達成するため、本発明に係る画像処理装置は、画
像データを入力する入力手段と、前記入力手段によって
入力された画像データを記憶する記憶手段と、前記入力
手段によって入力された画像データに基づいてヒストグ
ラムを生成する生成手段と、前記記憶手段の動作に並行
して前記生成手段を動作させる制御手段とを備える。
【０００７】
【作用】かかる構成によれば、入力手段は画像データを
入力し、記憶手段は入力手段によって入力された画像デ
ータを記憶し、生成手段は入力手段によって入力された
画像データに基づいてヒストグラムを生成し、制御手段
は記憶手段の動作に並行して生成手段を動作させる。
入力し、記憶手段は入力手段によって入力された画像デ
ータを記憶し、生成手段は入力手段によって入力された
画像データに基づいてヒストグラムを生成し、制御手段
は記憶手段の動作に並行して生成手段を動作させる。
【０００８】
【実施例】以下に添付図面を参照して、本発明に係る好
適な実施例を詳細に説明する。 ＜第１の実施例＞ （全体の構成）図１は本発明の第１の実施例による画像
処理装置の構成を示すブロツク図である。同図におい
て、１０１はＣＰＵ、１０５は入力制御部、１０６はプ
ログラムを格納したＲＯＭ及びワークエリアとして用い
るＲＡＭで構成される主記憶装置、１０７はヒストグラ
ム生成装置とをそれれれ示している。１は入力制御部１
０５，ヒストグラム生成装置１０７，ＣＰＵ１０１，主
記憶装置１０６間のデータ転送を行なうためのデータバ
ス、２は入力制御部１０５の制御を行なうための制御信
号、３はアドレスバス、４はヒストグラム生成装置１０
７の制御を行なうための制御信号である。 （ヒストグラム生成装置の構成）図２は第１の実施例に
よるヒストグラム生成装置の内部構成を示すブロック図
である。同図において、２０１はセレクタ、２０２はヒ
ストグラム用メモリであるＲＡＭ、２０３〜２０５は入
出力切換えバッファ、２０６は加算器をそれぞれ示して
いる。
適な実施例を詳細に説明する。 ＜第１の実施例＞ （全体の構成）図１は本発明の第１の実施例による画像
処理装置の構成を示すブロツク図である。同図におい
て、１０１はＣＰＵ、１０５は入力制御部、１０６はプ
ログラムを格納したＲＯＭ及びワークエリアとして用い
るＲＡＭで構成される主記憶装置、１０７はヒストグラ
ム生成装置とをそれれれ示している。１は入力制御部１
０５，ヒストグラム生成装置１０７，ＣＰＵ１０１，主
記憶装置１０６間のデータ転送を行なうためのデータバ
ス、２は入力制御部１０５の制御を行なうための制御信
号、３はアドレスバス、４はヒストグラム生成装置１０
７の制御を行なうための制御信号である。 （ヒストグラム生成装置の構成）図２は第１の実施例に
よるヒストグラム生成装置の内部構成を示すブロック図
である。同図において、２０１はセレクタ、２０２はヒ
ストグラム用メモリであるＲＡＭ、２０３〜２０５は入
出力切換えバッファ、２０６は加算器をそれぞれ示して
いる。
【０００９】５はＲＡＭ２０２のアドレス信号を、ヒス
トグラム生成時は画像データ、ヒストグラム読出し時は
ＣＰＵ１０１よりのアドレス信号に切換える制御信号、
６は画像データ入力前にＲＡＭ２０２の内容をリセット
するリセット信号、７はＲＡＭ２０２のリードとライト
を切換える切換え制御信号、８はＲＡＭ２０２へのアド
レス信号、９はＲＡＭ２０２からの入出力データ、１０
はＲＡＭ２０２から読み出されたデータに加算する整数
“１”を意味する固定されたデータ、１１は入出力切り
換えバツフア２０３からの出力データ、１２はＲＡＭ２
０２から読み出された信号に“１”を加算した演算結果
のデータ例である。１６はデータバスへの出力を制御す
るＯＥ（出力イネーブル）信号である。 （動作）図３は第１の実施例による画像入力から少ビッ
ト画像データ作成までの動作を説明するフローチヤート
である。
トグラム生成時は画像データ、ヒストグラム読出し時は
ＣＰＵ１０１よりのアドレス信号に切換える制御信号、
６は画像データ入力前にＲＡＭ２０２の内容をリセット
するリセット信号、７はＲＡＭ２０２のリードとライト
を切換える切換え制御信号、８はＲＡＭ２０２へのアド
レス信号、９はＲＡＭ２０２からの入出力データ、１０
はＲＡＭ２０２から読み出されたデータに加算する整数
“１”を意味する固定されたデータ、１１は入出力切り
換えバツフア２０３からの出力データ、１２はＲＡＭ２
０２から読み出された信号に“１”を加算した演算結果
のデータ例である。１６はデータバスへの出力を制御す
るＯＥ（出力イネーブル）信号である。 （動作）図３は第１の実施例による画像入力から少ビッ
ト画像データ作成までの動作を説明するフローチヤート
である。
【００１０】主記憶装置１０６に記憶されたプログラム
により画像入力が開始されると、ＣＰＵ１０１はＲＡＭ
２０２をリセット信号６によりリセットし（ステツプＳ
１）、入力制御信号２により入力制御部１０５に入力の
開始を命令する（ステツプＳ２）。入力制御部１０５は
接続された外部装置からの入力データを、入力制御信号
２によって本画像処理装置内部のデータ入出力の周期に
同期させて、データバス１に出力する。一方、主記憶装
置１０６にはＣＰＵ１０１により指定されたアドレス信
号がアドレスバス３を通して入力され、該当するアドレ
スのメモリにデータバス１を通して送られてきた入力デ
ータが記憶される（ステツプＳ４）。それと同時にヒス
トグラム生成装置１０７内部ではセレクタ２０１を通し
て入力された入力データは、ＲＡＭ２０２へのアドレス
信号８として入力され、ＲＡＭ２０２の該当するアドレ
スのメモリからリード信号７に同期してＲＡＭ２０２の
入出力データ９にメモリに記憶されたデータが出力され
る。そのデータは入出力切換えバッファ２０３を通して
加算器に入力され、加算器で“１”が加算され、演算結
果データ１２に出力され、制御信号７に同期してＲＡＭ
２０２のリードされたのと同じアドレスのメモリに書き
込まれる。これを画像入力の終了まで繰り返すと、主記
憶装置には多ビット画像データが記憶され、ヒストグラ
ム生成装置１０７内のＲＡＭ２０２には画像データのヒ
ストグラムが生成される（ステツプＳ３）。 画像入力
終了後（ステツプＳ５）、ＣＰＵ１０１はヒストグラム
生成装置１０７のＲＡＭ２０２に作成されたヒストグラ
ムを読み出し（ステツプＳ６）、このヒストグラムをも
とに、多ビット画像データの階調・色彩を極力復元でき
る様なパレットテーブルと多ビット画像データから少ビ
ット画像データへの変換テーブルを作成し（ステツプＳ
７，ステツプＳ８）、その変換テーブルにより、多ビッ
ト画像データを少ビット画像データに変換する（ステツ
プＳ９）。
により画像入力が開始されると、ＣＰＵ１０１はＲＡＭ
２０２をリセット信号６によりリセットし（ステツプＳ
１）、入力制御信号２により入力制御部１０５に入力の
開始を命令する（ステツプＳ２）。入力制御部１０５は
接続された外部装置からの入力データを、入力制御信号
２によって本画像処理装置内部のデータ入出力の周期に
同期させて、データバス１に出力する。一方、主記憶装
置１０６にはＣＰＵ１０１により指定されたアドレス信
号がアドレスバス３を通して入力され、該当するアドレ
スのメモリにデータバス１を通して送られてきた入力デ
ータが記憶される（ステツプＳ４）。それと同時にヒス
トグラム生成装置１０７内部ではセレクタ２０１を通し
て入力された入力データは、ＲＡＭ２０２へのアドレス
信号８として入力され、ＲＡＭ２０２の該当するアドレ
スのメモリからリード信号７に同期してＲＡＭ２０２の
入出力データ９にメモリに記憶されたデータが出力され
る。そのデータは入出力切換えバッファ２０３を通して
加算器に入力され、加算器で“１”が加算され、演算結
果データ１２に出力され、制御信号７に同期してＲＡＭ
２０２のリードされたのと同じアドレスのメモリに書き
込まれる。これを画像入力の終了まで繰り返すと、主記
憶装置には多ビット画像データが記憶され、ヒストグラ
ム生成装置１０７内のＲＡＭ２０２には画像データのヒ
ストグラムが生成される（ステツプＳ３）。 画像入力
終了後（ステツプＳ５）、ＣＰＵ１０１はヒストグラム
生成装置１０７のＲＡＭ２０２に作成されたヒストグラ
ムを読み出し（ステツプＳ６）、このヒストグラムをも
とに、多ビット画像データの階調・色彩を極力復元でき
る様なパレットテーブルと多ビット画像データから少ビ
ット画像データへの変換テーブルを作成し（ステツプＳ
７，ステツプＳ８）、その変換テーブルにより、多ビッ
ト画像データを少ビット画像データに変換する（ステツ
プＳ９）。
【００１１】ここで、ヒストグラム生成装置１０７の回
路を構成する部品数が少なく、また安価なダイナミック
ＲＡＭを使用できるため、経済性に優れている。
路を構成する部品数が少なく、また安価なダイナミック
ＲＡＭを使用できるため、経済性に優れている。
【００１２】また、少ビット画像データとパレットテー
ブルを生成する際のヒストグラムを生成するのに要する
時間は、画像データの入力に要する時間と重複するた
め、ソフトウェアでヒストグラムを生成する時間が不必
要となる。従って、少ビット画像データとパレットテー
ブルを短時間で作成することができる。
ブルを生成する際のヒストグラムを生成するのに要する
時間は、画像データの入力に要する時間と重複するた
め、ソフトウェアでヒストグラムを生成する時間が不必
要となる。従って、少ビット画像データとパレットテー
ブルを短時間で作成することができる。
【００１３】換言すれば、ヒストグラム生成装置１０７
を付加することにより、リアルタイムにヒストグラムを
生成することが可能となり、少ビット画像データの生成
を短時間で行うことができる。 ＜第２の実施例＞さらに、第２の実施例によって、ヒス
トグラム生成装置の制御が容易で、且つ、高速な入力デ
ータのヒストグラムを作成することができる画像処理装
置の一例を挙げる。
を付加することにより、リアルタイムにヒストグラムを
生成することが可能となり、少ビット画像データの生成
を短時間で行うことができる。 ＜第２の実施例＞さらに、第２の実施例によって、ヒス
トグラム生成装置の制御が容易で、且つ、高速な入力デ
ータのヒストグラムを作成することができる画像処理装
置の一例を挙げる。
【００１４】図４は第２の実施例によるヒストグラム生
成装置の構成を示すブロツク図である。尚、第１の実施
例で説明した図２の構成を同様の回路には、同一番号を
付し、説明を省略する。
成装置の構成を示すブロツク図である。尚、第１の実施
例で説明した図２の構成を同様の回路には、同一番号を
付し、説明を省略する。
【００１５】同図において、４０１はデコーダ、４０２
はカウンタ部、４０２−１〜４０２−ｎはカウンタ、４
０３はセレクタ、４０４は入出力切り換えバツフア、１
３はカウンタ部４０２のカウントアップ信号、１４はカ
ウンタのデータ出力、１５はデコーダの制御信号をそれ
ぞれ示している。
はカウンタ部、４０２−１〜４０２−ｎはカウンタ、４
０３はセレクタ、４０４は入出力切り換えバツフア、１
３はカウンタ部４０２のカウントアップ信号、１４はカ
ウンタのデータ出力、１５はデコーダの制御信号をそれ
ぞれ示している。
【００１６】本実施例においては、ヒストグラム生成装
置以外の部分の動作は前述の実施例と同様であるため、
ヒストグラム生成装置内部の動作のみを説明する。
置以外の部分の動作は前述の実施例と同様であるため、
ヒストグラム生成装置内部の動作のみを説明する。
【００１７】ＣＰＵ１０１からのリセット信号によるリ
セット後、画像入力データ１がデコーダ４０１に入力さ
れると、デコーダ４０１で画像入力データがデコードさ
れ、デコーダ制御信号１５に同期してカウンタ４０２−
１〜カウンタ４０２−ｎに接続しているカウントアップ
信号のうち、いずれか１本がイネーブルとなり、イネー
ブルになったカウントアップ信号が接続されている１つ
のカウンタだけが“１”カウントアップされる。この動
作を画像入力が終了するまで繰り返すと、カウンタ４０
２−１〜４０２−ｎの各々にデータの度数が保存され
る。ＣＰＵ１０１からのアドレス指定は、アドレスバス
３を通してセレクタに入力され、該当することによって
データバス１にヒストグラムの各データが出力され、Ｃ
ＰＵ１０１はそのヒストグラムデータをもとにパレット
テーブル、多ビットから少ビットデータへの変換テーブ
ルを作成し少ビットデータを作成する。
セット後、画像入力データ１がデコーダ４０１に入力さ
れると、デコーダ４０１で画像入力データがデコードさ
れ、デコーダ制御信号１５に同期してカウンタ４０２−
１〜カウンタ４０２−ｎに接続しているカウントアップ
信号のうち、いずれか１本がイネーブルとなり、イネー
ブルになったカウントアップ信号が接続されている１つ
のカウンタだけが“１”カウントアップされる。この動
作を画像入力が終了するまで繰り返すと、カウンタ４０
２−１〜４０２−ｎの各々にデータの度数が保存され
る。ＣＰＵ１０１からのアドレス指定は、アドレスバス
３を通してセレクタに入力され、該当することによって
データバス１にヒストグラムの各データが出力され、Ｃ
ＰＵ１０１はそのヒストグラムデータをもとにパレット
テーブル、多ビットから少ビットデータへの変換テーブ
ルを作成し少ビットデータを作成する。
【００１８】以上説明した様に、第２の実施例によれ
ば、ヒストグラム生成装置の制御が容易となり、且つ、
リードとライトを繰り返す様な構造でないため、高速な
入力データのヒストグラムを作成することが可能であ
る。
ば、ヒストグラム生成装置の制御が容易となり、且つ、
リードとライトを繰り返す様な構造でないため、高速な
入力データのヒストグラムを作成することが可能であ
る。
【００１９】尚、本発明は、複数の機器から構成される
システムに適用しても、１つの機器から成る装置に適用
しても良い。また、本発明はシステム或は装置にプログ
ラムを供給することによって達成される場合にも適用で
きることは言うまでもない。
システムに適用しても、１つの機器から成る装置に適用
しても良い。また、本発明はシステム或は装置にプログ
ラムを供給することによって達成される場合にも適用で
きることは言うまでもない。
【００２０】
【発明の効果】以上説明した様に、本発明によれば、少
ビット画像データの生成を短時間で行うことができる。
ビット画像データの生成を短時間で行うことができる。
【図１】本発明の第１の実施例による画像処理装置の構
成を示すブロツク図である。
成を示すブロツク図である。
【図２】第１の実施例によるヒストグラム生成装置の内
部構成を示すブロック図である。
部構成を示すブロック図である。
【図３】第１の実施例による画像入力から少ビット画像
データ作成までの動作を説明するフローチヤートであ
る。
データ作成までの動作を説明するフローチヤートであ
る。
【図４】第２の実施例によるヒストグラム生成装置の構
成を示すブロツク図である。
成を示すブロツク図である。
１ データバス２ 制御信号 ３ アドレスバス ４ 制御信号 ５ 制御信号 ６ リセット信号 ７ 切換え制御信号 ８ アドレス信号 ９ 入出力データ １０ データ １１ 出力データ １２ データ例 １３ カウントアップ信号 １４ データ出力 １５ 制御信号 １６ ＯＥ信号 １０１ ＣＰＵ １０５ 入力制御部 １０６ 主記憶装置 １０７ ヒストグラム生成装置 ４０１ デコーダ ４０２ カウンタ部 ４０２−１〜４０２−ｎ カウンタ ４０３ セレクタ ４０４ 入出力切り換えバツフア
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.5 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０４Ｎ 1/40 Ｄ 9068−5Ｃ 1/46 9068−5Ｃ
Claims (3)
- 【請求項１】画像データを入力する入力手段と、 前記入力手段によって入力された画像データを記憶する
記憶手段と、 前記入力手段によって入力された画像データに基づいて
ヒストグラムを生成する生成手段と、 前記記憶手段の動作に並行して前記生成手段を動作させ
る制御手段とを備えることを特徴とする画像処理装置。 - 【請求項２】前記生成手段はハードウエアであることを
特徴とする請求項１記載の画像処理装置。 - 【請求項３】前記生成したヒストグラムに応じてカラー
パレットを作成することを特徴とする請求項１記載の画
像処理装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4111752A JPH05307598A (ja) | 1992-04-30 | 1992-04-30 | 画像処理装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4111752A JPH05307598A (ja) | 1992-04-30 | 1992-04-30 | 画像処理装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05307598A true JPH05307598A (ja) | 1993-11-19 |
Family
ID=14569294
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4111752A Withdrawn JPH05307598A (ja) | 1992-04-30 | 1992-04-30 | 画像処理装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH05307598A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2011249947A (ja) * | 2010-05-25 | 2011-12-08 | Yahoo Japan Corp | 画像減色装置、方法及びプログラム |
-
1992
- 1992-04-30 JP JP4111752A patent/JPH05307598A/ja not_active Withdrawn
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2011249947A (ja) * | 2010-05-25 | 2011-12-08 | Yahoo Japan Corp | 画像減色装置、方法及びプログラム |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Withdrawal of application because of no request for examination |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 19990706 |