JPH10111791A - 除算装置 - Google Patents

Abstract

(57)【要約】 【課題】 必要精度に応じて乗算器の出力を再び入力に
戻して何回も用いるため、乗算での遅延時間の無駄が多
く、構成が複雑であるという課題があった。 【解決手段】 除数１に基づいて生成した第１の乗数を
除数および被除数２に乗じることにより、それぞれ中間
除数および中間商を演算し、この演算結果に基づいて必
要回数演算を繰り返すことによって、上記中間除数を所
定の値に近づけ、同時に上記中間商を上記被除数２を上
記除数１で割った商に近づけるようにしたものである。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】この発明は、半導体集積回路
による除算を実行するための除算装置に関し、特にその
除算処理の高速化に関するものである。

【０００２】

【従来の技術】近年、コンピュータの高性能化に伴いコ
ンピュータグラフィックス技術が急速に発展している。
コンピュータグラフィックスでは膨大な量の数値演算が
要求されるため、その実現には極めて高速の数値演算処
理が必要とされる。またコンピュータグラフィックにお
いては、通常の数値演算処理に比べて除算の頻度が高
く、これまでソフトウエアを用いてある程度時間をかけ
て処理していたのに対し、除算をハードウエアで高速に
処理する必要が生じている。

【０００３】図１９は例えば、特開平１−３２１５１７
号公報に記載された従来のハードウエアによる除算装置
を示す回路構成図であり、図において、１２３はＲＯＭ
等の記憶手段、１２５，１２６，１２７，１２８は第
１、第２、第３、第４のデータバスセレクタ（ＭＵ
Ｘ）、１３３，１３４は第１、第２の乗算器、１３７は
２の補数器、１３９は加算器である。

【０００４】次に動作について説明する。記憶手段１２
３は除数１（ａ_i ）をアドレス入力として除数の逆数の
近似値を出力し、第１のデータバスセレクタ１２５は記
憶手段１２３の出力１２４と２の補数器１３７の出力１
３８とを入力とし、第２のデータバスセレクタ１２６は
除数と第１の乗算器１３３の出力１３５と第２の乗算器
１３４の出力１３６とを入力とし、第３のデータバスセ
レクタ１２７は記憶手段１２３の出力１２４と２の補数
器１３７の出力１３８とを入力とし、第４のデータバス
セレクタ１２８は被除数と第２の乗算器１３４の出力１
３６とを入力とし、第１の乗算器１３３は第１のデータ
バスセレクタ１２５の出力１２９を第１の入力とし、第
２のデータバスセレクタ１２６の出力１３０を第２の入
力として乗算結果を第２のデータバスセレクタ１２６、
２の補数器１３７および加算器１３９へ出力し、第２の
乗算器１３４は第３のデータバスセレクタ１２７の出力
１３１を第１の入力とし、第４のデータバスセレクタ１
２８の出力１３２を第２の入力として、乗算結果を第
２、第４のデータバスセレクタ１２６，１２８および加
算器１３９へ出力し、加算器１３９は第１、第２の乗算
器１３３，１３４の出力の和を商として出力するもので
ある。

【０００５】

【発明が解決しようとする課題】従来の除算装置は以上
のように構成されているので、次のような課題があっ
た。 １．第１の乗算器および第２の乗算器はともにｍ×ｍ／
２ビット構成となっており、計算のループの度にこの乗
算が行われることになり、乗算器による遅延時間が大き
い。通常、乗算器は乗数と被乗数から複数の部分積を生
成し、これを例えばキャリーセーブアダー等によって部
分積が２つになるまで足し上げ、さらにこの２つの部分
積を加算器によって最終加算することによって乗算を行
う。この乗算を高速化するために、従来ブースのアルゴ
リズムによる部分積数の低減、ワレスのトリーによる部
分積の高速な足し上げ、およびキャリールックアヘッド
方式による高速の最終加算などの工夫が行われている。

【０００６】しかし、このような工夫を行っても第１、
第２の乗算器による遅延時間は依然大きく、これを複数
回実行する従来の除算装置では、この実行回数に比例す
る遅延時間がかかることを避けることはできない。すな
わち、上記従来の除算装置のような通常の乗算器を用い
ると、乗算器における遅延のために除算時間が長くかか
ってしまう。

【０００７】２．計算のループの度に２の補数器を通過
するが、２の補数器は一種の加算器で構成するため、こ
の加算器における遅延時間が加わりさらに除算実行時間
が長くなる。また、２の補数器を別に用いなければなら
ないので、ハードウエア量も増加する。

【０００８】３．一つの除算が行われる間、回路全体が
占有されるため、その１つの除算が終了するまで次の計
算をはじめることができない。したがって、パイプライ
ン処理による高速化ができない。

【０００９】この発明は上記のような課題を解決するた
めになされたもので、除算処理の高速化を図り、構成の
単純化を図ることを実現した除算装置を得ることを目的
とする。

【００１０】

【課題を解決するための手段】請求項１記載の発明に係
る除算装置は、被除数および除数を入力し、上記除数に
基づいて生成した第１の乗数を、除数および被除数に乗
じることにより、それぞれ第１の中間除数および中間商
を得る第１の演算手段と、上記第１の中間除数に基づい
て生成した第２の乗数を、上記第１の中間除数および上
記第１の中間商に乗ずることにより、それぞれ第２の中
間除数および上記第２の中間商を得る如く前段の演算結
果に基づいて必要回数演算を繰り返すことによって、上
記中間除数を所定の値に近づけ、同時に上記中間商を上
記被除数を上記除数で割った商に近づける必要回数演算
手段とを備え、上記第１および第２の乗数のビット数を
それぞれ上記除数および上記中間除数のビット数よりも
小さくしたものである。

【００１１】請求項２記載の発明に係る除算装置は、除
数の上位側の所定桁数ビットあるいはそのうちの最上位
１ビットを除くビット桁からなる第１の乗数を入力して
制御信号を出力する制御回路と、上記第１の乗数と上記
除数とを乗じることによって整数部分が“１”で小数点
以下第１位から少なくとも２個のゼロが並ぶ冗長二進表
現の第１の中間除数を得る第１の乗算器と、上記第１の
乗数と上記被除数とを乗じることによって冗長二進表現
の第１の中間商を得る第２の乗算器と、上記第１の中間
除数の上位複数桁を取り出して小数点以下第３位と第４
位の冗長二進ビットを正負反転させることによって第２
の乗数を生成し、この第２の乗数と上記第１の中間除数
とを乗じることによって、整数部分が“１”で小数点以
下第１位から少なくとも３個のゼロが並ぶ冗長二進表現
の第２の中間除数を得る第３の乗算器と、上記第２の乗
数と上記第１の中間商とを乗じることによって冗長二進
表現の第２の中間商を得る第４の乗算器と、整数部分が
“１”で小数点以下ｍ個のゼロが続く第２の中間除数に
対して上位ｎ桁（ｍ＋３≦ｎ≦２ｍ＋１）を取り出して
小数点以下第（ｍ＋１）位から第（ｎ−１）位までの冗
長二進ビットを正負反転させることによって第３の乗数
を生成し、この第３の乗数と上記第２の中間除数とを乗
じることによって、整数部分が“１”で小数点以下第１
位から少なくとも（２ｍ−１）個のゼロが並ぶ冗長二進
表現の第３の中間除数を得る第ａ（ａは５以上の奇数）
の乗算器と、上記第３の乗数と上記第２の中間商とを乗
じることにより冗長二進表現の第３の中間商を得る第ｃ
（ｃは６以上の偶数）の乗算器と、整数部分が“１”で
小数点以下ｐ個のゼロが続く第３の中間除数に対して上
位ｑ桁（ｐ＋３≦ｑ≦２ｐ＋１）を取り出して小数点以
下第（ｐ＋１）位から第（ｑ−１）位までの冗長二進ビ
ットを正負反転させることによって第４の乗数を生成
し、この第４の乗数と上記第３の中間商とを乗じること
により冗長二進表現の商を得る第ｂ（ｂは６以上の偶
数）の乗算器とを備え、上記第１から第４の乗算器によ
る演算実行後、上記第ａ（ａは５以上の奇数）の乗算器
と第ｂ（ｂは６以上の偶数）の乗算器による演算を必要
回数繰り返し、最後に上記第ｃ（ｃは６以上の偶数）の
乗算器第３のステップを実行する。

【００１２】請求項３記載の発明に係る除算装置は、得
られた冗長二進表現の商を二進数に変換して出力する変
換器を備えたものである。

【００１３】請求項４記載の発明に係る除算装置は、制
御回路は除数（ａ_i ）の上位複数桁ビットを入力して、
下記演算式を実行して第１の乗数を生成するものであ
る。 １≦（ａ_i ）＜５／４のとき ：（ｃ_i ）＝（ａ_i ） ５／４≦（ａ_i ）＜１３／８のとき：（ｃ_i ）＝（３／４）×（ａ_i ） １３／８≦（ａ_i ）＜２のとき ：（ｃ_i ）＝（１／２）×（ａ_i ）

【００１４】請求項５記載の発明に係る除算装置は、元
の除数と小数点以下２桁を“０”とするに必要なだけシ
フトさせた該除数とを引き算して第１の中間除数を得る
ものである。

【００１５】請求項６記載の発明に係る除算装置は、制
御回路は除数のうちの小数点以下第１位から第３位まで
の３ビットを入力として、上記除数の各ビットを全てゼ
ロにするか、１ビット下位桁側へシフトするか、２ビッ
ト下位桁側へシフトするかを制御する信号と、冗長二進
表現された第１の中間除数の小数点以下第３桁の値を示
す信号とを出力させるものである。

【００１６】請求項７記載の発明に係る除算装置は、第
１の乗算器は、制御信号により除数の各ビットを全てゼ
ロにするか、１ビット下位桁側ヘシフトするか、２ビッ
ト下位桁側ヘシフトするかを行うシフタ回路を備え、こ
のシフタ回路の出力と上記除数とから上記冗長二進表現
された第１の中間除数の小数点以下第４桁目以下を生成
するものである。

【００１７】請求項８記載の発明に係る除算装置は、第
２の乗算器は、制御信号により被除数の各ビットを全て
ゼロにするか、１ビット下位桁側ヘシフトするか、２ビ
ット下位桁側ヘシフトするかを行うシフタ回路とを備
え、このシフタ回路の出力と上記被除数とから上記冗長
二進表現された第１の中間商を生成するものである。

【００１８】請求項９記載の発明に係る除算装置は、第
３あるいは第ａの乗算器は、入力される第１の中間除数
を符号反転して二つの冗長二進数を発生させる二つの符
号反転器と、上記二つの冗長二進数を加算して一つの冗
長二進数を出力する二つの冗長二進加算器とを備えたも
のである。

【００１９】請求項１０記載の発明に係る除算装置は、
第４あるいは第ｂの乗算器は、入力された第１の中間商
を符号反転して二つの冗長二進数を発生させる二つの符
号反転器と、上記二つの冗長二進数を加算して一つの冗
長二進数を出力する二つの冗長二進加算器とを備えたも
のである。

【００２０】請求項１１記載の発明に係る除算装置は、
符号反転器は、一対の冗長二進数の成分を入力し、冗長
二進数の制御入力によって出力を選択するマルチプレク
サ回路を備えたものである。

【００２１】請求項１２記載の発明に係る除算装置は、
冗長二進加算器は、二組の冗長二進数を加算して冗長二
進数を出力する各桁毎の加算器を複数備えたものであ
る。

【００２２】請求項１３記載の発明に係る除算装置は、
被除数として定数“１”を用いることにより、除数の逆
数を商として出力するものである。

【００２３】請求項１４記載の発明に係る除算装置は、
第２の中間除数に対して上位ｎ桁または第３の中間除数
に対して上位ｑ桁を、（ｎ−ｍ−１）または（ｑ−ｐ−
１）が２のべき乗から１を引いた値となるように設定す
るものである。

【００２４】請求項１５記載の発明に係る除算装置は、
中間除数と同時に制御信号を選択し、この二つから演算
を実行した演算器の出力を選択するマルチプレクサと、
中間商を選択し、この中間商を上記制御信号と乗算した
演算器の出力を選択するマルチプレクサとを備えたもの
である。

【００２５】請求項１６記載の発明に係る除算装置は、
クロック信号で制御され、中間除数および中間商を一時
蓄え、演算器に出力するパイプラインレジスタを備えた
ものである。

【００２６】請求項１７記載の発明に係る除算装置は、
除数の上位側の所定桁数ビットあるいはそのうちの最上
位１ビットを除く所定桁数のビットからなるビット列を
アドレス入力とし、そこから第１の乗数を出力する記憶
手段と、上記第１の乗数と上記除数とを乗じることによ
って整数部分が“１”で小数点以下第１位から少なくと
もｒ個のゼロが並ぶ冗長二進表現の第１の中間除数を得
る第１の乗算器と、上記第１の乗数と上記被除数とを乗
じることによって冗長二進表現の第１の中間商を得る第
２の乗算器と、上記第１の中間除数に対して上位ｓ桁
（ｒ＋３≦ｓ≦２ｒ＋１）を取り出して小数点以下第
（ｒ＋１）位から第（ｓ−１）位までの冗長二進ビット
を正負反転させることによって第２の乗数を生成し、こ
の第２の乗数と上記第１の中間除数とを乗じることによ
って、整数部分が“１”で小数点以下第１位から少なく
とも（２ｒ−１）個のゼロが並ぶ冗長二進表現の第２の
中間除数を得る第ｔ（ｔは３以上の奇数）の乗算器と、
上記第２の乗数と上記第１の中間商とを乗じることによ
って冗長二進表現の第２の中間商を得る第ｕ（ｕは４以
上の偶数）の乗算器と、整数部分が“１”で小数点以下
ｖ個のゼロが続く第２の中間除数に対して上位ｗ桁（ｖ
＋３≦ｗ≦２ｖ＋１）を取り出して小数点以下第（ｖ＋
１）位から第（ｗ−１）位までの冗長二進ビットを正負
反転させることによって第３の乗数を生成し、この第３
の乗数と上記第２の中間除数とを乗じることにより，冗
長二進表現の商を得る第ｙ（ｙは４以上の偶数）の乗算
器とを備え、上記第１および第２の乗算器による演算実
行後、上記第ｔ（ｔは３以上の奇数）の乗算器と第ｕ
（ｕは４以上の偶数）の乗算器による演算を必要回数繰
り返し、最後に上記第ｙ（ｙは４以上の偶数）の乗算器
による演算を実行するものである。

【００２７】

【発明の実施の形態】以下、この発明の実施の一形態を
説明する。 実施の形態１．図１はこの発明の実施の形態１による除
算装置の構成を示すブロック図であり、図において、１
は除数（ａ_i ）、２は被除数（ｂ_i ）であり、この実施
の形態１では、除数１（ａ_i ）および被除数２（ｂ_i ）
はともに整数部分１桁、小数点以下７桁で合計８桁の２
進数、すなわち、 （ａ_i ）＝ａ₀ ．ａ₁ ａ₂ ａ₃ ａ₄ ａ₅ ａ₆ ａ₇ ［１］ （ｂ_i ）＝ｂ₀ ．ｂ₁ ｂ₂ ｂ₃ ｂ₄ ｂ₅ ｂ₆ ｂ₇ ［２］ とし、さらに最上位の一の位は“１”とする。すなわ
ち、 ａ₀ ＝１ ［３］ ｂ₀ ＝１ ［４］ とする。

【００２８】除算においては、除数および被除数の小数
点位置を移動させても商のビット並びは変わらないの
で、式［１］〜［４］の仮定によって一般性が失われる
ことはない。３は除数１（ａ_i ）のうちの最上位ａ₀ を
除く上位３ビットの第１の乗数（ａ₁ 〜ａ₃ ）である。

【００２９】６は第１の乗数３（ａ₁ 〜ａ₃ ）を入力と
して制御信号７を発生させる制御回路、４は除数１（ａ
_i ）と制御信号７から乗算を行う第１の乗算器、５は被
除数２（ｂ_i ）と制御信号７から乗算を行う第２の乗算
器、８は第１の乗算器４の出力結果で冗長２進数で表さ
れた第１の中間除数（ｃ_i ）、９は第２の乗算器５の出
力結果で冗長２進数で表された第１の中間商（ｄ_i ）で
ある。

【００３０】１０は第１の中間除数８（ｃ_i ）のうちの
２ビットの第２の乗数（ｃ₃ 〜ｃ₄）、１１は第１の中
間除数８（ｃ_i ）と第２の乗数１０（ｃ₃ 〜ｃ₄ ）に基
づいて乗算を行う第３の乗算器、１２は第１の中間商９
（ｄ_i ）と第２の乗数１０（ｃ₃ 〜ｃ₄ ）に基づいて乗
算を行う第４の乗算器、１３は第３の乗算器１１の出力
結果で冗長２進数で表された第２の中間除数（ｅ_i ）、
１４は第２の乗算器５の出力結果で冗長２進数で表され
た第２の中間商（ｆ_i ）である。

【００３１】１５は第２の中間除数１３（ｅ_i ）のうち
の３ビットの第３の乗数（ｅ₄ 〜ｅ₆ ）、１６は第２の
中間除数１３（ｅ_i ）と第３の乗数１５（ｅ₄ 〜ｅ₆ ）
に基づいて乗算を行う第５の乗算器、１７は第２の中間
商１４（ｆ_i ）と第３の乗数１５（ｅ₄ 〜ｅ₆ ）に基づ
いて乗算を行う第６の乗算器、１８は第５の乗算器１６
の出力結果で冗長２進数で表された第３の中間除数（ｇ
_i ）、１９は第４の乗算器１２の出力結果で冗長２進数
で表された第３の中間商（ｈ_i ）である。

【００３２】２０は第３の中間除数１８（ｇ_i ）のうち
の５ビットの第４の乗数（ｇ₆ 〜ｇ₁₀）、２１は第３の
中間商１９（ｈ_i ）と第４の乗数２０（ｇ₆ 〜ｇ₁₀）に
基づいて乗算を行う第７の乗算器、２２は第７の乗算器
２１の出力結果で冗長２進数で表された第４の中間商
（ｋ_i ）である。２３は冗長二進数で表された第４の中
間商２２（ｋ_i ）を通常の二進数に変換する冗長二進→
二進変換器、２４は除算の答えとなる商（ｑ_i ）であ
る。

【００３３】次に動作について説明する。まず、除数１
（ａ_i ）の上位４ビットから以下のような乗算を実行す
る。 １≦（ａ_i ）＜５／４のとき ：（ｃ_i ）＝（ａ_i ） ［５］ ５／４≦（ａ_i ）＜１３／８のとき：（ｃ_i ）＝（３／４）×（ａ_i ） ［６］ １３／８≦（ａ_i ）＜２のとき ：（ｃ_i ）＝（１／２）×（ａ_i ） ［７］ これによって、全ての入力（ａ_i ）に対して ３／４＜（ｃ_i ）＜５／４ ［８］ とすることができる。

【００３４】ここで（ｃ_i ）を各桁が−１，１，０の３
値をもついわゆる冗長二進数で表現すると、 （ｃ_i ）＝１．００ｃ₄ ｃ₅ ｃ₆ … ［９］ という形に書くことができる。なぜならば、冗長二進表
現では３／４と５／４は、 ３／４＝１．００−１−１−１… ［１０］ ５／４＝１．００１１１… ［１１］ と表されるので、その間の値を持つ（ｃ_i ）は必ず式
［９］の形で表すことができるからである。

【００３５】第２の乗算器５においては、被除数２（ｂ
_i ）に対して式［５］〜［７］と同様の以下の計算が行
われる。 １≦（ｂ_i ）＜５／４のとき ：（ｃ_i ）＝（ｂ_i ） ［１２］ ５／４≦（ｂ_i ）＜１３／８のとき ：（ｃ_i ）＝（３／４）×（ｂ_i ） ［１３］ １３／８≦（ｂ_i ）＜２のとき ：（ｃ_i ）＝（１／２）×（ｂ_i ） ［１４］

【００３６】次に、第３の乗算器１１および第５の乗算
器１６における乗算を説明するために、まず、次の一般
的な冗長二進数の性質について説明する。仮に冗長二進
数（ｘ_i ）が、 （ｘ_i ）＝１．００・・０ｘ_n+1 …ｘ_2nｘ_2n+1… ［１５］ という形で表されるとする。ただし、小数第１位から始
まる“０”はｎ個続くとする。

【００３７】ここで、 α＝（ｘ_n+1 …ｘ_2n）／２²ⁿ ［１６］ β＝（０．ｘ_2n+1…）／２²ⁿ ［１７］ と置くと、 （ｘ_i ）＝１＋α＋β と書ける。（ｘ_i ）は冗長二進表現なので、 −（２ⁿ −１）／２²ⁿ＜α＜（２ⁿ −１）／２²ⁿ すなわち、｜α｜＜（２ⁿ −１）／２²ⁿ ［１８］ −１／２²ⁿ＜β＜１／２²ⁿ すなわち、｜β｜＜１／２²ⁿ ［１９］ となる。

【００３８】ここで、（ｙ_i ）を、 （ｙ_i ）＝（１＋α＋β）×（１−α） ［２０］ と置いて計算すると、 （ｙ_i ）＝１−α² −αβ＋β ［２１］ となる。

【００３９】この第２項目以降（−α² −αβ＋β）の
絶対値をεと置くと、式［１６］および［１７］から、 ε＝｜α｜² ＋｜α｜｜β｜＋｜β｜ ＜（（２ⁿ −１）／２²ⁿ）² ＋（（２ⁿ −１）／２²ⁿ×１／２²ⁿ） ＋（１／２²ⁿ）＝（２²ⁿ⁺¹−２ⁿ ）／２⁴ⁿ ＜２^-(2n-1) ［２２］ となる。

【００４０】したがって、（ｙ_i ）は冗長二進表現で次
のように表すことができる。 （ｙ_i ）＝１．００・・・０ｙ_2nｙ_2n+1… ［２３］ ただし、小数第１位から続く“０”の数は（２ｎ−１）
個である。

【００４１】このように式［１５］の形で表される任意
の冗長二進数（ｘ_i ）に対し、その小数以下はじめて
“０”でない数字が現れる桁から下位方向に向かって、
小数第１位から続く“０”の数ｎと同数の桁数分だけ取
り出したものをαとし、（１−α）を乗ずることによっ
て、式［２３］のような小数第１位以下（２ｎ−１）個
の“０”が続く冗長二進数（ｙ_i ）を得ることができ
る。

【００４２】第３の乗算器１１および第５の乗算器１６
は、以上の考えに基づいて乗算を行うためのもので、ま
ず第２の乗算器５においては式［９］のように小数以下
２個の“０”を持つ第１の中間除数８（ｃ_i ）と数
（１．００−ｃ₃ −ｃ₄ ）との掛け算が行われる。その
結果、出力の第２の中間除数１３（ｅ_i ）は、 （ｅ_i ）＝（ｃ_i ）×（１．００−ｃ₃ −ｃ₄ ）＝１．０００ｅ₄ ｅ₅ … ［２４］ と小数以下３個の“０”が並ぶ形で表される。

【００４３】（１．００−ｃ₃ −ｃ₄ ）は二つの冗長二
進ビットｃ₃ とｃ₄ とを符号反転することで生成できる
ので、（ｃ_i ）を被乗数とした場合、第２の乗数１０は
ｃ₃とｃ₄ との二つから生成することができる。例え
ば、ｃ₃ が“１”の場合はこれを“−１”とし、“０”
の場合は“０”、“−１”の場合は“１”とする。同様
に第５の乗算器１６においては小数以下３個の“０”を
持つ第２の中間除数１３（ｅ_i ）と（１．０００−ｅ₄
−ｅ₅ −ｅ₆ ）との掛け算が行われる。

【００４４】その結果、出力の第３の中間除数１８（ｇ
_i ）は、 （ｇ_i ）＝１．０００００ｇ₆ ｇ₇ … ［２５］ と小数以下５個の“０”が並ぶ形で表される。（１．０
００−ｅ₄ −ｅ₅ −ｅ₆）は三つの冗長二進ビットｅ
₄ ，ｅ₅ ，ｅ₆ を符号反転することで生成できるので、
（ｅ_i ）を被乗数とした場合、第３の乗数１５はｅ₄ ，
ｅ₅ ，ｅ₆ の三つから生成することができる。

【００４５】また、第４の乗算器１２では第１の中間商
（ｄ_i ）と第２の乗数１０（ｃ₃ 〜ｃ₄ ）より生成され
た（１．００−ｃ₃ −ｃ₄ ）との乗算が行われ、その結
果、第２の中間商１４（ｆ_i ）を生成し、第６の乗算器
１７では第２の中間商１４（ｆ_i ）と第３の乗数１５
（ｅ₄ 〜ｅ₆ ）より生成された（１．０００−ｅ₄ −ｅ
₅ −ｅ₆ ）との乗算が行われ、その結果、第３の中間商
１９（ｈ_i ）を生成し、第７の乗算器２１では第３の中
間商１９（ｈ_i ）と第３の中間除数１８の一部の第４の
乗数２０（ｇ₆ 〜ｇ₁₀）から生成された（１．００００
０−ｇ₆ −ｇ₇ −ｇ₈ −ｇ₉ −ｇ₁₀）との乗算が行わ
れ、その結果、第４の中間商２２（ｋ_i ）を生成する。

【００４６】このような乗算により、中間商は以下の理
由で次第に被除数２（ｂ_i ）を除数１（ａ_i ）で割った
商に近づいていく。すなわち、 ｒ＝（ｍ₀ ．ｍ₁ ｍ₂ ）×（１．００−ｃ₃ −ｃ₄ ） ×（１．０００−ｅ₄ −ｅ₅ −ｅ₆ ） ×（１．０００００−ｇ₆ −ｇ₇ −ｇ₈ −ｇ₉ −ｇ₁₀） ［２６］ とおくと、第４の中間商２２（ｋ_i ）は、 （ｋ_i ）＝ｒ×（ｂ_i ） ［２７］ と書ける。

【００４７】また、 （ｍ₀ ．ｍ₁ ｍ₂ ）×（１．００−ｃ₃ −ｃ₄ ） ×（１．０００−ｅ₄ −ｅ₅ −ｅ₆ ）×（ａ_i ）＝（ｇ_i ） ［２８］ なので、 ｒ×（ａ_i ）＝（ｇ_i ） ×（１．０００００−ｇ₆ −ｇ₇ −ｇ₈ −ｇ₉ −ｇ₁₀） ［２９］ となり、式［２３］よりこれは小数点以下（２×５−
１）＝９個の“０”が並ぶ。すなわち、 １−１０^-9＜ｒ×（ａ_i ）＜１＋１０^-9 ［３０］ となる。

【００４８】式［２７］を、 （ｋ_i ）＝（ｒ×（ａ_i ））×（（ｂ_i ）／（ａ_i ）） ［３１］ と変形して式［２８］を代入し、さらに、 （ｂ_i ）／（ａ_i ）＜２ ［３２］ であることを用いると次の式が得られる。 （ｂ_i ）／（ａ_i ）−１０^-8＜（ｋ_i ）＜（ｂ_i ）／（ａ_i ）＋１０^-8 ［３３］

【００４９】したがって、第４の中間商２２（ｋ_i ）は
小数点以下７桁の精度で商（ｂ_i ）／（ａ_i ）に等しい
ことが分かる。このように、この実施の形態１により入
力の乗数および被乗数の精度に等しい精度を持つ商の値
を得ることができる。

【００５０】さらに、第４の中間商２２（ｋ_i ）は冗長
二進→二進変換器２３によって冗長二進数から通常の二
進数に変換され、最終的に二進数の商２４（ｑ_i ）とし
て出力される。

【００５１】以上のように、実施の形態１によれば、乗
算器はそれぞれ冗長二進数による乗算を行うため、従来
の乗算器で行っていたキャリールックアヘッド方式など
による最終加算が不要となり高速化が可能となる。ま
た、従来例のように、２の補数器を使うことなしに各乗
算器の除数を被除数の一部から容易に生成できるので、
さらに高速化が可能になる。また、データが図１の上か
ら下に向かって一方向に流れるので、実行中に次のデー
タを入力することも可能で、さらに処理能力を向上させ
ることができる。

【００５２】なお、実施の形態１では商の精度が小数点
以下７桁までとした場合について示したが、商に対して
より高精度が要求される際には、この実施の形態１に述
べた計算ステップをさらに増加させることによって任意
の精度の商を得ることができる。

【００５３】実施の形態２．図２はこの発明の実施の形
態２による制御回路６の説明図であり、３つの入力信号
ａ₁ ，ａ₂ ，ａ₃ から２つの出力ｍ₁ ，ｍ₂ を生成す
る。式［５］〜［７］の乗算は制御回路６に図３の表に
示した機能を持たせることによって実現できる。すなわ
ち、制御回路６の出力である制御信号７を３桁の冗長二
進数、 （ｍ_i ）＝ｍ₀ ．ｍ₁ ｍ₂ （ただしｍ₀ ＝１） ［３４］ で表し、入力信号ａ₁ 〜ａ₃ に対して図３の表に示すよ
うな規則で（ｍ_i ）を発生させて、これと除数１（ａ
_i ）とを第１の乗算器４によって掛け合わせることによ
り、式［５］〜［７］のような乗算が実行でき、その結
果、式［９］のような第１の中間除数８（ｃ_i ）を得る
ことができる。ｍ₀ は常に“１”なので特に発生させる
必要はない。

【００５４】また、第２の乗算器５では式［１２］〜
［１４］に従って（ｍ_i ）と被除数２（ｂ_i ）との積が
行われ、その結果が冗長二進数の第１の中間商９（ｄ
_i ）として出力される。

【００５５】以上のように、この実施の形態２によれ
ば、上記構成の制御回路６を用いることにより前記実施
の形態１の効果を実現することができる。なお、冗長二
進数は３値をとるため、通常２ビットの信号の組み合わ
せで表現されるが、この実施の形態２はそのあらゆる表
現方法に対して適用することができる。

【００５６】実施の形態３．図４および図５はこの発明
の実施の形態３による制御回路６と第１の乗算器４によ
る第１の中間除数８（ｃ_i ）の生成方法を示す説明図で
あり、図４および図５において、除数１（ａ_i ）の上位
から４桁の組み合わせはａ₀ が常に“１”なので全部で
８通あり、図４においてはそれぞれの場合をｃａｓｅ１
〜ｃａｓｅ８として示している。第１の中間除数８（ｃ
_i ）は、式［９］のように小数点以下上位２桁を“０”
とする必要があるが、もともとａ₁ およびａ₂ が“０”
である。ｃａｓｅ１とｃａｓｅ２については、そのまま
（ａ_i ）を（ｃ_i ）とすればよい。これは式［５］に対
応する。ｃａｓｅ３〜ｃａｓｅ８の場合に行う処理を図
５に示す。

【００５７】ｃａｓｅ３〜ｃａｓｅ５はそれぞれ図５の
（ａ）〜（ｃ）に対応しており、いずれも自分自身を右
方向へ２ビットシフトしたものを自分自身から引くとい
う操作を行っている。これは、式［６］に対応した操作
である。ｃａｓｅ３およびｃａｓｅ４では引いた結果の
上位４桁が“１．００１”となるので、そのまま出力す
ればよい。これに対してｃａｓｅ５では引いた結果の上
位４桁が“１．１−１−１”となるが、冗長二進数にお
いて“１−１−１”は“００１”と同じ値なので、上位
４桁を強制的に“１．００１”とすることができる。

【００５８】ｃａｓｅ６〜ｃａｓｅ８はそれぞれ図５の
（ｄ）〜（ｆ）に対応しており、いずれもｃａｓｅ３〜
ｃａｓｅ５と同様に自分自身を右方向へ１ビットシフト
したものを自分自身から引くという操作を行っている。
これは、式［７］に対応した操作である。ｃａｓｅ６は
引いた値の上位４桁が“１．０−１１”となるが冗長二
進数においては“−１１”は“０−１”に等しいので、
上位４桁を強制的に“１．００−１”とすることができ
る。ｃａｓｅ７およびｃａｓｅ８では引いた値の上位４
桁がそれぞれ“１．００−１”および“１．０００”と
なるのでそのまま出力することができる。

【００５９】このように図４および図５に示されたルー
ルによって第１の中間除数８（ｃ_i）を生成することに
より、式［９］の形の第１の中間除数８（ｃ_i ）を容易
に得ることができる。なお、この実施の形態３も冗長二
進のあらゆる表現方法に対して適用することができる。

【００６０】実施の形態４．図６は上記実施の形態３を
実現するこの発明の実施の形態４による制御回路６の構
成を示す説明図であり、出力される制御信号７として２
５〜２９の５種類の信号を用いている。また冗長二進数
の表現方法としては、冗長二進数ｐに対し、 ｐ≡（ｐ＿ｐｌｕｓ，ｐ＿ｍｉｎｕｓ）＝ｐ＿ｐｌｕｓ−ｐ＿ｍｉｎｕｓ ［３５］ という定義を用いている。すなわち一対の二進数の差を
その値としている。

【００６１】上記実施の形態３において、出力の第１の
中間除数８（ｃ_i ）は、除数１（ａ_i ）から図４に示す
ルールで計算されるが、式［３４］を用いれば、このル
ールは、除数１（ａ_i ）の各ビットを全て“０”にする
ことと、右方向に１ビットシフトさせることと、右方向
に２ビットシフトさせることによって実現することがで
きる。このそれぞれを制御する信号が、ｚｅｒｏ２５、
第１のｓｈｉｆｔ２６および第２のｓｈｉｆｔ２７であ
る。また、ｃ₀ 〜ｃ₂ は“１．００”となるようにして
いるが、ｃ₃ は入力によって変化するので、ｃ₃ ＿ｐｌ
ｕｓ２８とｃ₃＿ｍｉｎｕｓ２９とを発生させている。

【００６２】以上のように、この実施の形態４によれ
ば、実際の乗算を行うことなしに、シフト操作のみで第
１の中間除数８（ｃ_i ）を得ることができる。

【００６３】実施の形態５．図７は上記の実施の形態３
および４を実現するこの発明の実施の形態５による第１
の乗算器４の構成図を示すもので、ｚｅｒｏ２５、第１
のｓｈｉｆｔ２６および第２のｓｈｉｆｔ２７の制御入
力に対してシフトを行うシフタ回路３０を備えている。
ｚｅｒｏ２５が“１”のときは出力（ｑ_i ）３１に全て
“０”が出力され、第１のｓｈｉｆｔ２６が“１”のと
きは除数１（ａ_i ）を右方向へ１ビットシフトしたもの
が（ｑ_i ）３１として出力される。また、第２のｓｈｉ
ｆｔ２７が“１”のときは除数１（ａ_i ）を右方向へ２
ビットシフトしたものが出力（ｑ_i ）３１として出力さ
れる。出力された（ｑ_i ）３１は、除数１（ａ_i ）とペ
アにして、第１の中間除数８（ｃ_i ）のうちの小数第４
位以下（ｃ₄ ｃ₅ …）３３を生成する。

【００６４】すなわち、 ｃ_i ＝（ａ_i ，ｑ_i ） （ｉ＝４，５，…） ［３６］ また、第１の中間除数３２（ｃ₃ ）は図４のルールに従
ってｃ₃ ＿ｐｌｕｓとｃ₃ ＿ｍｉｎｕｓとのペアでその
まま出力される。第１の中間除数ｃ₀ 〜ｃ₂ “１．０
０”と一定なので、ここでは特に生成する必要はない。

【００６５】以上のように、この実施の形態５によれ
ば、特に乗算を実行することなく単なるシフト操作のみ
によって、乗算結果である第１の中間除数８（ｃ_i ）を
得ることができるので、高速で小面積の第１の乗算器４
を構成することができる。

【００６６】実施の形態６．図８は上記実施の形態３お
よび４を実現するこの発明の実施の形態６による第２の
乗算器５の構成を示すもので、実施の形態５と同様にｚ
ｅｒｏ２５、第１のｓｈｉｆｔ２６および第２のｓｈｉ
ｆｔ２７の制御入力に対してシフトを行うシフタ回路３
４を備えている。ｚｅｒｏ２５が“１”のときは出力
（ｒ_i ）３５に全て“０”が出力され、第１のｓｈｉｆ
ｔ２６が“１”のときは被除数２（ｂ_i）を右方向へ１
ビットシフトしたものが出力（ｒ_i ）３５として出力さ
れる。

【００６７】また、第２のｓｈｉｆｔ２７が“１”のと
きは被除数２（ｂ_i ）を右方向へ２ビットシフトしたも
のが出力（ｒ_i ）３５として出力される。シフタの制御
は図４の場合と同様であるが、ここでは図９に示すよう
に入力被除数２（ｂ_i ）の小数点以下全ビットに対して
行われ、被除数２（ｂ_i ）とシフタ回路３４の出力（ｒ
_i ）３５とのペアにより、第１の中間商９（ｄ_i ）が生
成される。

【００６８】以上のように、この実施の形態６によれ
ば、特に乗算を実行することなく単なるシフト操作のみ
によって乗算結果である第１の中間商９（ｄ_i ）を得る
ことができるので、高速で小面積の第２の乗算器５を構
成することができる。

【００６９】実施の形態７．図１０はこの発明の実施の
形態７としての第３の乗算器１１の構成を示すもので、
図において、３６，３８は第１の中間除数８（ｃ_i ）か
らの乗数（ｃ₃ あるいはｃ₄ ）を制御信号として冗長二
進入力を符号反転する符号反転器、４０，４２は二つの
冗長二進入力を加算して一つの冗長二進数を出力する冗
長二進加算器である。この実施の形態７による第３の乗
算器１１は、式［２４］を計算するための回路で、入力
の第１の中間除数８（ｃ_i ）から二つの冗長二進数３７
および３９を発生させ、さらに第１の中間除数８（ｃ
_i ）、二つの冗長二進数３７および３９をいわゆるワレ
ストリーと呼ばれる樹木状に足し合わせる方式が用いら
れている。

【００７０】次に動作について説明する。まず、入力の
第１の中間除数８（ｃ_i ）のうちの有効ビットｃ₃ 〜ｃ
₉ が、符号反転器３６および３８によって乗数ｃ₃ を制
御信号として符号反転される。すなわち、符号反転器３
６においては乗数ｃ₃ が“０”のときは冗長二進数３７
に全て“０”が出力され、乗数ｃ₃ が“１”のときは有
効ビットｃ₃ 〜ｃ₉ を各ビット毎に全て符号反転したも
のが冗長二進数３７に出力され、乗数ｃ₃ が“１”のと
きは有効ビットｃ₃ 〜ｃ₉ がそのまま冗長二進数３７に
出力される。冗長二進数３７は入力に対して３ビット右
方向にシフトした位置に出力される。

【００７１】また、符号反転器３８においては乗数ｃ₄
が“０”のときは冗長二進数３９に全て“０”が出力さ
れ、乗数ｃ₄ が“−１”のときは有効ビットｃ₃ 〜ｃ₉
を各ビット毎に全て符号反転したものが冗長二進数３９
に出力され、乗数ｃ₄ が“−１”のときは有効ビットｃ
₃ 〜ｃ₉ がそのまま冗長二進数３９に出力される。冗長
二進数３９は入力に対して４ビット右方向にシフトした
位置に出力される。

【００７２】次に、冗長二進加算器４０では、二つの冗
長二進数３７と３９が足し合わされて一つの冗長二進数
４１が出力される。また、冗長二進加算器４２では、入
力の第１の中間除数８（ｃ_i ）と冗長二進数４１が足し
合わされて一つの冗長二進数が出力される。冗長二進数
は第２の中間除数１３（ｅ_i ）となる。なお、有効ビッ
トｃ₃ 〜ｃ₉ の符号反転は式［３６］の（ａ_i ，ｑ_i ）
を（ｑ_i ，ａ_i ）とするだけで容易に得ることができ
る。

【００７３】以上のように、この実施の形態７によれ
ば、第１の中間除数８（ｃ_i ）の上位３ビットを直接扱
うことなく、また冗長二進加算は一般にキャリー信号の
伝搬が起きないので、極めて高速に乗算結果を得ること
ができる。また、この実施の形態７による乗算器は、第
３の乗算器１１だけでなく第５の乗算器１６にも適用す
ることができる。

【００７４】実施の形態８．図１１はこの発明の実施の
形態８としての第４の乗算器１２の構成を示すもので、
上記実施の形態７に示した第３の乗算器１１とほぼ同様
である。図において、４３，４５は乗数（ｃ₃ あるいは
ｃ₄ ）を制御信号として冗長二進入力を符号反転する符
号反転器、４７，４９は二つの冗長二進入力を加算して
一つの冗長二進数を出力する冗長二進加算器である。

【００７５】次に動作について説明する。まず、入力の
第１の中間商９（ｄ_i ）が、符号反転器４３および４５
によって乗数ｃ₃ を制御信号として符号反転される。す
なわち、符号反転器４３においては乗数ｃ₃ が“０”の
ときは冗長二進数４４に全て“０”が出力され、乗数ｃ
₃が“１”のときは有効ビットｃ₃ 〜ｃ₉ を各ビット毎
に全て符号反転したものが冗長二進数４４に出力され、
乗数ｃ₃ が“−１”のときは有効ビットｃ₃ 〜ｃ₉がそ
のまま冗長二進数４４に出力される。冗長二進数４４は
入力に対して３ビット右方向にシフトした位置に出力さ
れる。

【００７６】また、符号反転器４５においては乗数ｃ₄
が“０”のときは冗長二進数４６に全て“０”が出力さ
れ、乗数ｃ₄ が“１”のときは有効ビットｃ₃ 〜ｃ₉ を
各ビット毎に全て符号反転したものが冗長二進数４６に
出力され、乗数ｃ₄ が“−１”のときは有効ビットｃ₃
〜ｃ₉ がそのまま冗長二進数４６に出力される。冗長二
進数４６は入力に対して４ビット右方向にシフトした位
置に出力される。

【００７７】次に、冗長二進加算器４７では、二つの冗
長二進数４４と４６が足し合わされて一つの冗長二進数
４８が出力される。また、冗長二進加算器４９では、入
力の第１の中間商９（ｄ_i ）と冗長二進数４８が足し合
わされて一つの冗長二進数が出力される。冗長二進数は
第２の中間商１４（ｆ_i ）となる。

【００７８】以上のように、この実施の形態８によれ
ば、キャリー信号の伝搬が起きない高速の冗長二進加算
を用いて乗算が実行できるため、極めて高速に乗算結果
を得ることができる。またこの実施の形態８による乗算
器は、第４の乗算器１２だけでなく第６の乗算器１７お
よび第７の乗算器２１にも適用することができる。

【００７９】実施の形態９．図１２は実施の形態７およ
び８を実現するこの発明の実施の形態９による符号反転
器の構成を示すもので、図は１ビット分の構成を示して
いる。図において、ｉｎ＿ｐｌｕｓ５０とｉｎ＿ｍｉｎ
ｕｓ５１は入力となる一対の冗長二進数の成分、（ｓ）
５４は冗長二進数の制御入力、ｏｕｔ＿ｐｌｕｓ５５と
ｏｕｔ＿ｍｉｎｕｓ５６は出力となる一対の冗長二進数
の成分となる。５２と５３は制御入力（ｓ）５４の値に
よって出力を選択するマルチプレクサ回路である。

【００８０】図のような構成により、 ｓ＝０のとき：ｏｕｔ＿ｐｌｕｓ＝０，ｏｕｔ＿ｍｉｎｕｓ＝０ ｓ＝１のとき：ｏｕｔ＿ｐｌｕｓ＝ｉｎ−ｍｉｎｕｓ，ｏｕｔ＿ｍｉｎｕｓ ＝ｉｎ＿ｐｌｕｓ ｓ＝−１のとき：ｏｕｔ＿ｐｌｕｓ＝ｉｎ＿ｍｉｎｕｓ＝ｉｎ＿ｍｉｎｕｓ とすることができ、所望の出力を得ることができる。

【００８１】実施の形態１０．図１３は上記実施の形態
７および８を実現するこの発明の実施の形態１０の冗長
二進加算器の構成例を示すもので、図において、５７は
それぞれ（ｉ＋１）〜（ｉ−１）桁目の１桁分の加算器
５８〜６０を有する冗長二進加算器である。（ｉ＋１）
桁目の加算器５８は、二組の冗長二進数ｉｎ１＿ｐｌｕ
ｓ_i+1 ６１とｉｎ１＿ｍｉｎｕｓ_i+1 ６２、およびｉｎ
２＿ｐｌｕｓ_i+1 ６３とｉｎ２＿ｍｉｎｕｓ_i+1 ６４を
足し合わせて冗長二進数の出力ｏｕｔ＿ｐｌｕｓ_i+1 ７
３とｏｕｔ＿ｍｉｎｕｓ_i+1 ７４を出力する。

【００８２】同様にｉ桁目の加算器５９は、二組の冗長
二進数ｉｎ１＿ｐｌｕｓ_i ６５とｉｎ１＿ｍｉｎｕｓ_i
６６、およびｉｎ２＿ｐｌｕｓ_i ６７とｉｎ２＿ｍｉｎ
ｕｓ_i ６８を足し合わせて冗長二進数の出力ｏｕｔ＿ｐ
ｌｕｓ_i ７５とｏｕｔ＿ｍｉｎｕｓ_i ７６を出力し、
（ｉ−１）桁目の加算器６０は、二組の冗長二進数ｉｎ
１＿ｐｌｕｓ_i-1 ６９とｉｎ１＿ｍｉｎｕｓ_i-1 ７０、
およびｉｎ２＿ｐｌｕｓ_i-1 ７１とｉｎ２＿ｍｉｎｕｓ
_i-1 ７２を足し合わせて冗長二進数の出力ｏｕｔ＿ｐｌ
ｕｓ_i-1 ７７とｏｕｔ＿ｍｉｎｕｓ_i-1 ７８を出力す
る。ｔ_i+1 〜ｔ_i-2７９〜８２は、それぞれ一本または
複数本の信号線からなる中間信号で、下位側の加算器か
ら上位側の加算器へ伝えられる。一般に隣り含う中間信
号ｔ_i+1 ７９とｔ_i ８０は互いに独立とすることができ
るので、通常の二進数の加算の際に生じるいわゆるキャ
リー信号の伝搬が起きない。

【００８３】以上のように、この実施の形態１０によれ
ば、上記の構成により高速の冗長二進加算を実現するこ
とができる。

【００８４】実施の形態１１．図１４はこの発明の実施
の形態１１による除算装置を示す構成図であり、図１に
おける被除数２（ｂ_i ）を“１”の被除数８３としたも
ので、他の構成は図１に示す実施の形態１と同じである
が、この構成によって、高速の逆数器が得られる。

【００８５】実施の形態１２．図１５はこの発明の実施
の形態１２による除算装置を示す構成図であり、第２、
第３、第４の中間除数１３，１８，８７から取り出す乗
数１５（ｅ₄ 〜ｅ₆ ）、乗数８４（ｇ₆ 〜ｇ₈ ）、乗数
８９（ｊ₈ 〜ｊ₁₄）のビット数を（２ⁿ −１）個とした
場合を示す。この実施の形態１２では、商を小数点以下
２４桁の精度で求める場合を示している。

【００８６】動作は第３の中間除数１８（ｇ_i ）を求め
るところまでは実施の形態１と同様であるが、そこから
乗数８４として取り出す信号のビット数を実施の形態１
の５ビットではなく３ビットとしている。ここで、実施
の形態１の式［１６］〜［２２］を一般化するために、
ｍをｍ≦ｎとして、 α＝（ｘ_n+1 …Ｘ_n+m ）／２^n+m ［３７］ β＝（０．ｘ_n+m+1 …）／２^n+m ［３８］ と置くと、 −（２^m −１）／２^n+m ＜α＜（２^m −１）／２^n+m すなわち、｜α｜＜（２^m −１）／２^n+m ［３９］ １／２^n+m ＜β＜１／２^n+m すなわち、｜β｜＜１／２^n+m ［４０］ となる。

【００８７】εを計算すると最終的に ε＝｜α｜² ＋｜α｜｜β｜＋｜β｜＜２^-(n+m-1) ［４１］ が得られる。すなわち、（１−α）を掛けることによっ
て小数点以下に続く“０”の数を（ｎ＋ｍ−１）とする
ことができる。この考えから第７の乗算器８５における
乗算の結果、第４の中間除数８７（ｊ_i ）は小数点以下
に続く“０”の数は７個となる。

【００８８】次に第４の中間除数８７（ｊ_i ）から取り
出す乗数８９のビット数は７ビットとしている。このた
め、第９の乗算器９０における乗算の結果、第５の中間
除数９２（ｌ_i ）は小数点以下に続く“０”の数は１３
個となる。さらに、第５の中間除数９２（ｌ_i ）からは
乗数９４（ｉ₁₄〜ｉ₂₆）として１３ビットが取り出され
る。

【００８９】一方、第８の乗算器８６、第１０の乗算器
９１、第１１の乗算器９５はそれぞれ実施の形態１の第
４、第６、第７の乗算器１２，１７，２１と同様の働き
をして、それぞれ第４の中間商８８（ｋ_i ）、第５の中
間商９３（ｍ_i ）、第６の中間商９６（ｎ_i ）を生成す
る。第６の中間商９６（ｎ_i ）は、さらに冗長二進→二
進変換器２３によって二進数に変換され、最終的に商２
４（ｑ_i ）が出力される。この実施の形態１２によっ
て、乗数１５（ｅ₄ 〜ｅ₆ ）、乗数８４（ｇ₆ 〜ｇ
₈ ）、乗数８９（ｊ₈ 〜ｊ₁₄）のビット数はそれぞれ
３，３，７と（２ⁿ −１）で表される数となる。

【００９０】以上のように、この実施の形態１２によれ
ば、第５の乗算器１６、第７の乗算器８５、第９の乗算
器９０では、入力する乗数１５（ｅ₄ 〜ｅ₆ ）、乗数８
４（ｇ₆ 〜ｇ₈ ）、乗数８９（ｊ₈ 〜ｊ₁₄）のビット数
に１を加えた数の冗長二進数の総和を計算するので、乗
数のビット数が（２ⁿ −１）のときは、加算すべき冗長
二進数が２ⁿ となり、ワレストリーによる足し上げの効
率が最も大きくなる。すなわち、２ⁿ は加算器ｎ段で足
し上げられる最大の数で、従って最も効率よく高速に足
し上げを実行することができる。

【００９１】実施の形態１３．図１６はマルチプレクサ
回路を用いてハードウエア量を低減した場合のこの発明
の実施の形態１３による除算装置を示す構成図であり、
マルチプレクサ回路９７においては最初、第２の中間除
数１３（ｅ_i ）が選択されて出力９９が出力され、同時
に乗数１０１（ｅ₄ 〜ｅ₆ ）が出力され、これら二つか
ら第５の乗算器１０２において乗算が実行される。

【００９２】次にマルチプレクサ回路９７では第５の乗
算器１０２の出力１０４が選択されて出力９９に中間除
数（ｇ_i ）として出力され、同時に乗数１０１（ｇ₆ 〜
ｇ₈）が選択されて出力され、これら二つから第５の乗
算器１０２において乗算が実行される。この乗算結果は
第３の中間除数１０６（ｇ_i）となる。

【００９３】また、マルチプレクサ回路１０８において
は、最初、第３の中間除数１０６（ｇ_i ）が出力１１０
として選択されて出力され、同時に乗数１１２（ｊ₈ 〜
ｊ₁₄）が選択されて出力され、これら二つから第９の乗
算器１１３において乗算が実行される。

【００９４】次にマルチプレクサ回路１０８では第９の
乗算器１１３の出力１１５が選択されて、出力１１０に
は中間除数（ｌ_i ）として出力され、同時に乗数１１２
（ｌ₁₄〜ｌ₂₀）が選択されて出力され、これら二つから
第９の乗算器１１３において乗算が実行される。

【００９５】さらに、マルチプレクサ回路１０８では次
にもう一度、第９の乗算器１１３の出力１１５が選択さ
れて、乗数１１２（ｎ₂₀〜ｎ₂₆）が選択されて出力され
る。この際、第９の乗算器１１３における乗算は不要な
ので実行されない。

【００９６】一方、マルチプレクサ回路９８では、最
初、第２の中間商１４（ｆ_i ）が選択されて出力１００
に出力され、第６の乗算器１０３において第２の中間商
１４（ｆ_i ）と乗数１０１（ｅ₄ 〜ｅ₆ ）とから乗算が
実行される。

【００９７】次に、マルチプレクサ回路９８においては
第６の乗算器１０３の出力１０５が選択されて出力１０
０に出力され、乗数１０１（ｇ₆ 〜ｇ₈ ）とから第６の
乗算器１０３において乗算が実行される。この乗算結果
が第３の中間商１０７（ｈ_i）となる。

【００９８】また、マルチプレクサ回路１０９において
は、最初、第３の中間商１０７（ｈ_i ）が選択されて出
力１１１に出力され、乗数１１２（ｊ₈ 〜ｊ₁₄）とから
第１０の乗算器１１４において乗算が実行される。

【００９９】次に、マルチプレクサ回路１０９では第１
０の乗算器１１４の出力１１６が選択されて出力１１１
に出力され、乗数１１２（ｌ₁₄〜ｌ₂₀）とから第１０の
乗算器１１４で乗算が実行される。

【０１００】さらに、マルチプレクサ回路１０９では次
にもう一度、第１０の乗算器１１４の出力１１６が選択
されて、乗数１１２（ｎ₂₀〜ｎ₂₆）が選択されて出力さ
れる。この結果、第１０の乗算器１１４で乗算が実行さ
れ、第４の中間商１１７（ｋ_i ）として出力される。第
４の中間商１１７（ｋ_i ）は冗長二進→二進変換器２３
によって通常の二進数に変換され、商２４（ｑ_i ）とし
て出力される。

【０１０１】以上のように、この実施の形態１３によれ
ば、マルチプレクサ回路により、乗算器よりも小さいハ
ードウエア量で実現できるので、全体のハードウエア量
を大幅に低減することができる。

【０１０２】実施の形態１４．図１７はこの発明の実施
の形態１４による除算装置を示す構成図であり、パイプ
ラインレジスタ１１８および１１９によって２段のパイ
プライン構成とした場合を示す。すなわち、第２の中間
除数１３（ｅ_i ）および第２の中間商１４（ｆ_i ）はそ
れぞれパイプラインレジスタ１１８および１１９によっ
て一時蓄えられ、次に第５の乗算器１６および第６の乗
算器１７に入力する。

【０１０３】パイプラインレジスタ１１８および１１９
の制御はクロック信号１２０によって行われ、例えばク
ロック信号１２０が“ｌｏｗ”のときにデータが蓄えら
れ、クロック信号１２０が“ｈｉｇｈ”になったときに
データが出力されるといった動作をする。

【０１０４】以上のように、この実施の形態１４によれ
ば、パイプラインレジスタ１１８および１１９によって
分けられた前後の回路を並列に動作させる、いわゆるパ
イプライン動作が可能となるので、高速動作を実現する
ことができる。また、この実施の形態１４では２段のパ
イプライン構成とする場合を示したが、パイプラインレ
ジスタの数を増加させて段数を増やすことにより、さら
に高速動作を実現することができる。

【０１０５】実施の形態１５．図１８はこの発明の実施
の形態１５による除算装置を示す構成図であり、上記各
実施の形態における制御回路６の代わりに記憶手段とし
てＲＯＭ１２１を用いた場合を示す。このＲＯＭ１２１
は、乗数３（ａ₁ 〜ａ₄ ）をアドレス入力として、制御
信号１２２を出力するもので、制御信号１２２を上記各
実施の形態における制御信号７と同様とすることによっ
て実施の形態１と同様の動作を実現することができ、同
様の効果を得ることができる。

【０１０６】以上のように、この実施の形態１５によれ
ば、ＲＯＭ１２１への入力を４ビットとしているが、Ｒ
ＯＭの規模を大きくして入力のビット数を多くすること
によって第１の乗算器の出力である第２の中間除数１３
（ｅ_i ）の小数点以下に続く“０”の数を実施の形態１
の場合よりも増やすことができ、高速の除算が実現でき
る。また、ＲＯＭ１２１はＲＡＭやその他の記憶素子で
あってもかまわない。

【０１０７】

【発明の効果】以上のように、請求項１記載の発明によ
れば、除数に基づいて生成した第１の乗数を除数および
被除数に乗じることにより、それぞれ中間除数および中
間商を演算し、この演算結果に基づいて必要回数演算を
繰り返すことによって、上記中間除数を所定の値に近づ
け、同時に上記中間商を上記被除数を上記除数で割った
商に近づけるように構成したので、除算処理の高速化と
構成の単純化を図ることができる効果がある。

【０１０８】請求項２記載の発明によれば、除数から制
御回路によって制御信号を出力させ、これに基づいて第
１の乗算器と第２の乗算器で演算を行い、冗長二進数の
中間除数と中間商を発生させ、その後、除数の上位２桁
以降に並ぶ“０”の次の複数ビットの符号ビットの符号
を反転させた信号と上記中間除数および中間商との演算
を実行し、中間除数を１に収束させるように構成したの
で、計算に無駄がなく、除算処理の高速化を図ることが
できる。また、冗長二進数で乗算を行うので、除算処理
のより高速化を図ることができる。さらに、２の補数器
が不要、除数側の最後の乗算は実行不要等のため、ハー
ドウエアを削減できる効果がある。

【０１０９】請求項３記載の発明によれば、冗長二進表
現の商を二進数に変換する変換器を備えるように構成し
たので、得られた冗長二進表現の商を二進数に変換して
出力することができる効果がある。

【０１１０】請求項４記載の発明によれば、制御回路は
除数（ａ_i ）の上位複数桁ビットを入力して、第１の乗
数を生成するように構成したので、請求項２記載の発明
の効果を容易に実現することができる効果がある。

【０１１１】請求項５記載の発明によれば、元の除数と
小数点以下２桁を“０”とするに必要なだけシフトさせ
た該除数とを引き算するように構成したので、第１の中
間除数を容易に得ることができる効果がある。

【０１１２】請求項６記載の発明によれば、制御回路は
除数のうちの小数点以下第１位から第３位までの３ビッ
トを入力として、上記除数の各ビットを全てゼロにする
か、１ビット下位桁側へシフトするか、２ビット下位桁
側へシフトするかを制御する信号と、冗長二進表現され
た第１の中間除数の小数点以下第３桁の値を示す信号と
を出力させるように構成したので、実際の乗算を行うこ
となく、中間除数を得ることができる効果がある。

【０１１３】請求項７記載の発明によれば、第１の乗算
器は、制御信号により除数の各ビットを全てゼロにする
か、１ビット下位桁側ヘシフトするか、２ビット下位桁
側ヘシフトするかを行うシフタ回路の出力と上記除数と
から、上記冗長二進表現された第１の中間除数の小数点
以下第４桁目以下を生成するように構成したので、高速
で小面積の第１の乗算器を得ることができる効果があ
る。

【０１１４】請求項８記載の発明によれば、第２の乗算
器は、制御信号により被除数の各ビットを全てゼロにす
るか、１ビット下位桁側ヘシフトするか、２ビット下位
桁側ヘシフトするかを行うシフタ回路の出力と上記被除
数とから上記冗長二進表現された第１の中間商を生成す
るように構成したので、高速で小面積の第２の乗算器を
得ることができる効果がある。

【０１１５】請求項９記載の発明によれば、第３あるい
は第ａの乗算器は、入力される第１の中間除数を符号反
転して二つの冗長二進数を発生させる二つの符号反転器
と、上記二つの冗長二進数を加算して一つの冗長二進数
を出力する二つの冗長二進加算器とを備えるように構成
したので、極めて高速に乗算結果を得ることができる効
果がある。

【０１１６】請求項１０記載の発明によれば、第４ある
いは第ｂの乗算器は、入力された第１の中間商を符号反
転して二つの冗長二進数を発生させる二つの符号反転器
と、上記二つの冗長二進数を加算して一つの冗長二進数
を出力する二つの冗長二進加算器とを備えるように構成
したので、極めて高速に乗算結果を得ることができる効
果がある。

【０１１７】請求項１１記載の発明によれば、符号反転
器は、一対の冗長二進数の成分を入力し、冗長二進数の
制御入力によって出力を選択するマルチプレクサ回路を
備えるように構成したので、所望の出力を得ることがで
きる効果がある。

【０１１８】請求項１２記載の発明によれば、冗長二進
加算器は、二組の冗長二進数を加算して冗長二進数を出
力する各桁毎の加算器を複数備えるように構成したの
で、高速の冗長二進加算器を実現することができる効果
がある。

【０１１９】請求項１３記載の発明によれば、被除数と
して定数“１”を用いるように構成したので、除数の逆
数を商として出力することができる効果がある。

【０１２０】請求項１４記載の発明によれば、第２の中
間除数に対して上位ｎ桁または第３の中間除数に対して
上位ｑ桁を、（ｎ−ｍ−１）または（ｑ−ｐ−１）が２
のべき乗から１を引いた値となるように設定するように
構成したので、効率よく高速に足し上げを実現すること
ができる効果がある。

【０１２１】請求項１５記載の発明によれば、中間除数
と同時に制御信号を選択し、この二つから演算を実行し
た演算器の出力を選択するマルチプレクサと、中間商を
選択し、この中間商を上記制御信号と乗算した演算器の
出力を選択するマルチプレクサとを備えるように構成し
たので、装置全体のハードウエアを大幅に低減すること
ができる効果がある。

【０１２２】請求項１６記載の発明によれば、クロック
信号で制御され、中間除数および中間商を一時蓄え、演
算器に出力するパイプラインレジスタを備えるように構
成したので、パイプラインレジスタによって分けられた
前後の回路を並列に動作させ、高速動作を実現すること
ができる効果がある。

【０１２３】請求項１７記載の発明によれば、制御回路
としてＲＯＭを用いるように構成したので、請求項２記
載の発明の場合よりも小数点以下に続く“０”の数を増
やすことができ、より高速の除算処理を実現できる効果
がある。

【図面の簡単な説明】

【図１】 この発明の実施の形態１による除算装置の構
成を示すブロック図である。

【図２】 この発明の実施の形態２による制御回路の説
明図である。

【図３】 この発明の実施の形態２による制御回路が有
する機能を表した図である。

【図４】 この発明の実施の形態３による中間除数の生
成を表した図である。

【図５】 その中間除数の生成処理の説明図である。

【図６】 この発明の実施の形態４による制御回路の説
明図である。

【図７】 この発明の実施の形態５による第１の乗算器
の説明図である。

【図８】 この発明の実施の形態６による第２の乗算器
の説明図である。

【図９】 その乗算器による中間商の生成を表した図で
ある。

【図１０】 この発明の実施の形態７による第３の乗算
器の説明図である。

【図１１】 この発明の実施の形態８による第４の乗算
器の説明図である。

【図１２】 この発明の実施の形態９による符号反転器
の構成図である。

【図１３】 この発明の実施の形態１０による冗長二進
加算器の構成図である。

【図１４】 この発明の実施の形態１１による除算装置
の構成を示すブロック図である。

【図１５】 この発明の実施の形態１２による除算装置
の構成を示すブロック図である。

【図１６】 この発明の実施の形態１３による除算装置
の構成を示すブロック図である。

【図１７】 この発明の実施の形態１４による除算装置
の構成を示すブロック図である。

【図１８】 この発明の実施の形態１５による除算装置
の構成を示すブロック図である。

【図１９】 従来の除算装置の構成を示すブロック図で
ある。

【符号の説明】

１ 除数、２ 被除数、３ 第１の乗数、４ 第１の乗
算器、５ 第２の乗算器、８ 第１の中間除数、１０
第２の乗数、１１ 第３の乗算器、１２ 第４の乗算
器、１３ 第２の中間除数、１４ 第２の中間商、１５
第３の乗数、１８ 第３の中間除数、１９ 第３の中
間商、２０ 第４の乗数、３０，３４ シフタ回路、３
６，３８，４３，４５ 符号反転器、４０，４２，４
７，４９ 冗長二進加算器、５２，５３，９７，９８
マルチプレクサ回路、５８〜６０ 加算器、１１８，１
１９ パイプラインレジスタ。

Claims (17)

【特許請求の範囲】
1. 【請求項１】 被除数および除数を入力し、上記除数に
   基づいて生成した第１の乗数を、除数および被除数に乗
   じることにより、それぞれ第１の中間除数および第１の
   中間商を得る第１の演算手段と、上記第１の中間除数に
   基づいて生成した第２の乗数を、上記第１の中間除数お
   よび上記第１の中間商に乗ずることにより、それぞれ第
   ２の中間除数および上記第２の中間商を得る如く前段の
   演算結果に基づいて必要回数演算を繰り返すことによっ
   て、上記中間除数を所定の値に近づけ、同時に上記中間
   商を上記被除数を上記除数で割った商に近づける必要回
   数演算手段とを備え、上記第１および第２の乗数のビッ
   ト数がそれぞれ上記除数および上記中間除数のビット数
   よりも小さいことを特徴とする除算装置。
2. 【請求項２】 被除数および１以上２未満の値を持つ除
   数を入力とし、被除数を除数で割った商を出力とする除
   算装置において、上記除数の上位側の所定桁数ビットあ
   るいはそのうちの最上位１ビットを除くビット桁からな
   る第１の乗数を入力して制御信号を出力する制御回路
   と、上記第１の乗数と上記除数とを乗じることによって
   整数部分が“１”で小数点以下第１位から少なくとも２
   個のゼロが並ぶ冗長二進表現の第１の中間除数を得る第
   １の乗算器と、上記第１の乗数と上記被除数とを乗じる
   ことによって冗長二進表現の第１の中間商を得る第２の
   乗算器と、上記第１の中間除数の上位複数桁を取り出し
   て小数点以下第３位と第４位の冗長二進ビットを正負反
   転させることによって第２の乗数を生成し、この第２の
   乗数と上記第１の中間除数とを乗じることによって、整
   数部分が“１”で小数点以下第１位から少なくとも３個
   のゼロが並ぶ冗長二進表現の第２の中間除数を得る第３
   の乗算器と、上記第２の乗数と上記第１の中間商とを乗
   じることによって冗長二進表現の第２の中間商を得る第
   ４の乗算器と、整数部分が“１”で小数点以下ｍ個のゼ
   ロが続く第２の中間除数に対して上位ｎ桁（ｍ＋３≦ｎ
   ≦２ｍ＋１）を取り出して小数点以下第（ｍ＋１）位か
   ら第（ｎ−１）位までの冗長二進ビットを正負反転させ
   ることによって第３の乗数を生成し、この第３の乗数と
   上記第２の中間除数とを乗じることによって、整数部分
   が“１”で小数点以下第１位から少なくとも（２ｍ−
   １）個のゼロが並ぶ冗長二進表現の第３の中間除数を得
   る第ａ（ａは５以上の奇数）の乗算器と、上記第３の乗
   数と上記第２の中間商とを乗じることにより冗長二進表
   現の第３の中間商を得る第ｂ（ｂは６以上の偶数）の乗
   算器と、整数部分が“１”で小数点以下ｐ個のゼロが続
   く第３の中間除数に対して上位ｑ桁（ｐ＋３≦ｑ≦２ｐ
   ＋１）を取り出して小数点以下第（ｐ＋１）位から第
   （ｑ−１）位までの冗長二進ビットを正負反転させるこ
   とによって第４の乗数を生成し、この第４の乗数と上記
   第３の中間商とを乗じることにより冗長二進表現の商を
   得る第ｃ（ｃは６以上の偶数）の乗算器とを備え、上記
   第１から第４の乗算器による演算実行後、上記第ａ（ａ
   は５以上の奇数）の乗算器と第ｂ（ｂは６以上の偶数）
   の乗算器による演算を必要回数繰り返し、最後に上記第
   ｃ（ｃは６以上の偶数）の乗算器による演算を実行する
   ことを特徴とする除算装置。
3. 【請求項３】 得られた冗長二進表現の商を二進数に変
   換して出力する変換器を備えたことを特徴とする請求項
   ２記載の除算装置。
4. 【請求項４】 制御回路は除数（ａ_i ）の上位複数桁ビ
   ットを入力して、下記演算式を実行して第１の乗数を生
   成することを特徴とする請求項２記載の除算装置。 １≦（ａ_i ）＜５／４のとき ：（ｃ_i ）＝（ａ_i ） ５／４≦（ａ_i ）＜１３／８のとき：（ｃ_i ）＝（３／４）×（ａ_i ） １３／８≦（ａ_i ）＜２のとき ：（ｃ_i ）＝（１／２）×（ａ_i ）
5. 【請求項５】 元の除数と小数点以下２桁を“０”とす
   るに必要なだけシフトさせた該除数とを引き算し、第１
   の中間除数を得ることを特徴とする請求項２記載の除算
   装置。
6. 【請求項６】 制御回路は除数のうちの小数点以下第１
   位から第３位までの３ビットを入力として、上記除数の
   各ビットを全てゼロにするか、１ビット下位桁側へシフ
   トするか、２ビット下位桁側へシフトするかを制御する
   信号と、冗長二進表現された第１の中間除数の小数点以
   下第３桁の値を示す信号とを出力させることを特徴とす
   る請求項２記載の除算装置。
7. 【請求項７】 第１の乗算器は、制御信号により除数の
   各ビットを全てゼロにするか、１ビット下位桁側ヘシフ
   トするか、２ビット下位桁側ヘシフトするかを行うシフ
   タ回路を備え、このシフタ回路の出力と上記除数とから
   上記冗長二進表現された第１の中間除数の小数点以下第
   ４桁目以下を生成することを特徴とする請求項２記載の
   除算装置。
8. 【請求項８】 第２の乗算器は、制御信号により被除数
   の各ビットを全てゼロにするか、１ビット下位桁側ヘシ
   フトするか、２ビット下位桁側ヘシフトするかを行うシ
   フタ回路とを備え、このシフタ回路の出力と上記被除数
   とから上記冗長二進表現された第１の中間商を生成する
   ことを特徴とする請求項２記載の除算装置。
9. 【請求項９】 第３あるいは第ａの乗算器は、入力され
   る第１の中間除数を符号反転して二つの冗長二進数を発
   生させる二つの符号反転器と、上記二つの冗長二進数を
   加算して一つの冗長二進数を出力する二つの冗長二進加
   算器とを備えたことを特徴とする請求項２記載の除算装
   置。
10. 【請求項１０】 第４あるいは第ｂの乗算器は、入力さ
    れた第１の中間商を符号反転して二つの冗長二進数を発
    生させる二つの符号反転器と、上記二つの冗長二進数を
    加算して一つの冗長二進数を出力する二つの冗長二進加
    算器とを備えたことを特徴とする請求項２記載の除算装
    置。
11. 【請求項１１】 符号反転器は、一対の冗長二進数の成
    分を入力し、冗長二進数の制御入力によって出力を選択
    するマルチプレクサ回路を備えたことを特徴とする請求
    項９または請求項１０記載の除算装置。
12. 【請求項１２】 冗長二進加算器は、二組の冗長二進数
    を加算して冗長二進数を出力する各桁毎の加算器を複数
    備えたことを特徴とする請求項９または請求項１０記載
    の除算装置。
13. 【請求項１３】 被除数として定数“１”を用いること
    により、除数の逆数を商として出力することを特徴とす
    る請求項２記載の除算装置。
14. 【請求項１４】 第２の中間除数に対して上位ｎ桁また
    は第３の中間除数に対して上位ｑ桁を、（ｎ−ｍ−１）
    または（ｑ−ｐ−１）が２のべき乗から１を引いた値と
    なるように設定することを特徴とする請求項２記載の除
    算装置。
15. 【請求項１５】 中間除数と同時に制御信号を選択し、
    この二つから演算を実行した演算器の出力を選択するマ
    ルチプレクサ回路と、中間商を選択し、この中間商を上
    記制御信号と乗算した演算器の出力を選択するマルチプ
    レクサ回路とを備えたことを特徴とする請求項２記載の
    除算装置。
16. 【請求項１６】 クロック信号で制御され、中間除数お
    よび中間商を一時蓄え、演算器に出力するパイプライン
    レジスタを備えたことを特徴とする請求項２記載の除算
    装置。
17. 【請求項１７】 被除数および１以上２未満の値を持つ
    除数を入力とし、被除数を除数で割った商を出力とする
    除算装置において、上記除数の上位側の所定桁数ビット
    あるいはそのうちの最上位１ビットを除く所定桁数のビ
    ットからなるビット列をアドレス入力とし、そこから第
    １の乗数を出力する記憶手段と、上記第１の乗数と上記
    除数とを乗じることによって整数部分が“１”で小数点
    以下第１位から少なくともｒ個のゼロが並ぶ冗長二進表
    現の第１の中間除数を得る第１の乗算器と、上記第１の
    乗数と上記被除数とを乗じることによって冗長二進表現
    の第１の中間商を得る第２の乗算器と、上記第１の中間
    除数に対して上位ｓ桁（ｒ＋３≦ｓ≦２ｒ＋１）を取り
    出して小数点以下第（ｒ＋１）位から第（ｓ−１）位ま
    での冗長二進ビットを正負反転させることによって第２
    の乗数を生成し、この第２の乗数と上記第１の中間除数
    とを乗じることによって、整数部分が“１”で小数点以
    下第１位から少なくとも（２ｒ−１）個のゼロが並ぶ冗
    長二進表現の第２の中間除数を得る第ｔ（ｔは３以上の
    奇数）の乗算器と、上記第２の乗数と上記第１の中間商
    とを乗じることによって冗長二進表現の第２の中間商を
    得る第ｕ（ｕは４以上の偶数）の乗算器と、整数部分が
    “１”で小数点以下ｖ個のゼロが続く第２の中間除数に
    対して上位ｗ桁（ｖ＋３≦ｗ≦２ｖ＋１）を取り出して
    小数点以下第（ｖ＋１）位から第（ｗ−１）位までの冗
    長二進ビットを正負反転させることによって第３の乗数
    を生成し、この第３の乗数と上記第２の中間除数とを乗
    じることにより、冗長二進表現の商を得る第ｙ（ｙは４
    以上の偶数）の乗算器とを備え、上記第１および第２の
    乗算器による演算実行後、上記第ｔ（ｔは３以上の奇
    数）の乗算器と第ｕ（ｕは４以上の偶数）の乗算器によ
    る演算を必要回数繰り返し、最後に上記第ｙ（ｙは４以
    上の偶数）の乗算器による演算を実行することを特徴と
    する除算装置。