JP2591927B2 - Ｄｒａｍセルの製造方法 - Google Patents
Ｄｒａｍセルの製造方法Info
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
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- H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
- H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
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- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
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-
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- H10B—ELECTRONIC MEMORY DEVICES
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Description
【０００１】
【産業上の利用分野】本発明はＤＲＡＭセル（ＤＲＡＭ
ｃｅｌｌ）の製造方法に関し、従来の技術を用いて新
しい構造のＤＲＡＭセルに高濃度のイオン注入を省略し
ドレインを僅かにドーピングさせるＬＤＤ(lightlt dop
ed drain) イオン注入だけを行うことにより、ＭＯＳＦ
ＥＴ(Metal Oxide Semiconductor FET) の閾電圧を高め
活性領域間の漏洩電流及びパンチスルー(punch throug
h) 現象を最小化し、同一面積のウエーハで２倍に基本
チップ数を増加させることができる技術に関する。
ｃｅｌｌ）の製造方法に関し、従来の技術を用いて新
しい構造のＤＲＡＭセルに高濃度のイオン注入を省略し
ドレインを僅かにドーピングさせるＬＤＤ(lightlt dop
ed drain) イオン注入だけを行うことにより、ＭＯＳＦ
ＥＴ(Metal Oxide Semiconductor FET) の閾電圧を高め
活性領域間の漏洩電流及びパンチスルー(punch throug
h) 現象を最小化し、同一面積のウエーハで２倍に基本
チップ数を増加させることができる技術に関する。
【０００２】
【従来の技術】一般半導体メモリー素子であるＤＲＡＭ
の集積化と関連して重要な要因としては、チップ(chip)
とセル(cell)の面積減少を挙げることができる。しか
し、既存の装備ではこれの実現が困難であり高度の工程
技術開発にも拘わらず限界に至ることになる。
の集積化と関連して重要な要因としては、チップ(chip)
とセル(cell)の面積減少を挙げることができる。しか
し、既存の装備ではこれの実現が困難であり高度の工程
技術開発にも拘わらず限界に至ることになる。
【０００３】従来のＤＲＡＭセル製造方法を簡単に説明
すれば、半導体基板にフィールド酸化膜を形成してゲー
ト酸化膜を成長させた後、すぐ多結晶シリコンを蒸着し
て不純物注入工程を行い、ゲート電極及びワード線パタ
ーンを形成した後、高集積化に伴うＭＯＳＦＥＴの電気
的特性を改良すべくスペーサー酸化膜を用いたＬＤＤ構
造の活性領域を有するＭＯＳＦＥＴ形成工程を行い、引
き続き、一定厚さの絶縁酸化膜を蒸着してＭＯＳＦＥＴ
のドレイン領域上に選択エッチングコンタクトホールを
形成し、このコンタクトホール上に不純物が注入された
多結晶シリコン又は、ポリサイドを蒸着してドレイン活
性領域と接続させ、マスクを用いて所定の大きさにビッ
ト線電極を形成する。
すれば、半導体基板にフィールド酸化膜を形成してゲー
ト酸化膜を成長させた後、すぐ多結晶シリコンを蒸着し
て不純物注入工程を行い、ゲート電極及びワード線パタ
ーンを形成した後、高集積化に伴うＭＯＳＦＥＴの電気
的特性を改良すべくスペーサー酸化膜を用いたＬＤＤ構
造の活性領域を有するＭＯＳＦＥＴ形成工程を行い、引
き続き、一定厚さの絶縁酸化膜を蒸着してＭＯＳＦＥＴ
のドレイン領域上に選択エッチングコンタクトホールを
形成し、このコンタクトホール上に不純物が注入された
多結晶シリコン又は、ポリサイドを蒸着してドレイン活
性領域と接続させ、マスクを用いて所定の大きさにビッ
ト線電極を形成する。
【０００４】次に、一定厚さの絶縁酸化膜を蒸着してＭ
ＯＳＦＥＴのソース領域上にエッチングでコンタクトホ
ールを形成し、このコンタクトホール上に不純物が注入
された貯蔵電極多結晶シリコンを蒸着してソース活性領
域と接続させ、マスクを用いて所定の大きさに貯蔵電極
を形成した後、貯蔵電極表面に沿ってＮＯ又はＯＮＯ複
合構造の誘電膜を成長させ、その上に不純物が注入され
た多結晶シリコンを所定の大きさにパターン化し、プレ
ート電極を形成することにより既存のＤＲＡＭセルの形
成工程を完了する。このような構造で製造される半導体
集積回路は、現在の工程能力を鑑みた場合、高集積化す
るほど使用が難しくなる。
ＯＳＦＥＴのソース領域上にエッチングでコンタクトホ
ールを形成し、このコンタクトホール上に不純物が注入
された貯蔵電極多結晶シリコンを蒸着してソース活性領
域と接続させ、マスクを用いて所定の大きさに貯蔵電極
を形成した後、貯蔵電極表面に沿ってＮＯ又はＯＮＯ複
合構造の誘電膜を成長させ、その上に不純物が注入され
た多結晶シリコンを所定の大きさにパターン化し、プレ
ート電極を形成することにより既存のＤＲＡＭセルの形
成工程を完了する。このような構造で製造される半導体
集積回路は、現在の工程能力を鑑みた場合、高集積化す
るほど使用が難しくなる。
【０００５】
【発明が解決しようとする課題】従って、本発明では従
来の工程方法を用いて新しい構造のＤＲＡＭセルを実現
することにより、半導体素子の高集積化に対応できる装
置及び製造方法を提供することを目的とする。
来の工程方法を用いて新しい構造のＤＲＡＭセルを実現
することにより、半導体素子の高集積化に対応できる装
置及び製造方法を提供することを目的とする。
【０００６】
【課題を解決するための手段】以上の目的を達成するた
め本発明は、半導体メモリ素子の新しい構造及び製造方
法に対して、Ｐ−ウェル（又はＮ−ウェル）が形成され
た半導体ウェーハの上にフィールド酸化膜とＬＤＤ構造
の活性領域を有するＭＯＳＦＥＴを設ける工程と、一定
厚さの第１絶縁膜を蒸着し、ＭＯＳＦＥＴのソースと接
続するように所定の大きさに第１貯蔵電極を形成した
後、その表面に沿って第１誘電膜を形成し第１プレート
電極を形成した後、第２絶縁膜を蒸着する工程と、第３
絶縁膜を蒸着してこれを平坦化し、その上に上部セルの
スイッチ機能を果たすＬＤＤ構造の薄膜ＭＯＳＦＥＴを
形成する工程と、第４絶縁膜を蒸着し貯蔵電極コンタク
トホールを用いて薄膜ＭＯＳＦＥＴのソース活性領域と
接続する第２貯蔵電極を形成した後、前記第２貯蔵電極
上部に第２複合構造（ＮＯ又はＯＮＯ）誘電膜を形成し
て第２プレート電極を形成する工程と、前記第２プレー
ト電極の上部に第５絶縁膜と第６絶縁膜を蒸着し、ビッ
ト線コンタクトホールを用いて第６、第５、第４絶縁
膜、薄膜ＭＯＳＦＥＴのドレイン活性領域と基板、第
３、第２、第１絶縁膜を連結して選択エッチングし、基
板(Bulk)ＭＯＳＦＥＴのドレイン活性領域と接続するビ
ット線を形成する工程とより成ることを特徴とするＤＲ
ＡＭセルの製造方法にある。
め本発明は、半導体メモリ素子の新しい構造及び製造方
法に対して、Ｐ−ウェル（又はＮ−ウェル）が形成され
た半導体ウェーハの上にフィールド酸化膜とＬＤＤ構造
の活性領域を有するＭＯＳＦＥＴを設ける工程と、一定
厚さの第１絶縁膜を蒸着し、ＭＯＳＦＥＴのソースと接
続するように所定の大きさに第１貯蔵電極を形成した
後、その表面に沿って第１誘電膜を形成し第１プレート
電極を形成した後、第２絶縁膜を蒸着する工程と、第３
絶縁膜を蒸着してこれを平坦化し、その上に上部セルの
スイッチ機能を果たすＬＤＤ構造の薄膜ＭＯＳＦＥＴを
形成する工程と、第４絶縁膜を蒸着し貯蔵電極コンタク
トホールを用いて薄膜ＭＯＳＦＥＴのソース活性領域と
接続する第２貯蔵電極を形成した後、前記第２貯蔵電極
上部に第２複合構造（ＮＯ又はＯＮＯ）誘電膜を形成し
て第２プレート電極を形成する工程と、前記第２プレー
ト電極の上部に第５絶縁膜と第６絶縁膜を蒸着し、ビッ
ト線コンタクトホールを用いて第６、第５、第４絶縁
膜、薄膜ＭＯＳＦＥＴのドレイン活性領域と基板、第
３、第２、第１絶縁膜を連結して選択エッチングし、基
板(Bulk)ＭＯＳＦＥＴのドレイン活性領域と接続するビ
ット線を形成する工程とより成ることを特徴とするＤＲ
ＡＭセルの製造方法にある。
【０００７】
【実施例】以下、添付した図を参考に製造過程を詳しく
説明すれば次の通りである。図１は、本発明を現すため
のマスクを示したレイアウト図である。図２乃至図６
は、本発明の実施例であり、図１のＡ−Ａ′に沿ってＤ
ＲＡＭセルの製造工程を示した断面図である。
説明すれば次の通りである。図１は、本発明を現すため
のマスクを示したレイアウト図である。図２乃至図６
は、本発明の実施例であり、図１のＡ−Ａ′に沿ってＤ
ＲＡＭセルの製造工程を示した断面図である。
【０００８】図１は、本発明を現すためのマスク図でａ
は分離領域マスク、ｂはゲート電極及びワード線マス
ク、ｃは貯蔵電極コンタクトホールマスク、ｄは貯蔵電
極マスク、ｆは薄膜ＭＯＳＦＥＴ基板マスク、ｇはビッ
ト線コンタクトホールマスク、ｈはビット線電極マスク
を示す。
は分離領域マスク、ｂはゲート電極及びワード線マス
ク、ｃは貯蔵電極コンタクトホールマスク、ｄは貯蔵電
極マスク、ｆは薄膜ＭＯＳＦＥＴ基板マスク、ｇはビッ
ト線コンタクトホールマスク、ｈはビット線電極マスク
を示す。
【０００９】図２はＰ−ウェル (Ｐ−Well）（又はＮ−
ウェル（Ｎ−Well））が形成された半導体ウェーハ
（１）上にＬＯＣＯＳ（Local Oxidation of Silicon）
方式でフィールド酸化膜（２）を成長させ、次に、第１
ゲート酸化膜（３）とゲート電極及びワード線多結晶シ
リコンを時間の遅延なく蒸着した後、前記多結晶シリコ
ンに不純物注入工程を行い、ゲート電極及びワード線マ
スク（ｂ）を用いて多結晶シリコンを所定の大きさにエ
ッチングして第１ゲート電極（４）及びワード線
（４′）パターンを形成し、相対的に低濃度のＮ型（又
はＰ型）不純物イオン注入を行い第１スペーサー酸化膜
（５）を形成した後、相対的に高能度のＮ型（又はＰ
型）不純物イオン注入を行いＬＤＤ構造の活性領域
（６、６′）を有する基板(Bulk)ＭＯＳＦＥＴを形成し
た状態の断面図である。
ウェル（Ｎ−Well））が形成された半導体ウェーハ
（１）上にＬＯＣＯＳ（Local Oxidation of Silicon）
方式でフィールド酸化膜（２）を成長させ、次に、第１
ゲート酸化膜（３）とゲート電極及びワード線多結晶シ
リコンを時間の遅延なく蒸着した後、前記多結晶シリコ
ンに不純物注入工程を行い、ゲート電極及びワード線マ
スク（ｂ）を用いて多結晶シリコンを所定の大きさにエ
ッチングして第１ゲート電極（４）及びワード線
（４′）パターンを形成し、相対的に低濃度のＮ型（又
はＰ型）不純物イオン注入を行い第１スペーサー酸化膜
（５）を形成した後、相対的に高能度のＮ型（又はＰ
型）不純物イオン注入を行いＬＤＤ構造の活性領域
（６、６′）を有する基板(Bulk)ＭＯＳＦＥＴを形成し
た状態の断面図である。
【００１０】図３は一定厚さの第１絶縁膜（７）を蒸着
し、貯蔵電極コンタクトホールマスク（ｃ）を用いて基
板ＭＯＳＦＥＴのソース活性領域（６）上の第１絶縁膜
（７）を選択エッチングした後、一定厚さの多結晶シリ
コンを蒸着して前記活性領域（６）と接続させ、貯蔵電
極マスク（ｄ）を用いて多結晶シリコンを所定の大きさ
にパターン化し第１貯蔵電極（８）を形成した後、その
表面に沿って第１誘電膜（９）を形成して多結晶シリコ
ンを蒸着し、プレート電極マスク（ｅ）を用いて第１プ
レート電極（１０）を形成した後、一定厚さの第２絶縁
膜（１１）を蒸着した状態の断面図である。
し、貯蔵電極コンタクトホールマスク（ｃ）を用いて基
板ＭＯＳＦＥＴのソース活性領域（６）上の第１絶縁膜
（７）を選択エッチングした後、一定厚さの多結晶シリ
コンを蒸着して前記活性領域（６）と接続させ、貯蔵電
極マスク（ｄ）を用いて多結晶シリコンを所定の大きさ
にパターン化し第１貯蔵電極（８）を形成した後、その
表面に沿って第１誘電膜（９）を形成して多結晶シリコ
ンを蒸着し、プレート電極マスク（ｅ）を用いて第１プ
レート電極（１０）を形成した後、一定厚さの第２絶縁
膜（１１）を蒸着した状態の断面図である。
【００１１】図４は一定厚さの第３絶縁膜（１２）を蒸
着してこれを平坦化し、薄膜ＭＯＳＦＥＴの基板機能を
行わせる多結晶シリコン（１３）を蒸着させて再結晶工
程や熱的工程を行った後、ＭＯＳＦＥＴの基板に用いら
れる部分を除外した部分は薄膜ＭＯＳＦＥＴ基板マスク
（ｆ）を用いて除去し、次に第２ゲート酸化膜（１４）
とゲート電極及びワード線用多結晶シリコンを時間の遅
延なく蒸着した後、前記多結晶シリコンに不純物注入工
程を行いゲート電極及びワード線マスク（ｂ）を用いて
多結晶シリコンを所定の大きさにエッチングして第２ゲ
ート電極（１５）及びワード線（１５′）パターンを形
成し、相対的に低濃度のＮ型（又はＰ型）不純物イオン
注入を行い、第２スペーサーで酸化膜（１６）を形成し
た後、相対的に高濃度のＮ型（又はＰ型）不純物イオン
注入を行いＬＤＤ構造の活性領域（１７、１７′）を有
する薄膜ＭＯＳＦＥＴを形成した状態の断面図である。
着してこれを平坦化し、薄膜ＭＯＳＦＥＴの基板機能を
行わせる多結晶シリコン（１３）を蒸着させて再結晶工
程や熱的工程を行った後、ＭＯＳＦＥＴの基板に用いら
れる部分を除外した部分は薄膜ＭＯＳＦＥＴ基板マスク
（ｆ）を用いて除去し、次に第２ゲート酸化膜（１４）
とゲート電極及びワード線用多結晶シリコンを時間の遅
延なく蒸着した後、前記多結晶シリコンに不純物注入工
程を行いゲート電極及びワード線マスク（ｂ）を用いて
多結晶シリコンを所定の大きさにエッチングして第２ゲ
ート電極（１５）及びワード線（１５′）パターンを形
成し、相対的に低濃度のＮ型（又はＰ型）不純物イオン
注入を行い、第２スペーサーで酸化膜（１６）を形成し
た後、相対的に高濃度のＮ型（又はＰ型）不純物イオン
注入を行いＬＤＤ構造の活性領域（１７、１７′）を有
する薄膜ＭＯＳＦＥＴを形成した状態の断面図である。
【００１２】図５は一定厚さの第４絶縁膜（１８）を蒸
着し、貯蔵電極コンタクトホールマスク（ｃ）を用いて
薄膜ＭＯＳＦＥＴのソース活性領域（１７）上の第４絶
縁膜（１８）を選択エッチングした後、一定厚さの多結
晶シリコンを蒸着して前記活性領域（１７）と接続さ
せ、貯蔵電極マスク（ｄ）を用いて多結晶シリコンを所
定の大きさにパターン化して第２貯蔵電極（１９）を形
成した後、その表面に沿って第２誘電膜（２０）を形成
して多結晶シリコンを蒸着し、プレート電極マスク
（ｆ）を用いて第２プレート電極（２１）を形成した状
態の断面図である。
着し、貯蔵電極コンタクトホールマスク（ｃ）を用いて
薄膜ＭＯＳＦＥＴのソース活性領域（１７）上の第４絶
縁膜（１８）を選択エッチングした後、一定厚さの多結
晶シリコンを蒸着して前記活性領域（１７）と接続さ
せ、貯蔵電極マスク（ｄ）を用いて多結晶シリコンを所
定の大きさにパターン化して第２貯蔵電極（１９）を形
成した後、その表面に沿って第２誘電膜（２０）を形成
して多結晶シリコンを蒸着し、プレート電極マスク
（ｆ）を用いて第２プレート電極（２１）を形成した状
態の断面図である。
【００１３】図６は第５絶縁膜（２２）と第６絶縁膜
（２３）を蒸着し、ピット線コンタクトホールマスク
（ｇ）を用いて第６、第５、第４絶縁膜（２３、２２、
１８）と薄膜ＭＯＳＦＥＴのドレイン活性領域（１
７′）と基板（１３）、第３、第２、第１絶縁膜（１
２、１１、７）を連続して選択エッチングし、基板ＭＯ
ＳＦＥＴのドレイン活性領域（６′）と接続するよう多
結晶シリコン（又はポリサイド）を蒸着し、ビット線マ
スク（ｈ）を用いてビット線電極を形成することにより
本発明による新しい構造のＤＲＡＭセルが形成されるこ
とを示した断面図である。
（２３）を蒸着し、ピット線コンタクトホールマスク
（ｇ）を用いて第６、第５、第４絶縁膜（２３、２２、
１８）と薄膜ＭＯＳＦＥＴのドレイン活性領域（１
７′）と基板（１３）、第３、第２、第１絶縁膜（１
２、１１、７）を連続して選択エッチングし、基板ＭＯ
ＳＦＥＴのドレイン活性領域（６′）と接続するよう多
結晶シリコン（又はポリサイド）を蒸着し、ビット線マ
スク（ｈ）を用いてビット線電極を形成することにより
本発明による新しい構造のＤＲＡＭセルが形成されるこ
とを示した断面図である。
【００１４】
【発明の効果】前記した本発明によれば、同一面積上で
既存より２倍に集積化させることができ、これは結局、
同一面積のウェーハを用いて既存より２倍に基本チップ
数を増加することができ原価節減の効果を有する。
既存より２倍に集積化させることができ、これは結局、
同一面積のウェーハを用いて既存より２倍に基本チップ
数を増加することができ原価節減の効果を有する。
【図１】図１は、本発明を現すためのマスクを示したレ
イアウト図である。
イアウト図である。
【図２】図２は、本発明の実施例のＤＲＡＭセルの製造
工程を示した断面図である。
工程を示した断面図である。
【図３】図３は、本発明の実施例のＤＲＡＭセルの製造
工程を示した断面図である。
工程を示した断面図である。
【図４】図４は、本発明の実施例のＤＲＡＭセルの製造
工程を示した断面図である。
工程を示した断面図である。
【図５】図５は、本発明の実施例のＤＲＡＭセルの製造
工程を示した断面図である。
工程を示した断面図である。
【図６】図６は、本発明の実施例のＤＲＡＭセルの製造
工程を示した断面図である。
工程を示した断面図である。
ａ 分離領域マスク ｂ ゲート電極及びワード線マスク ｃ 貯蔵電極コンタクトホールマスク ｄ 貯蔵電極マスク ｅ プレート電極マスク ｆ 薄膜ＭＯＳＦＥＴ基板 ｇ ビット線コンタクトホールマスク ｈ ビット線電極マスク １ 半導体基板 ２ フィールド酸化膜 ３ 第１ゲート酸化膜
Claims (3)
- 【請求項１】 半導体ＤＲＡＭの製造方法において、 Ｐ−ウェルが形成された半導体ウェーハ（１）上にフィ
ールド酸化膜（２）を成長させ、第１ゲート酸化膜
（３）と多結晶シリコン（４）を順次蒸着し、前記多結
晶シリコンにＮ型不純物を注入した後、前記多結晶シリ
コンをゲート電極及びワード線マスク（ｂ）を用いて第
１ゲート電極（１５）及びワード線（１５′）のパター
ンを形成し、相対的に低濃度のＮ型不純物イオン注入を
行いスペーサー酸化膜（５）を形成した後、相対的に高
濃度のＮ型不純物イオン注入を行いＬＤＤ構造の活性領
域（６，６′）を有するＭＯＳＦＥＴを設ける第１工程
と、 一定厚さの第１絶縁膜（７）を蒸着し、貯蔵電極コンタ
クトホールマスク（ｃ）を用いて基板ＭＯＳＦＥＴのソ
ース活性領域（６）上の第１絶縁酸化膜（７）を選択エ
ッチングした後、一定厚さの多結晶シリコンを蒸着して
前記活性領域（６）と接続させ、貯蔵電極マスク（ｄ）
を用いて多結晶シリコンを所定の大きさにパターン化し
て第１貯蔵電極（８）を形成した後、その表面に沿って
第１誘電膜（９）を形成して多結晶シリコンを蒸着し、
プレート電極マスク（ｅ）を用いて第１プレート電極
（１０）を形成した後、一定厚さの第２絶縁膜（１１）
を蒸着する第２工程と、 前記第２絶縁膜の上部に第３絶縁膜（１２）を一定厚さ
に蒸着して平坦化させ、薄膜ＭＯＳＦＥＴの基板機能を
果たす多結晶シリコン（１３）を蒸着させて再結晶工程
や熱的工程を実施した後、ＭＯＳＦＥＴの基板に用いら
れる部分を除去した部分は薄膜ＭＯＳＦＥＴ基板マスク
（ｆ）を用いて除去し、第２ゲート酸化膜（１４）とゲ
ート電極及びワード線用多結晶シリコンを時間の遅延な
く蒸着する第３工程と、 前記多結晶シリコンに不純物注入工程を行い、ゲート電
極及びワード線マスク（ｂ）を用いて多結晶シリコンを
所定の大きさにエッチングして第２ゲート電極（１５）
及びワード線（１５′）パターンを形成し、相対的に低
濃度のＮ型不純物イオン注入を行いスペーサー酸化膜
（１６）を形成した後、相対的に高濃度のＮ型不純物イ
オン注入を行いＬＤＤ構造の活性領域（１７，１７′）
を有する薄膜ＭＯＳＦＥＴを形成する第４工程と、 第４絶縁膜（１８）を一定の厚さに蒸着し、貯蔵電極コ
ンタクトホールマスク（ｃ）を用いて薄膜ＭＯＳＦＥＴ
のソース活性領域（１７）上の第４絶縁膜（１８）を選
択エッチングした後、一定厚さの多結晶シリコンを蒸着
して前記活性領域（１７）と接続させ、貯蔵電極マスク
（ｂ）を用いて多結晶シリコンを所定の大きさにパター
ンして第２貯蔵電極（１９）を形成する第５工程と、 前記第２貯蔵電極（１９）の表面に沿い第２誘電膜（２
０）を形成して多結晶シリコンを蒸着し、プレート電極
マスク（ｅ）を用いて第２プレート電極（２１）を形成
する第６工程と、 前記第２プレート電極（２１）の上部に第５絶縁膜と第
６絶縁膜（２３）を蒸着し、ビット線コンタクトホール
マスク（８）を用いて第６、第５、第４絶縁膜（２３、
２２、１８）、薄膜ＭＯＳＦＥＴのドレイン活性領域
（１７′）と基板（１３）、第３、第２、第１絶縁膜
（１２、１１、１７）を連続して選択エッチングし、基
板ＭＯＳＦＥＴのドレイン活性領域（６′）と接続する
よう多結晶シリコン又はポリサイドを蒸着し、ビット線
マスク（ｈ）を用いてビット線電極を形成する第７工程
とより成ることを特徴とするＤＲＡＭセルの製造方法。 - 【請求項２】 前記イオン注入は、高濃度のイオン注入
を省略してＬＤＤイオン注入だけを行うことを特徴とす
る請求項１記載のＤＲＡＭの製造方法。 - 【請求項３】 前記第２貯蔵電極多結晶シリコン（１
９）は、貯蔵電極コンクタトホールを用いて薄膜ＭＯＳ
ＦＥＴ活性領域（１７）を接続する場合、不純物注入工
程により薄膜ＭＯＳＦＴＥ活性領域の側壁で接続するこ
とを特徴とする請求項１記載のＤＲＡＭの製造方法。
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