JP3123094B2 - 演算増幅器 - Google Patents
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Description
【0001】
【産業上の利用分野】本発明は、演算増幅器に係り、特
に同相帰還の利得が高い全差動演算増幅器に関する。
に同相帰還の利得が高い全差動演算増幅器に関する。
【0002】
【従来の技術】従来の初段及び駆動段からなる全差動演
算増幅器は、例えば図3に示すように構成されていた。
算増幅器は、例えば図3に示すように構成されていた。
【0003】即ち、図3の演算増幅器の初段増幅部は、
定電流源I21と、これらの定電流源I21にソースが各々
接続された入力段ペアトランジスタを構成するPチャネ
ル型電界効果トランジスタ(以下、「MOSトランジス
タ」と称する)M21,M22と、Pチャネル型MOSトラ
ンジスタM21,M22のドレイン側に夫々接続された負荷
となるNチャネル型MOSトランジスタM23,M24とで
構成されている。Nチャネル型MOSトランジスタ
M 23 ,M 24 のゲートは、その抵抗を制御するための電位
Voの点に接続されている。また、図3の演算増幅器の
駆動段増幅部は、Pチャネル型MOSトランジスタ
M27,M30と、これらのPチャネル型MOSトランジス
タM27,M30にドレインが夫々接続されたNチャネル型
MOSトランジスタM25,M28とによって構成される。
更に、非反転及び反転出力の同相電圧を第1及び第2の
電源電位の中点で一定に保つ同相帰還のための回路は、
非反転出力電圧と反転出力電圧との平均値を発生する回
路と、この回路の出力をNチャネル型MOSトランジス
タM27及びM30のゲートに帰還する帰還ループとによっ
て構成される。
定電流源I21と、これらの定電流源I21にソースが各々
接続された入力段ペアトランジスタを構成するPチャネ
ル型電界効果トランジスタ(以下、「MOSトランジス
タ」と称する)M21,M22と、Pチャネル型MOSトラ
ンジスタM21,M22のドレイン側に夫々接続された負荷
となるNチャネル型MOSトランジスタM23,M24とで
構成されている。Nチャネル型MOSトランジスタ
M 23 ,M 24 のゲートは、その抵抗を制御するための電位
Voの点に接続されている。また、図3の演算増幅器の
駆動段増幅部は、Pチャネル型MOSトランジスタ
M27,M30と、これらのPチャネル型MOSトランジス
タM27,M30にドレインが夫々接続されたNチャネル型
MOSトランジスタM25,M28とによって構成される。
更に、非反転及び反転出力の同相電圧を第1及び第2の
電源電位の中点で一定に保つ同相帰還のための回路は、
非反転出力電圧と反転出力電圧との平均値を発生する回
路と、この回路の出力をNチャネル型MOSトランジス
タM27及びM30のゲートに帰還する帰還ループとによっ
て構成される。
【0004】非反転入力端子IN+ の電圧が、反転入力
端子IN- に対して高くなった場合には、Nチャネル型
MOSトランジスタM24に流れる電流は、Nチャネル型
MOSトランジスタM23に流れる電流に比較して少なく
なる。従って、Nチャネル型MOSトランジスタM25の
ゲート電圧はNチャネル型MOSトランジスタM28のゲ
ート電圧に比較して低くなり、非反転出力端子OUT+
の電圧Vout+は反転出力端子OUT- の電圧Vout-に比
較して高くなる。
端子IN- に対して高くなった場合には、Nチャネル型
MOSトランジスタM24に流れる電流は、Nチャネル型
MOSトランジスタM23に流れる電流に比較して少なく
なる。従って、Nチャネル型MOSトランジスタM25の
ゲート電圧はNチャネル型MOSトランジスタM28のゲ
ート電圧に比較して低くなり、非反転出力端子OUT+
の電圧Vout+は反転出力端子OUT- の電圧Vout-に比
較して高くなる。
【0005】上述において、非反転及び反転出力端子O
UT+ 及びOUT- の同相電圧は、第1及び第2の電源
電位の中点に固定される。これは図2に示すように容量
素子C3〜C6及びスイッチSW1〜SW3を有する回
路を用いた同相帰還によって実現される。
UT+ 及びOUT- の同相電圧は、第1及び第2の電源
電位の中点に固定される。これは図2に示すように容量
素子C3〜C6及びスイッチSW1〜SW3を有する回
路を用いた同相帰還によって実現される。
【0006】即ち、第1の電源電位が5Vで第2の電源
電位が0Vのとき、図2に示す回路において、スイッチ
SW1〜SW3が非反転出力OUT + 及び反転出力OU
T - 側と固定電位側とに周期的に切り替わることによっ
て、電位Vc’の点は(Vout++Vout-)−5+
Vbに収束する。この電位Vc’の点を図3における電
位Vcの点に接続すれば、(Vout++Vout-)−
5+Vb=Vcとなるように負帰還が働く。なお、電位
Vbは任意の固定電位である。 また、本負帰還は、図3
に示された電位Vcが、図2に示された電位Vbに等し
くなったときに、非反転出力電圧Vout + と反転出力
電圧Vout - との平均値が第1の電源電位と第2の電
源電位との中点電位になるように設計されている。つま
り、Vc=Vbで、(Vout + +Vout - )−5=
0、即ち(Vout + +Vout - )/2=2.5Vとな
るように設計されている。このため、電位Vcが電位V
bに等しくなったときには、(Vout + +Vout - )
/2=2.5V、即ち、非反転出力電圧Vout + と反
転出力電圧Vout- との平均値(同相電圧)が第1の
電源電位と第2の電源電位との中点電位2.5Vにコン
トロールされる。
電位が0Vのとき、図2に示す回路において、スイッチ
SW1〜SW3が非反転出力OUT + 及び反転出力OU
T - 側と固定電位側とに周期的に切り替わることによっ
て、電位Vc’の点は(Vout++Vout-)−5+
Vbに収束する。この電位Vc’の点を図3における電
位Vcの点に接続すれば、(Vout++Vout-)−
5+Vb=Vcとなるように負帰還が働く。なお、電位
Vbは任意の固定電位である。 また、本負帰還は、図3
に示された電位Vcが、図2に示された電位Vbに等し
くなったときに、非反転出力電圧Vout + と反転出力
電圧Vout - との平均値が第1の電源電位と第2の電
源電位との中点電位になるように設計されている。つま
り、Vc=Vbで、(Vout + +Vout - )−5=
0、即ち(Vout + +Vout - )/2=2.5Vとな
るように設計されている。このため、電位Vcが電位V
bに等しくなったときには、(Vout + +Vout - )
/2=2.5V、即ち、非反転出力電圧Vout + と反
転出力電圧Vout- との平均値(同相電圧)が第1の
電源電位と第2の電源電位との中点電位2.5Vにコン
トロールされる。
【0007】
【発明が解決しようとする課題】上述した従来の演算増
幅器では、非反転及び反転出力端子OUT+ 及びOUT
- の同相電圧を一定に保つ働きを有する同相帰還回路の
帰還利得が、Pチャネル型MOSトランジスタM27,M
30及びNチャネル型MOSトランジスタM25,M 28によ
って構成されるインバータ回路の利得だけで定まり、高
くても20dB程度にとどまるという問題があった。
幅器では、非反転及び反転出力端子OUT+ 及びOUT
- の同相電圧を一定に保つ働きを有する同相帰還回路の
帰還利得が、Pチャネル型MOSトランジスタM27,M
30及びNチャネル型MOSトランジスタM25,M 28によ
って構成されるインバータ回路の利得だけで定まり、高
くても20dB程度にとどまるという問題があった。
【0008】本発明はかかる問題点に鑑みてなされたも
のであって、同相帰還利得を高くとることができる演算
増幅器を提供することを目的とする。
のであって、同相帰還利得を高くとることができる演算
増幅器を提供することを目的とする。
【0009】
【課題を解決するための手段】本発明に係る演算増幅器
は、少なくとも、初段増幅部及び駆動段増幅部を含む複
数段構成の演算増幅器において、前記初段増幅部が、第
1の電源電位点に一端が接続された第1の定電流源と、
前記第1の電源電位点にソースが接続された第1の第1
導電型MOSトランジスタと、この第1の第1導電型M
OSトランジスタのドレインに各ソースが夫々接続され
た第2及び第3の第1導電型MOSトランジスタと、前
記第1の定電流源の他端に各ソースが夫々接続された第
4及び第5の第1導電型MOSトランジスタと、前記第
2の第1導電型MOSトランジスタのドレインにドレイ
ン及びゲートが、第2の電源端子にソースが夫々接続さ
れた第1の第2導電型MOSトランジスタと、前記第3
の第1導電型MOSトランジスタのドレインにドレイン
及びゲートが、前記第2の電源端子にソースが夫々接続
された第2の第2導電型MOSトランジスタと、前記第
4の第1導電型MOSトランジスタのドレインにドレイ
ンが、前記第1の第2導電型MOSトランジスタのドレ
イン及びゲートの共通接続点にゲートが、前記第2の電
源端子にソースが夫々接続された第3の第2導電型MO
Sトランジスタと、前記第5の第1導電型MOSトラン
ジスタのドレインにドレインが、前記第2の第2導電型
MOSトランジスタのドレイン及びゲートの共通接続点
にゲートが、前記第2の電源端子にソースが夫々接続さ
れた第4の第2導電型MOSトランジスタと、前記第2
及び第5の第1導電型MOSトランジスタのゲートが夫
々接続された非反転入力端子と、前記第3及び第4の第
1導電型MOSトランジスタのゲートが夫々接続された
反転入力端子とを具備して構成され、前記駆動段増幅部
が、前記第5の第1導電型MOSトランジスタのドレイ
ンと前記第4の第2導電型MOSトランジスタのドレイ
ンとの共通接続点にゲートが、前記第2の電源電位点に
ソースが夫々接続された第5の第2導電型MOSトラン
ジスタと、前記第4の第1導電型MOSトランジスタの
ドレインと前記第3の第2導電型MOSトランジスタの
ドレインとの共通接続点にゲートが、前記第2の電源電
位点にソースが夫々接続された第6の第2導電型MOS
トランジスタと、前記第5の第2導電型MOSトランジ
スタのドレインに一端が、前記第1の電源電位点に他端
が夫々接続された第2の定電流源と、前記第6の第2導
電型MOSトランジスタのドレインに一端が、前記第1
の電源端子に他端が夫々接続された第3の定電流源と、
前記第5の第2導電型MOSトランジスタのドレインと
前記第2の定電流源との共通接続点に接続された非反転
出力端子と、前記第6の第2導電型MOSトランジスタ
のドレインと前記第3の定電流源との共通接続点に接続
された反転出力端子とを具備して構成され、更に前記非
反転出力端子にあらわれる電圧と前記反転出力端子にあ
らわれる電圧との平均を発生する回路と、この回路の出
力を前記第1の第1導電型MOSトランジスタのゲート
に帰還する回路とを備えたことを特徴とする。本発明に
係る他の演算増幅器は、少なくとも、初段増幅部及び駆
動段増幅部を含む複数段構成の演算増幅器において、前
記初段増幅部は、第1の電源電位点に一端が接続された
第1の定電流源と、前記第1の電源電位点にソースが接
続された第1の第1導電型電界効果トランジスタと、こ
の第1の第1導電型電界効果トランジスタのドレインと
第2の電源電位点との間に接続され、非反転入力端子、
反転入力端子及び第1の出力部を含む第1の差動増幅回
路と、前記第1の定電流源の他端と前記第2の電源電位
点との間に接続され、前記第1の差動増幅回路と共通の
非反転入力端子及び反転入力端子、第2の第2導電型電
界効果トランジスタ、第3の第2導電型電界効果トラン
ジスタ並びに第2の出力部を含む第2の差動増幅回路と
を含み、前記駆動段増幅部は、非反転出力端子と、反転
出力端子と、入力部とを含み、前記第1の差動増幅回路
の前記第1の出力部が、前記第2の差動増幅回路の前記
第2の第2導電型電界効果トランジスタ及び第3の第2
導電型電界効果トランジスタに接続され、前記第2の差
動増幅回路の前記第2の出力部が、前記駆動段増幅部の
前記入力部に接続され、前記駆動段増幅部の前記非反転
出力端子及び前記反転出力端子に夫々あらわれる2つの
電圧の平均を発生する回路と、この回路の出力を前記第
1の第1導電型電界効果トランジスタのゲートに帰還す
る回路とをさらに含むことを特徴とする。
は、少なくとも、初段増幅部及び駆動段増幅部を含む複
数段構成の演算増幅器において、前記初段増幅部が、第
1の電源電位点に一端が接続された第1の定電流源と、
前記第1の電源電位点にソースが接続された第1の第1
導電型MOSトランジスタと、この第1の第1導電型M
OSトランジスタのドレインに各ソースが夫々接続され
た第2及び第3の第1導電型MOSトランジスタと、前
記第1の定電流源の他端に各ソースが夫々接続された第
4及び第5の第1導電型MOSトランジスタと、前記第
2の第1導電型MOSトランジスタのドレインにドレイ
ン及びゲートが、第2の電源端子にソースが夫々接続さ
れた第1の第2導電型MOSトランジスタと、前記第3
の第1導電型MOSトランジスタのドレインにドレイン
及びゲートが、前記第2の電源端子にソースが夫々接続
された第2の第2導電型MOSトランジスタと、前記第
4の第1導電型MOSトランジスタのドレインにドレイ
ンが、前記第1の第2導電型MOSトランジスタのドレ
イン及びゲートの共通接続点にゲートが、前記第2の電
源端子にソースが夫々接続された第3の第2導電型MO
Sトランジスタと、前記第5の第1導電型MOSトラン
ジスタのドレインにドレインが、前記第2の第2導電型
MOSトランジスタのドレイン及びゲートの共通接続点
にゲートが、前記第2の電源端子にソースが夫々接続さ
れた第4の第2導電型MOSトランジスタと、前記第2
及び第5の第1導電型MOSトランジスタのゲートが夫
々接続された非反転入力端子と、前記第3及び第4の第
1導電型MOSトランジスタのゲートが夫々接続された
反転入力端子とを具備して構成され、前記駆動段増幅部
が、前記第5の第1導電型MOSトランジスタのドレイ
ンと前記第4の第2導電型MOSトランジスタのドレイ
ンとの共通接続点にゲートが、前記第2の電源電位点に
ソースが夫々接続された第5の第2導電型MOSトラン
ジスタと、前記第4の第1導電型MOSトランジスタの
ドレインと前記第3の第2導電型MOSトランジスタの
ドレインとの共通接続点にゲートが、前記第2の電源電
位点にソースが夫々接続された第6の第2導電型MOS
トランジスタと、前記第5の第2導電型MOSトランジ
スタのドレインに一端が、前記第1の電源電位点に他端
が夫々接続された第2の定電流源と、前記第6の第2導
電型MOSトランジスタのドレインに一端が、前記第1
の電源端子に他端が夫々接続された第3の定電流源と、
前記第5の第2導電型MOSトランジスタのドレインと
前記第2の定電流源との共通接続点に接続された非反転
出力端子と、前記第6の第2導電型MOSトランジスタ
のドレインと前記第3の定電流源との共通接続点に接続
された反転出力端子とを具備して構成され、更に前記非
反転出力端子にあらわれる電圧と前記反転出力端子にあ
らわれる電圧との平均を発生する回路と、この回路の出
力を前記第1の第1導電型MOSトランジスタのゲート
に帰還する回路とを備えたことを特徴とする。本発明に
係る他の演算増幅器は、少なくとも、初段増幅部及び駆
動段増幅部を含む複数段構成の演算増幅器において、前
記初段増幅部は、第1の電源電位点に一端が接続された
第1の定電流源と、前記第1の電源電位点にソースが接
続された第1の第1導電型電界効果トランジスタと、こ
の第1の第1導電型電界効果トランジスタのドレインと
第2の電源電位点との間に接続され、非反転入力端子、
反転入力端子及び第1の出力部を含む第1の差動増幅回
路と、前記第1の定電流源の他端と前記第2の電源電位
点との間に接続され、前記第1の差動増幅回路と共通の
非反転入力端子及び反転入力端子、第2の第2導電型電
界効果トランジスタ、第3の第2導電型電界効果トラン
ジスタ並びに第2の出力部を含む第2の差動増幅回路と
を含み、前記駆動段増幅部は、非反転出力端子と、反転
出力端子と、入力部とを含み、前記第1の差動増幅回路
の前記第1の出力部が、前記第2の差動増幅回路の前記
第2の第2導電型電界効果トランジスタ及び第3の第2
導電型電界効果トランジスタに接続され、前記第2の差
動増幅回路の前記第2の出力部が、前記駆動段増幅部の
前記入力部に接続され、前記駆動段増幅部の前記非反転
出力端子及び前記反転出力端子に夫々あらわれる2つの
電圧の平均を発生する回路と、この回路の出力を前記第
1の第1導電型電界効果トランジスタのゲートに帰還す
る回路とをさらに含むことを特徴とする。
【0010】
【作用】本発明の演算増幅器においては、上述のように
構成することにより、同相帰還が実質的に2段構成とな
り、同相帰還利得を差動利得と同じ程度に高くすること
が可能である。
構成することにより、同相帰還が実質的に2段構成とな
り、同相帰還利得を差動利得と同じ程度に高くすること
が可能である。
【0011】
【実施例】以下、添付の図面を参照して、本発明の実施
例について説明する。
例について説明する。
【0012】図1は、本発明の一実施例に係る演算増幅
器の構成を示す。図1の演算増幅器は、初段増幅部及び
駆動段増幅部により構成されている。
器の構成を示す。図1の演算増幅器は、初段増幅部及び
駆動段増幅部により構成されている。
【0013】初段増幅部は、図示のように、Pチャネル
型MOSトランジスタM1 と、Pチャネル型MOSトラ
ンジスタM1 のドレインに各ソースが夫々接続されて入
力段ペアトランジスタを構成するPチャネル型MOSト
ランジスタM2 及びM3 と、定電流源I1 と、定電流源
I1 に各ソースが夫々接続されて入力段ペアトランジス
タを構成するPチャネル型MOSトランジスタM4 及び
M5 と、Pチャネル型MOSトランジスタM2 及びM3
の各ドレインに各ドレインとゲートの共通接続点が夫々
接続されたNチャネル型MOSトランジスタM6 及びM
7 と、Pチャネル型MOSトランジスタM4 及びM5 の
各ドレインに夫々ドレインが、Nチャネル型MOSトラ
ンジスタM6 及びM7 の各ドレインとゲートの共通接続
端子に各ゲートが夫々接続されたNチャネル型MOSト
ランジスタM8 及びM9 と、Pチャネル型MOSトラン
ジスタM2 及びM5 のゲートに接続された非反転入力端
子IN+ と、Pチャネル型MOSトランジスタM3 及び
M4 のゲートに接続された反転入力端子IN- とによっ
て構成される。なお、Pチャネル型MOSトランジスタ
M1 は定電流源として動作する。
型MOSトランジスタM1 と、Pチャネル型MOSトラ
ンジスタM1 のドレインに各ソースが夫々接続されて入
力段ペアトランジスタを構成するPチャネル型MOSト
ランジスタM2 及びM3 と、定電流源I1 と、定電流源
I1 に各ソースが夫々接続されて入力段ペアトランジス
タを構成するPチャネル型MOSトランジスタM4 及び
M5 と、Pチャネル型MOSトランジスタM2 及びM3
の各ドレインに各ドレインとゲートの共通接続点が夫々
接続されたNチャネル型MOSトランジスタM6 及びM
7 と、Pチャネル型MOSトランジスタM4 及びM5 の
各ドレインに夫々ドレインが、Nチャネル型MOSトラ
ンジスタM6 及びM7 の各ドレインとゲートの共通接続
端子に各ゲートが夫々接続されたNチャネル型MOSト
ランジスタM8 及びM9 と、Pチャネル型MOSトラン
ジスタM2 及びM5 のゲートに接続された非反転入力端
子IN+ と、Pチャネル型MOSトランジスタM3 及び
M4 のゲートに接続された反転入力端子IN- とによっ
て構成される。なお、Pチャネル型MOSトランジスタ
M1 は定電流源として動作する。
【0014】駆動段増幅部は、Nチャネル型MOSトラ
ンジスタM8 のドレインにゲートが接続されたNチャネ
ル型MOSトランジスタM10と、Nチャネル型MOSト
ランジスタM10のゲートにソースが接続されたNチャネ
ル型MOSトランジスタM12と、Nチャネル型MOSト
ランジスタM9 のドレインにゲートが接続されたNチャ
ネル型MOSトランジスタM11と、Nチャネル型MOS
トランジスタM11のゲートにソースが接続されたNチャ
ネル型MOSトランジスタM13とで構成される。ここ
で、Nチャネル型MOSトランジスタM12及びM13のゲ
ートは一定電圧に固定されており、定電流源として動作
する。また、Nチャネル型MOSトランジスタM12及び
M13のドレインとNチャネル型MOSトランジスタM10
及びM11のドレインとの間には夫々容量素子C1 及びC
2 が接続されている。なお、Nチャネル型MOSトラン
ジスタM12,M13及び容量素子C1 ,C2 で位相補償回
路を構成している。
ンジスタM8 のドレインにゲートが接続されたNチャネ
ル型MOSトランジスタM10と、Nチャネル型MOSト
ランジスタM10のゲートにソースが接続されたNチャネ
ル型MOSトランジスタM12と、Nチャネル型MOSト
ランジスタM9 のドレインにゲートが接続されたNチャ
ネル型MOSトランジスタM11と、Nチャネル型MOS
トランジスタM11のゲートにソースが接続されたNチャ
ネル型MOSトランジスタM13とで構成される。ここ
で、Nチャネル型MOSトランジスタM12及びM13のゲ
ートは一定電圧に固定されており、定電流源として動作
する。また、Nチャネル型MOSトランジスタM12及び
M13のドレインとNチャネル型MOSトランジスタM10
及びM11のドレインとの間には夫々容量素子C1 及びC
2 が接続されている。なお、Nチャネル型MOSトラン
ジスタM12,M13及び容量素子C1 ,C2 で位相補償回
路を構成している。
【0015】更に、非反転及び反転出力電圧を一定に保
つために、従来と同様の図2に示すような、非反転及び
反転電圧の平均を発生する回路と、その出力をPチャネ
ル型MOSトランジスタM1 のゲートに帰還する帰還ル
ープとで構成される同相帰還回路を有している。
つために、従来と同様の図2に示すような、非反転及び
反転電圧の平均を発生する回路と、その出力をPチャネ
ル型MOSトランジスタM1 のゲートに帰還する帰還ル
ープとで構成される同相帰還回路を有している。
【0016】図2は、非反転及び反転出力電圧の平均を
出力する回路で、容量素子C3 〜C6 は容量素子、SW
1 〜SW3 はスイッチを示す。
出力する回路で、容量素子C3 〜C6 は容量素子、SW
1 〜SW3 はスイッチを示す。
【0017】次に、図1及び図2を参照してこの実施例
による演算増幅器の動作を説明する。先ず、非反転入力
端子IN+ の電位が反転入力端子IN- の電位に比較し
て高くなった場合、Pチャネル型MOSトランジスタM
2 及びM5 に流れる電流は、Pチャネル型MOSトラン
ジスタM3 及びM4 に流れる電流に比較して少なくな
る。従って、Nチャネル型MOSトランジスタM7 及び
M9の共通ゲート端子の電位は上がり、Nチャネル型M
OSトランジスタM6 及びM8 の共通ゲート端子の電位
は下がる。一方、前述のようにNチャネル型MOSトラ
ンジスタM9 に流れる電流は(Pチャネル型MOSトラ
ンジスタM5 に流れる電流と同じであるので)減少し、
Nチャネル型MOSトランジスタM8 に流れる電流は
(Pチャネル型MOSトランジスタM4 に流れる電流と
同じであるので)増加する。従って、初段の出力電圧点
Pの電位は低くなり、非反転出力端子OUT+ の電位は
高くなる。また、初段の出力電圧点Qの電位は高くな
り、反転出力端子OUT- の電位は低くなる。
による演算増幅器の動作を説明する。先ず、非反転入力
端子IN+ の電位が反転入力端子IN- の電位に比較し
て高くなった場合、Pチャネル型MOSトランジスタM
2 及びM5 に流れる電流は、Pチャネル型MOSトラン
ジスタM3 及びM4 に流れる電流に比較して少なくな
る。従って、Nチャネル型MOSトランジスタM7 及び
M9の共通ゲート端子の電位は上がり、Nチャネル型M
OSトランジスタM6 及びM8 の共通ゲート端子の電位
は下がる。一方、前述のようにNチャネル型MOSトラ
ンジスタM9 に流れる電流は(Pチャネル型MOSトラ
ンジスタM5 に流れる電流と同じであるので)減少し、
Nチャネル型MOSトランジスタM8 に流れる電流は
(Pチャネル型MOSトランジスタM4 に流れる電流と
同じであるので)増加する。従って、初段の出力電圧点
Pの電位は低くなり、非反転出力端子OUT+ の電位は
高くなる。また、初段の出力電圧点Qの電位は高くな
り、反転出力端子OUT- の電位は低くなる。
【0018】逆に、非反転入力端子IN+ の電位が反転
入力端子IN- の電位に比較して低くなった場合、Pチ
ャネル型MOSトランジスタM2 及びM5 に流れる電流
は、Pチャネル型MOSトランジスタM3 及びM4 に流
れる電流に比較して多くなる。従って、Nチャネル型M
OSトランジスタM7 及びM9 の共通ゲート端子の電位
は下がり、Nチャネル型MOSトランジスタM6 及びM
8 の共通ゲート端子の電位は上がる。一方、前述のよう
にNチャネル型MOSトランジスタM9 に流れる(Pチ
ャネル型MOSトランジスタM5 に流れる電流と同じ)
電流は増加し、Nチャネル型MOSトランジスタM8 に
流れる(Pチャネル型MOSトランジスタM4 に流れる
電流と同じ)電流は減少する。従って、初段の出力電圧
点Pの電位は高くなり、非反転出力端子OUT+ の電圧
は低くなる。また、初段の出力点Qの電位は低くなり、
反転出力端子OUT- の電圧は高くなる。
入力端子IN- の電位に比較して低くなった場合、Pチ
ャネル型MOSトランジスタM2 及びM5 に流れる電流
は、Pチャネル型MOSトランジスタM3 及びM4 に流
れる電流に比較して多くなる。従って、Nチャネル型M
OSトランジスタM7 及びM9 の共通ゲート端子の電位
は下がり、Nチャネル型MOSトランジスタM6 及びM
8 の共通ゲート端子の電位は上がる。一方、前述のよう
にNチャネル型MOSトランジスタM9 に流れる(Pチ
ャネル型MOSトランジスタM5 に流れる電流と同じ)
電流は増加し、Nチャネル型MOSトランジスタM8 に
流れる(Pチャネル型MOSトランジスタM4 に流れる
電流と同じ)電流は減少する。従って、初段の出力電圧
点Pの電位は高くなり、非反転出力端子OUT+ の電圧
は低くなる。また、初段の出力点Qの電位は低くなり、
反転出力端子OUT- の電圧は高くなる。
【0019】上述において、非反転及び反転出力端子O
UT+ 及びOUT- の同相電圧は、第1及び第2の電源
電位の中点に固定されている。これは次に述べる同相帰
還によって実現される。
UT+ 及びOUT- の同相電圧は、第1及び第2の電源
電位の中点に固定されている。これは次に述べる同相帰
還によって実現される。
【0020】即ち、第1の電源電位が5Vで第2の電源
電位が0Vのとき、図2に示す回路において、スイッチ
SW1〜SW3が非反転出力OUT + 及び反転出力OU
T - 側と固定電位側とに周期的に切り替わることによっ
て、電位Vc’の点は(Vout++Vout-)−5+
Vbに収束する。この電位Vc’の点を図1における電
位Vcの点に接続すれば、(Vout++Vout-)−
5+Vb=Vcとなるように負帰還が働く。 また、本負
帰還は、図1に示された電位Vcが、図2に示された電
位Vbに等しくなったときに、非反転出力電圧Vout
+ と反転出力電圧Vout - との平均値が第1の電源電位
と第2の電源電位との中点電位になるように設計されて
いる。つまり、Vc=Vbで、(Vout + +Vou
t - )−5=0、即ち(Vout + +Vout - )/2=
2.5Vとなるように設計されている。このため、電位
Vcが電位Vbに等しくなったときには、(Vout +
+Vout - )/2=2.5V、即ち、非反転出力電圧
Vout + と反転出力電圧Vout- との平均値(同相電
圧)が第1の電源電位と第2の電源電位との中点電位
2.5Vにコントロールされる。
電位が0Vのとき、図2に示す回路において、スイッチ
SW1〜SW3が非反転出力OUT + 及び反転出力OU
T - 側と固定電位側とに周期的に切り替わることによっ
て、電位Vc’の点は(Vout++Vout-)−5+
Vbに収束する。この電位Vc’の点を図1における電
位Vcの点に接続すれば、(Vout++Vout-)−
5+Vb=Vcとなるように負帰還が働く。 また、本負
帰還は、図1に示された電位Vcが、図2に示された電
位Vbに等しくなったときに、非反転出力電圧Vout
+ と反転出力電圧Vout - との平均値が第1の電源電位
と第2の電源電位との中点電位になるように設計されて
いる。つまり、Vc=Vbで、(Vout + +Vou
t - )−5=0、即ち(Vout + +Vout - )/2=
2.5Vとなるように設計されている。このため、電位
Vcが電位Vbに等しくなったときには、(Vout +
+Vout - )/2=2.5V、即ち、非反転出力電圧
Vout + と反転出力電圧Vout- との平均値(同相電
圧)が第1の電源電位と第2の電源電位との中点電位
2.5Vにコントロールされる。
【0021】このときの、同相帰還系は、実質的に2段
構成となるので、同相帰還利得は、本実施例の回路の場
合、差動利得と同じ程度に高くすることが可能であり、
通常の場合80dB程度の同相帰還利得を得ることが可
能となる。
構成となるので、同相帰還利得は、本実施例の回路の場
合、差動利得と同じ程度に高くすることが可能であり、
通常の場合80dB程度の同相帰還利得を得ることが可
能となる。
【0022】なお、上述の実施例においては、Pチャネ
ル型MOSトランジスタを入力段として用いた場合につ
いて説明したが、図1において、Pチャネル型MOSト
ランジスタとNチャネル型MOSトランジスタを置き換
えることにより、Nチャネル型MOSトランジスタを入
力段として用いた演算増幅器を容易に構成することがで
きる。
ル型MOSトランジスタを入力段として用いた場合につ
いて説明したが、図1において、Pチャネル型MOSト
ランジスタとNチャネル型MOSトランジスタを置き換
えることにより、Nチャネル型MOSトランジスタを入
力段として用いた演算増幅器を容易に構成することがで
きる。
【0023】
【発明の効果】以上述べたように、本発明によれば、差
動利得と同程度の充分に高い同相利得を得ることの可能
な演算増幅器を提供することができる。
動利得と同程度の充分に高い同相利得を得ることの可能
な演算増幅器を提供することができる。
【図1】本発明の一実施例に係る演算増幅器の主要部の
構成を示す回路図である。
構成を示す回路図である。
【図2】図1の実施例の演算増幅器の同相帰還回路部の
構成を示す回路図である。
構成を示す回路図である。
【図3】従来の演算増幅器の一例の主要部の構成を示す
回路図である。
回路図である。
I1 〜I3 ;電流源、 M2 〜M5 ;入力段差動ペアトランジスタ M6 〜M9 ;負荷トランジスタ M10,M11;駆動段トランジスタ M12,M13;抵抗用トランジスタ C1 ,C2 ;容量素子 IN+ ;非反転入力端子 IN- ;反転入力端子 OUT+ ;非反転出力端子 OUT- ;反転出力端子
Claims (2)
- 【請求項1】 少なくとも、初段増幅部及び駆動段増幅
部を含む複数段構成の演算増幅器において、前記初段増
幅部が、第1の電源電位点に一端が接続された第1の定
電流源と、前記第1の電源電位点にソースが接続された
第1の第1導電型電界効果トランジスタと、この第1の
第1導電型電界効果トランジスタのドレインに各ソース
が夫々接続された第2及び第3の第1導電型電界効果ト
ランジスタと、前記第1の定電流源の他端に各ソースが
夫々接続された第4及び第5の第1導電型電界効果トラ
ンジスタと、前記第2の第1導電型電界効果トランジス
タのドレインにドレイン及びゲートが、第2の電源端子
にソースが夫々接続された第1の第2導電型電界効果ト
ランジスタと、前記第3の第1導電型電界効果トランジ
スタのドレインにドレイン及びゲートが、前記第2の電
源端子にソースが夫々接続された第2の第2導電型電界
効果トランジスタと、前記第4の第1導電型電界効果ト
ランジスタのドレインにドレインが、前記第1の第2導
電型電界効果トランジスタのドレイン及びゲートの共通
接続点にゲートが、前記第2の電源端子にソースが夫々
接続された第3の第2導電型電界効果トランジスタと、
前記第5の第1導電型電界効果トランジスタのドレイン
にドレインが、前記第2の第2導電型電界効果トランジ
スタのドレイン及びゲートの共通接続点にゲートが、前
記第2の電源端子にソースが夫々接続された第4の第2
導電型電界効果トランジスタと、前記第2及び第5の第
1導電型電界効果トランジスタのゲートが夫々接続され
た非反転入力端子と、前記第3及び第4の第1導電型電
界効果トランジスタのゲートが夫々接続された反転入力
端子とを具備して構成され、前記駆動段増幅部が、前記
第5の第1導電型電界効果トランジスタのドレインと前
記第4の第2導電型電界効果トランジスタのドレインと
の共通接続点にゲートが、前記第2の電源電位点にソー
スが夫々接続された第5の第2導電型電界効果トランジ
スタと、前記第4の第1導電型電界効果トランジスタの
ドレインと前記第3の第2導電型電界効果トランジスタ
のドレインとの共通接続点にゲートが、前記第2の電源
電位点にソースが夫々接続された第6の第2導電型電界
効果トランジスタと、前記第5の第2導電型電界効果ト
ランジスタのドレインに一端が、前記第1の電源電位点
に他端が夫々接続された第2の定電流源と、前記第6の
第2導電型電界効果トランジスタのドレインに一端が、
前記第1の電源端子に他端が夫々接続された第3の定電
流源と、前記第5の第2導電型電界効果トランジスタの
ドレインと前記第2の定電流源との共通接続点に接続さ
れた非反転出力端子と、前記第6の第2導電型電界効果
トランジスタのドレインと前記第3の定電流源との共通
接続点に接続された反転出力端子とを具備して構成さ
れ、更に前記非反転出力端子にあらわれる電圧と前記反
転出力端子にあらわれる電圧との平均を発生する回路
と、この回路の出力を前記第1の第1導電型電界効果ト
ランジスタのゲートに帰還する回路とを備えたことを特
徴とする演算増幅器。 - 【請求項2】 少なくとも、初段増幅部及び駆動段増幅
部を含む複数段構成の演算増幅器において、前記初段増
幅部は、第1の電源電位点に一端が接続された第1の定
電流源と、前記第1の電源電位点にソースが接続された
第1の第1導電型電界効果トランジスタと、この第1の
第1導電型電界効果トランジスタのドレインと第2の電
源電位点との間に接続され、非反転入力端子、反転入力
端子及び第1の出力部を含む第1の差動増幅回路と、前
記第1の定電流源の他端と前記第2の電源電位点との間
に接続され、前記第1の差動増幅回路と共通の非反転入
力端子及び反転入力端子、第2の第2導電型電界効果ト
ランジスタ、第3の第2導電型電界効果トランジスタ並
びに第2の出力部を含む第2の差動増幅回路とを含み、
前記駆動段増幅部は、非反転出力端子と、反転出力端子
と、入力部とを含み、前記第1の差動増幅回路の前記第
1の出力部が、前記第2の差動増幅回路の前記第2の第
2導電型電界効果トランジスタ及び第3の第2導電型電
界効果トランジスタに接続され、前記第2の差動増幅回
路の前記第2の出力部が、前記駆動段増幅部の前記入力
部に接続され、前記駆動段増幅部の前記非反転出力端子
及び前記反転出力端子に夫々あらわれる2つの電圧の平
均を発生する回路と、この回路の出力を前記第1の第1
導電型電界効果トランジスタのゲートに帰還する回路と
をさらに含むことを特徴とする演算増幅器。
Priority Applications (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP03059495A JP3123094B2 (ja) | 1991-02-28 | 1991-02-28 | 演算増幅器 |
US07/839,905 US5162735A (en) | 1991-02-28 | 1992-02-21 | Operational amplifier circuit with improved gain of feedback loop |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP03059495A JP3123094B2 (ja) | 1991-02-28 | 1991-02-28 | 演算増幅器 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPH04274606A JPH04274606A (ja) | 1992-09-30 |
JP3123094B2 true JP3123094B2 (ja) | 2001-01-09 |
Family
ID=13114925
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP03059495A Expired - Fee Related JP3123094B2 (ja) | 1991-02-28 | 1991-02-28 | 演算増幅器 |
Country Status (2)
Country | Link |
---|---|
US (1) | US5162735A (ja) |
JP (1) | JP3123094B2 (ja) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US11707378B2 (en) | 2018-01-19 | 2023-07-25 | Coloplast A/S | System for applying a stoma cover |
Families Citing this family (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US5349304A (en) * | 1993-02-12 | 1994-09-20 | Sgs-Thomson Microelectronics, Inc. | Operational amplifier having multiple positive inputs |
US6121836A (en) * | 1998-05-08 | 2000-09-19 | Lucent Technologies | Differential amplifier |
US6445413B1 (en) * | 1998-08-24 | 2002-09-03 | Xerox Corporation | System for determining a video offset from dark photosensors in an image sensor array |
CN107360503B (zh) * | 2017-09-05 | 2023-06-06 | 成都德芯数字科技股份有限公司 | 定阻定压输出装置及定阻定压功放机 |
Family Cites Families (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS59107613A (ja) * | 1982-12-13 | 1984-06-21 | Hitachi Ltd | 演算増幅回路 |
JP2586171B2 (ja) * | 1990-03-26 | 1997-02-26 | 日本電気株式会社 | 演算増幅器 |
-
1991
- 1991-02-28 JP JP03059495A patent/JP3123094B2/ja not_active Expired - Fee Related
-
1992
- 1992-02-21 US US07/839,905 patent/US5162735A/en not_active Expired - Lifetime
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US11707378B2 (en) | 2018-01-19 | 2023-07-25 | Coloplast A/S | System for applying a stoma cover |
Also Published As
Publication number | Publication date |
---|---|
US5162735A (en) | 1992-11-10 |
JPH04274606A (ja) | 1992-09-30 |
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Legal Events
Date | Code | Title | Description |
---|---|---|---|
FPAY | Renewal fee payment (event date is renewal date of database) |
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