JP3123094B2 - 演算増幅器 - Google Patents
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Description
【０００１】
【産業上の利用分野】本発明は、演算増幅器に係り、特
に同相帰還の利得が高い全差動演算増幅器に関する。
に同相帰還の利得が高い全差動演算増幅器に関する。
【０００２】
【従来の技術】従来の初段及び駆動段からなる全差動演
算増幅器は、例えば図３に示すように構成されていた。
算増幅器は、例えば図３に示すように構成されていた。
【０００３】即ち、図３の演算増幅器の初段増幅部は、
定電流源Ｉ21と、これらの定電流源Ｉ21にソースが各々
接続された入力段ペアトランジスタを構成するＰチャネ
ル型電界効果トランジスタ（以下、「ＭＯＳトランジス
タ」と称する）Ｍ21，Ｍ22と、Ｐチャネル型ＭＯＳトラ
ンジスタＭ21，Ｍ22のドレイン側に夫々接続された負荷
となるＮチャネル型ＭＯＳトランジスタＭ23，Ｍ24とで
構成されている。Ｎチャネル型ＭＯＳトランジスタ
Ｍ 23 ，Ｍ 24 のゲートは、その抵抗を制御するための電位
Ｖｏの点に接続されている。また、図３の演算増幅器の
駆動段増幅部は、Ｐチャネル型ＭＯＳトランジスタ
Ｍ27，Ｍ30と、これらのＰチャネル型ＭＯＳトランジス
タＭ27，Ｍ30にドレインが夫々接続されたＮチャネル型
ＭＯＳトランジスタＭ25，Ｍ28とによって構成される。
更に、非反転及び反転出力の同相電圧を第１及び第２の
電源電位の中点で一定に保つ同相帰還のための回路は、
非反転出力電圧と反転出力電圧との平均値を発生する回
路と、この回路の出力をＮチャネル型ＭＯＳトランジス
タＭ27及びＭ30のゲートに帰還する帰還ループとによっ
て構成される。
定電流源Ｉ21と、これらの定電流源Ｉ21にソースが各々
接続された入力段ペアトランジスタを構成するＰチャネ
ル型電界効果トランジスタ（以下、「ＭＯＳトランジス
タ」と称する）Ｍ21，Ｍ22と、Ｐチャネル型ＭＯＳトラ
ンジスタＭ21，Ｍ22のドレイン側に夫々接続された負荷
となるＮチャネル型ＭＯＳトランジスタＭ23，Ｍ24とで
構成されている。Ｎチャネル型ＭＯＳトランジスタ
Ｍ 23 ，Ｍ 24 のゲートは、その抵抗を制御するための電位
Ｖｏの点に接続されている。また、図３の演算増幅器の
駆動段増幅部は、Ｐチャネル型ＭＯＳトランジスタ
Ｍ27，Ｍ30と、これらのＰチャネル型ＭＯＳトランジス
タＭ27，Ｍ30にドレインが夫々接続されたＮチャネル型
ＭＯＳトランジスタＭ25，Ｍ28とによって構成される。
更に、非反転及び反転出力の同相電圧を第１及び第２の
電源電位の中点で一定に保つ同相帰還のための回路は、
非反転出力電圧と反転出力電圧との平均値を発生する回
路と、この回路の出力をＮチャネル型ＭＯＳトランジス
タＭ27及びＭ30のゲートに帰還する帰還ループとによっ
て構成される。
【０００４】非反転入力端子ＩＮ+ の電圧が、反転入力
端子ＩＮ- に対して高くなった場合には、Ｎチャネル型
ＭＯＳトランジスタＭ24に流れる電流は、Ｎチャネル型
ＭＯＳトランジスタＭ23に流れる電流に比較して少なく
なる。従って、Ｎチャネル型ＭＯＳトランジスタＭ25の
ゲート電圧はＮチャネル型ＭＯＳトランジスタＭ28のゲ
ート電圧に比較して低くなり、非反転出力端子ＯＵＴ+
の電圧Ｖout+は反転出力端子ＯＵＴ- の電圧Ｖout-に比
較して高くなる。
端子ＩＮ- に対して高くなった場合には、Ｎチャネル型
ＭＯＳトランジスタＭ24に流れる電流は、Ｎチャネル型
ＭＯＳトランジスタＭ23に流れる電流に比較して少なく
なる。従って、Ｎチャネル型ＭＯＳトランジスタＭ25の
ゲート電圧はＮチャネル型ＭＯＳトランジスタＭ28のゲ
ート電圧に比較して低くなり、非反転出力端子ＯＵＴ+
の電圧Ｖout+は反転出力端子ＯＵＴ- の電圧Ｖout-に比
較して高くなる。
【０００５】上述において、非反転及び反転出力端子Ｏ
ＵＴ+ 及びＯＵＴ- の同相電圧は、第１及び第２の電源
電位の中点に固定される。これは図２に示すように容量
素子Ｃ３〜Ｃ６及びスイッチＳＷ１〜ＳＷ３を有する回
路を用いた同相帰還によって実現される。
ＵＴ+ 及びＯＵＴ- の同相電圧は、第１及び第２の電源
電位の中点に固定される。これは図２に示すように容量
素子Ｃ３〜Ｃ６及びスイッチＳＷ１〜ＳＷ３を有する回
路を用いた同相帰還によって実現される。
【０００６】即ち、第１の電源電位が５Ｖで第２の電源
電位が０Ｖのとき、図２に示す回路において、スイッチ
ＳＷ１〜ＳＷ３が非反転出力ＯＵＴ + 及び反転出力ＯＵ
Ｔ - 側と固定電位側とに周期的に切り替わることによっ
て、電位Ｖｃ’の点は（Ｖｏｕｔ+＋Ｖｏｕｔ-）−５＋
Ｖｂに収束する。この電位Ｖｃ’の点を図３における電
位Ｖｃの点に接続すれば、（Ｖｏｕｔ+＋Ｖｏｕｔ-）−
５＋Ｖｂ＝Ｖｃとなるように負帰還が働く。なお、電位
Ｖｂは任意の固定電位である。 また、本負帰還は、図３
に示された電位Ｖｃが、図２に示された電位Ｖｂに等し
くなったときに、非反転出力電圧Ｖｏｕｔ + と反転出力
電圧Ｖｏｕｔ - との平均値が第１の電源電位と第２の電
源電位との中点電位になるように設計されている。つま
り、Ｖｃ＝Ｖｂで、（Ｖｏｕｔ + ＋Ｖｏｕｔ - ）−５＝
０、即ち（Ｖｏｕｔ + ＋Ｖｏｕｔ - ）／２＝２．５Ｖとな
るように設計されている。このため、電位Ｖｃが電位Ｖ
ｂに等しくなったときには、（Ｖｏｕｔ + ＋Ｖｏｕｔ - ）
／２＝２．５Ｖ、即ち、非反転出力電圧Ｖｏｕｔ + と反
転出力電圧Ｖｏｕｔ- との平均値（同相電圧）が第１の
電源電位と第２の電源電位との中点電位２．５Ｖにコン
トロールされる。
電位が０Ｖのとき、図２に示す回路において、スイッチ
ＳＷ１〜ＳＷ３が非反転出力ＯＵＴ + 及び反転出力ＯＵ
Ｔ - 側と固定電位側とに周期的に切り替わることによっ
て、電位Ｖｃ’の点は（Ｖｏｕｔ+＋Ｖｏｕｔ-）−５＋
Ｖｂに収束する。この電位Ｖｃ’の点を図３における電
位Ｖｃの点に接続すれば、（Ｖｏｕｔ+＋Ｖｏｕｔ-）−
５＋Ｖｂ＝Ｖｃとなるように負帰還が働く。なお、電位
Ｖｂは任意の固定電位である。 また、本負帰還は、図３
に示された電位Ｖｃが、図２に示された電位Ｖｂに等し
くなったときに、非反転出力電圧Ｖｏｕｔ + と反転出力
電圧Ｖｏｕｔ - との平均値が第１の電源電位と第２の電
源電位との中点電位になるように設計されている。つま
り、Ｖｃ＝Ｖｂで、（Ｖｏｕｔ + ＋Ｖｏｕｔ - ）−５＝
０、即ち（Ｖｏｕｔ + ＋Ｖｏｕｔ - ）／２＝２．５Ｖとな
るように設計されている。このため、電位Ｖｃが電位Ｖ
ｂに等しくなったときには、（Ｖｏｕｔ + ＋Ｖｏｕｔ - ）
／２＝２．５Ｖ、即ち、非反転出力電圧Ｖｏｕｔ + と反
転出力電圧Ｖｏｕｔ- との平均値（同相電圧）が第１の
電源電位と第２の電源電位との中点電位２．５Ｖにコン
トロールされる。
【０００７】
【発明が解決しようとする課題】上述した従来の演算増
幅器では、非反転及び反転出力端子ＯＵＴ+ 及びＯＵＴ
- の同相電圧を一定に保つ働きを有する同相帰還回路の
帰還利得が、Ｐチャネル型ＭＯＳトランジスタＭ27，Ｍ
30及びＮチャネル型ＭＯＳトランジスタＭ25，Ｍ 28によ
って構成されるインバータ回路の利得だけで定まり、高
くても２０ｄＢ程度にとどまるという問題があった。
幅器では、非反転及び反転出力端子ＯＵＴ+ 及びＯＵＴ
- の同相電圧を一定に保つ働きを有する同相帰還回路の
帰還利得が、Ｐチャネル型ＭＯＳトランジスタＭ27，Ｍ
30及びＮチャネル型ＭＯＳトランジスタＭ25，Ｍ 28によ
って構成されるインバータ回路の利得だけで定まり、高
くても２０ｄＢ程度にとどまるという問題があった。
【０００８】本発明はかかる問題点に鑑みてなされたも
のであって、同相帰還利得を高くとることができる演算
増幅器を提供することを目的とする。
のであって、同相帰還利得を高くとることができる演算
増幅器を提供することを目的とする。
【０００９】
【課題を解決するための手段】本発明に係る演算増幅器
は、少なくとも、初段増幅部及び駆動段増幅部を含む複
数段構成の演算増幅器において、前記初段増幅部が、第
１の電源電位点に一端が接続された第１の定電流源と、
前記第１の電源電位点にソースが接続された第１の第１
導電型ＭＯＳトランジスタと、この第１の第１導電型Ｍ
ＯＳトランジスタのドレインに各ソースが夫々接続され
た第２及び第３の第１導電型ＭＯＳトランジスタと、前
記第１の定電流源の他端に各ソースが夫々接続された第
４及び第５の第１導電型ＭＯＳトランジスタと、前記第
２の第１導電型ＭＯＳトランジスタのドレインにドレイ
ン及びゲートが、第２の電源端子にソースが夫々接続さ
れた第１の第２導電型ＭＯＳトランジスタと、前記第３
の第１導電型ＭＯＳトランジスタのドレインにドレイン
及びゲートが、前記第２の電源端子にソースが夫々接続
された第２の第２導電型ＭＯＳトランジスタと、前記第
４の第１導電型ＭＯＳトランジスタのドレインにドレイ
ンが、前記第１の第２導電型ＭＯＳトランジスタのドレ
イン及びゲートの共通接続点にゲートが、前記第２の電
源端子にソースが夫々接続された第３の第２導電型ＭＯ
Ｓトランジスタと、前記第５の第１導電型ＭＯＳトラン
ジスタのドレインにドレインが、前記第２の第２導電型
ＭＯＳトランジスタのドレイン及びゲートの共通接続点
にゲートが、前記第２の電源端子にソースが夫々接続さ
れた第４の第２導電型ＭＯＳトランジスタと、前記第２
及び第５の第１導電型ＭＯＳトランジスタのゲートが夫
々接続された非反転入力端子と、前記第３及び第４の第
１導電型ＭＯＳトランジスタのゲートが夫々接続された
反転入力端子とを具備して構成され、前記駆動段増幅部
が、前記第５の第１導電型ＭＯＳトランジスタのドレイ
ンと前記第４の第２導電型ＭＯＳトランジスタのドレイ
ンとの共通接続点にゲートが、前記第２の電源電位点に
ソースが夫々接続された第５の第２導電型ＭＯＳトラン
ジスタと、前記第４の第１導電型ＭＯＳトランジスタの
ドレインと前記第３の第２導電型ＭＯＳトランジスタの
ドレインとの共通接続点にゲートが、前記第２の電源電
位点にソースが夫々接続された第６の第２導電型ＭＯＳ
トランジスタと、前記第５の第２導電型ＭＯＳトランジ
スタのドレインに一端が、前記第１の電源電位点に他端
が夫々接続された第２の定電流源と、前記第６の第２導
電型ＭＯＳトランジスタのドレインに一端が、前記第１
の電源端子に他端が夫々接続された第３の定電流源と、
前記第５の第２導電型ＭＯＳトランジスタのドレインと
前記第２の定電流源との共通接続点に接続された非反転
出力端子と、前記第６の第２導電型ＭＯＳトランジスタ
のドレインと前記第３の定電流源との共通接続点に接続
された反転出力端子とを具備して構成され、更に前記非
反転出力端子にあらわれる電圧と前記反転出力端子にあ
らわれる電圧との平均を発生する回路と、この回路の出
力を前記第１の第１導電型ＭＯＳトランジスタのゲート
に帰還する回路とを備えたことを特徴とする。本発明に
係る他の演算増幅器は、少なくとも、初段増幅部及び駆
動段増幅部を含む複数段構成の演算増幅器において、前
記初段増幅部は、第１の電源電位点に一端が接続された
第１の定電流源と、前記第１の電源電位点にソースが接
続された第１の第１導電型電界効果トランジスタと、こ
の第１の第１導電型電界効果トランジスタのドレインと
第２の電源電位点との間に接続され、非反転入力端子、
反転入力端子及び第１の出力部を含む第１の差動増幅回
路と、前記第１の定電流源の他端と前記第２の電源電位
点との間に接続され、前記第１の差動増幅回路と共通の
非反転入力端子及び反転入力端子、第２の第２導電型電
界効果トランジスタ、第３の第２導電型電界効果トラン
ジスタ並びに第２の出力部を含む第２の差動増幅回路と
を含み、前記駆動段増幅部は、非反転出力端子と、反転
出力端子と、入力部とを含み、前記第１の差動増幅回路
の前記第１の出力部が、前記第２の差動増幅回路の前記
第２の第２導電型電界効果トランジスタ及び第３の第２
導電型電界効果トランジスタに接続され、前記第２の差
動増幅回路の前記第２の出力部が、前記駆動段増幅部の
前記入力部に接続され、前記駆動段増幅部の前記非反転
出力端子及び前記反転出力端子に夫々あらわれる２つの
電圧の平均を発生する回路と、この回路の出力を前記第
１の第１導電型電界効果トランジスタのゲートに帰還す
る回路とをさらに含むことを特徴とする。
は、少なくとも、初段増幅部及び駆動段増幅部を含む複
数段構成の演算増幅器において、前記初段増幅部が、第
１の電源電位点に一端が接続された第１の定電流源と、
前記第１の電源電位点にソースが接続された第１の第１
導電型ＭＯＳトランジスタと、この第１の第１導電型Ｍ
ＯＳトランジスタのドレインに各ソースが夫々接続され
た第２及び第３の第１導電型ＭＯＳトランジスタと、前
記第１の定電流源の他端に各ソースが夫々接続された第
４及び第５の第１導電型ＭＯＳトランジスタと、前記第
２の第１導電型ＭＯＳトランジスタのドレインにドレイ
ン及びゲートが、第２の電源端子にソースが夫々接続さ
れた第１の第２導電型ＭＯＳトランジスタと、前記第３
の第１導電型ＭＯＳトランジスタのドレインにドレイン
及びゲートが、前記第２の電源端子にソースが夫々接続
された第２の第２導電型ＭＯＳトランジスタと、前記第
４の第１導電型ＭＯＳトランジスタのドレインにドレイ
ンが、前記第１の第２導電型ＭＯＳトランジスタのドレ
イン及びゲートの共通接続点にゲートが、前記第２の電
源端子にソースが夫々接続された第３の第２導電型ＭＯ
Ｓトランジスタと、前記第５の第１導電型ＭＯＳトラン
ジスタのドレインにドレインが、前記第２の第２導電型
ＭＯＳトランジスタのドレイン及びゲートの共通接続点
にゲートが、前記第２の電源端子にソースが夫々接続さ
れた第４の第２導電型ＭＯＳトランジスタと、前記第２
及び第５の第１導電型ＭＯＳトランジスタのゲートが夫
々接続された非反転入力端子と、前記第３及び第４の第
１導電型ＭＯＳトランジスタのゲートが夫々接続された
反転入力端子とを具備して構成され、前記駆動段増幅部
が、前記第５の第１導電型ＭＯＳトランジスタのドレイ
ンと前記第４の第２導電型ＭＯＳトランジスタのドレイ
ンとの共通接続点にゲートが、前記第２の電源電位点に
ソースが夫々接続された第５の第２導電型ＭＯＳトラン
ジスタと、前記第４の第１導電型ＭＯＳトランジスタの
ドレインと前記第３の第２導電型ＭＯＳトランジスタの
ドレインとの共通接続点にゲートが、前記第２の電源電
位点にソースが夫々接続された第６の第２導電型ＭＯＳ
トランジスタと、前記第５の第２導電型ＭＯＳトランジ
スタのドレインに一端が、前記第１の電源電位点に他端
が夫々接続された第２の定電流源と、前記第６の第２導
電型ＭＯＳトランジスタのドレインに一端が、前記第１
の電源端子に他端が夫々接続された第３の定電流源と、
前記第５の第２導電型ＭＯＳトランジスタのドレインと
前記第２の定電流源との共通接続点に接続された非反転
出力端子と、前記第６の第２導電型ＭＯＳトランジスタ
のドレインと前記第３の定電流源との共通接続点に接続
された反転出力端子とを具備して構成され、更に前記非
反転出力端子にあらわれる電圧と前記反転出力端子にあ
らわれる電圧との平均を発生する回路と、この回路の出
力を前記第１の第１導電型ＭＯＳトランジスタのゲート
に帰還する回路とを備えたことを特徴とする。本発明に
係る他の演算増幅器は、少なくとも、初段増幅部及び駆
動段増幅部を含む複数段構成の演算増幅器において、前
記初段増幅部は、第１の電源電位点に一端が接続された
第１の定電流源と、前記第１の電源電位点にソースが接
続された第１の第１導電型電界効果トランジスタと、こ
の第１の第１導電型電界効果トランジスタのドレインと
第２の電源電位点との間に接続され、非反転入力端子、
反転入力端子及び第１の出力部を含む第１の差動増幅回
路と、前記第１の定電流源の他端と前記第２の電源電位
点との間に接続され、前記第１の差動増幅回路と共通の
非反転入力端子及び反転入力端子、第２の第２導電型電
界効果トランジスタ、第３の第２導電型電界効果トラン
ジスタ並びに第２の出力部を含む第２の差動増幅回路と
を含み、前記駆動段増幅部は、非反転出力端子と、反転
出力端子と、入力部とを含み、前記第１の差動増幅回路
の前記第１の出力部が、前記第２の差動増幅回路の前記
第２の第２導電型電界効果トランジスタ及び第３の第２
導電型電界効果トランジスタに接続され、前記第２の差
動増幅回路の前記第２の出力部が、前記駆動段増幅部の
前記入力部に接続され、前記駆動段増幅部の前記非反転
出力端子及び前記反転出力端子に夫々あらわれる２つの
電圧の平均を発生する回路と、この回路の出力を前記第
１の第１導電型電界効果トランジスタのゲートに帰還す
る回路とをさらに含むことを特徴とする。
【００１０】
【作用】本発明の演算増幅器においては、上述のように
構成することにより、同相帰還が実質的に２段構成とな
り、同相帰還利得を差動利得と同じ程度に高くすること
が可能である。
構成することにより、同相帰還が実質的に２段構成とな
り、同相帰還利得を差動利得と同じ程度に高くすること
が可能である。
【００１１】
【実施例】以下、添付の図面を参照して、本発明の実施
例について説明する。
例について説明する。
【００１２】図１は、本発明の一実施例に係る演算増幅
器の構成を示す。図１の演算増幅器は、初段増幅部及び
駆動段増幅部により構成されている。
器の構成を示す。図１の演算増幅器は、初段増幅部及び
駆動段増幅部により構成されている。
【００１３】初段増幅部は、図示のように、Ｐチャネル
型ＭＯＳトランジスタＭ1 と、Ｐチャネル型ＭＯＳトラ
ンジスタＭ1 のドレインに各ソースが夫々接続されて入
力段ペアトランジスタを構成するＰチャネル型ＭＯＳト
ランジスタＭ2 及びＭ3 と、定電流源Ｉ1 と、定電流源
Ｉ1 に各ソースが夫々接続されて入力段ペアトランジス
タを構成するＰチャネル型ＭＯＳトランジスタＭ4 及び
Ｍ5 と、Ｐチャネル型ＭＯＳトランジスタＭ2 及びＭ3
の各ドレインに各ドレインとゲートの共通接続点が夫々
接続されたＮチャネル型ＭＯＳトランジスタＭ6 及びＭ
7 と、Ｐチャネル型ＭＯＳトランジスタＭ4 及びＭ5 の
各ドレインに夫々ドレインが、Ｎチャネル型ＭＯＳトラ
ンジスタＭ6 及びＭ7 の各ドレインとゲートの共通接続
端子に各ゲートが夫々接続されたＮチャネル型ＭＯＳト
ランジスタＭ8 及びＭ9 と、Ｐチャネル型ＭＯＳトラン
ジスタＭ2 及びＭ5 のゲートに接続された非反転入力端
子ＩＮ+ と、Ｐチャネル型ＭＯＳトランジスタＭ3 及び
Ｍ4 のゲートに接続された反転入力端子ＩＮ- とによっ
て構成される。なお、Ｐチャネル型ＭＯＳトランジスタ
Ｍ1 は定電流源として動作する。
型ＭＯＳトランジスタＭ1 と、Ｐチャネル型ＭＯＳトラ
ンジスタＭ1 のドレインに各ソースが夫々接続されて入
力段ペアトランジスタを構成するＰチャネル型ＭＯＳト
ランジスタＭ2 及びＭ3 と、定電流源Ｉ1 と、定電流源
Ｉ1 に各ソースが夫々接続されて入力段ペアトランジス
タを構成するＰチャネル型ＭＯＳトランジスタＭ4 及び
Ｍ5 と、Ｐチャネル型ＭＯＳトランジスタＭ2 及びＭ3
の各ドレインに各ドレインとゲートの共通接続点が夫々
接続されたＮチャネル型ＭＯＳトランジスタＭ6 及びＭ
7 と、Ｐチャネル型ＭＯＳトランジスタＭ4 及びＭ5 の
各ドレインに夫々ドレインが、Ｎチャネル型ＭＯＳトラ
ンジスタＭ6 及びＭ7 の各ドレインとゲートの共通接続
端子に各ゲートが夫々接続されたＮチャネル型ＭＯＳト
ランジスタＭ8 及びＭ9 と、Ｐチャネル型ＭＯＳトラン
ジスタＭ2 及びＭ5 のゲートに接続された非反転入力端
子ＩＮ+ と、Ｐチャネル型ＭＯＳトランジスタＭ3 及び
Ｍ4 のゲートに接続された反転入力端子ＩＮ- とによっ
て構成される。なお、Ｐチャネル型ＭＯＳトランジスタ
Ｍ1 は定電流源として動作する。
【００１４】駆動段増幅部は、Ｎチャネル型ＭＯＳトラ
ンジスタＭ8 のドレインにゲートが接続されたＮチャネ
ル型ＭＯＳトランジスタＭ10と、Ｎチャネル型ＭＯＳト
ランジスタＭ10のゲートにソースが接続されたＮチャネ
ル型ＭＯＳトランジスタＭ12と、Ｎチャネル型ＭＯＳト
ランジスタＭ9 のドレインにゲートが接続されたＮチャ
ネル型ＭＯＳトランジスタＭ11と、Ｎチャネル型ＭＯＳ
トランジスタＭ11のゲートにソースが接続されたＮチャ
ネル型ＭＯＳトランジスタＭ13とで構成される。ここ
で、Ｎチャネル型ＭＯＳトランジスタＭ12及びＭ13のゲ
ートは一定電圧に固定されており、定電流源として動作
する。また、Ｎチャネル型ＭＯＳトランジスタＭ12及び
Ｍ13のドレインとＮチャネル型ＭＯＳトランジスタＭ10
及びＭ11のドレインとの間には夫々容量素子Ｃ1 及びＣ
2 が接続されている。なお、Ｎチャネル型ＭＯＳトラン
ジスタＭ12，Ｍ13及び容量素子Ｃ1 ，Ｃ2 で位相補償回
路を構成している。
ンジスタＭ8 のドレインにゲートが接続されたＮチャネ
ル型ＭＯＳトランジスタＭ10と、Ｎチャネル型ＭＯＳト
ランジスタＭ10のゲートにソースが接続されたＮチャネ
ル型ＭＯＳトランジスタＭ12と、Ｎチャネル型ＭＯＳト
ランジスタＭ9 のドレインにゲートが接続されたＮチャ
ネル型ＭＯＳトランジスタＭ11と、Ｎチャネル型ＭＯＳ
トランジスタＭ11のゲートにソースが接続されたＮチャ
ネル型ＭＯＳトランジスタＭ13とで構成される。ここ
で、Ｎチャネル型ＭＯＳトランジスタＭ12及びＭ13のゲ
ートは一定電圧に固定されており、定電流源として動作
する。また、Ｎチャネル型ＭＯＳトランジスタＭ12及び
Ｍ13のドレインとＮチャネル型ＭＯＳトランジスタＭ10
及びＭ11のドレインとの間には夫々容量素子Ｃ1 及びＣ
2 が接続されている。なお、Ｎチャネル型ＭＯＳトラン
ジスタＭ12，Ｍ13及び容量素子Ｃ1 ，Ｃ2 で位相補償回
路を構成している。
【００１５】更に、非反転及び反転出力電圧を一定に保
つために、従来と同様の図２に示すような、非反転及び
反転電圧の平均を発生する回路と、その出力をＰチャネ
ル型ＭＯＳトランジスタＭ1 のゲートに帰還する帰還ル
ープとで構成される同相帰還回路を有している。
つために、従来と同様の図２に示すような、非反転及び
反転電圧の平均を発生する回路と、その出力をＰチャネ
ル型ＭＯＳトランジスタＭ1 のゲートに帰還する帰還ル
ープとで構成される同相帰還回路を有している。
【００１６】図２は、非反転及び反転出力電圧の平均を
出力する回路で、容量素子Ｃ3 〜Ｃ6 は容量素子、ＳＷ
1 〜ＳＷ3 はスイッチを示す。
出力する回路で、容量素子Ｃ3 〜Ｃ6 は容量素子、ＳＷ
1 〜ＳＷ3 はスイッチを示す。
【００１７】次に、図１及び図２を参照してこの実施例
による演算増幅器の動作を説明する。先ず、非反転入力
端子ＩＮ+ の電位が反転入力端子ＩＮ- の電位に比較し
て高くなった場合、Ｐチャネル型ＭＯＳトランジスタＭ
2 及びＭ5 に流れる電流は、Ｐチャネル型ＭＯＳトラン
ジスタＭ3 及びＭ4 に流れる電流に比較して少なくな
る。従って、Ｎチャネル型ＭＯＳトランジスタＭ7 及び
Ｍ9の共通ゲート端子の電位は上がり、Ｎチャネル型Ｍ
ＯＳトランジスタＭ6 及びＭ8 の共通ゲート端子の電位
は下がる。一方、前述のようにＮチャネル型ＭＯＳトラ
ンジスタＭ9 に流れる電流は（Ｐチャネル型ＭＯＳトラ
ンジスタＭ5 に流れる電流と同じであるので）減少し、
Ｎチャネル型ＭＯＳトランジスタＭ8 に流れる電流は
（Ｐチャネル型ＭＯＳトランジスタＭ4 に流れる電流と
同じであるので）増加する。従って、初段の出力電圧点
Ｐの電位は低くなり、非反転出力端子ＯＵＴ+ の電位は
高くなる。また、初段の出力電圧点Ｑの電位は高くな
り、反転出力端子ＯＵＴ- の電位は低くなる。
による演算増幅器の動作を説明する。先ず、非反転入力
端子ＩＮ+ の電位が反転入力端子ＩＮ- の電位に比較し
て高くなった場合、Ｐチャネル型ＭＯＳトランジスタＭ
2 及びＭ5 に流れる電流は、Ｐチャネル型ＭＯＳトラン
ジスタＭ3 及びＭ4 に流れる電流に比較して少なくな
る。従って、Ｎチャネル型ＭＯＳトランジスタＭ7 及び
Ｍ9の共通ゲート端子の電位は上がり、Ｎチャネル型Ｍ
ＯＳトランジスタＭ6 及びＭ8 の共通ゲート端子の電位
は下がる。一方、前述のようにＮチャネル型ＭＯＳトラ
ンジスタＭ9 に流れる電流は（Ｐチャネル型ＭＯＳトラ
ンジスタＭ5 に流れる電流と同じであるので）減少し、
Ｎチャネル型ＭＯＳトランジスタＭ8 に流れる電流は
（Ｐチャネル型ＭＯＳトランジスタＭ4 に流れる電流と
同じであるので）増加する。従って、初段の出力電圧点
Ｐの電位は低くなり、非反転出力端子ＯＵＴ+ の電位は
高くなる。また、初段の出力電圧点Ｑの電位は高くな
り、反転出力端子ＯＵＴ- の電位は低くなる。
【００１８】逆に、非反転入力端子ＩＮ+ の電位が反転
入力端子ＩＮ- の電位に比較して低くなった場合、Ｐチ
ャネル型ＭＯＳトランジスタＭ2 及びＭ5 に流れる電流
は、Ｐチャネル型ＭＯＳトランジスタＭ3 及びＭ4 に流
れる電流に比較して多くなる。従って、Ｎチャネル型Ｍ
ＯＳトランジスタＭ7 及びＭ9 の共通ゲート端子の電位
は下がり、Ｎチャネル型ＭＯＳトランジスタＭ6 及びＭ
8 の共通ゲート端子の電位は上がる。一方、前述のよう
にＮチャネル型ＭＯＳトランジスタＭ9 に流れる（Ｐチ
ャネル型ＭＯＳトランジスタＭ5 に流れる電流と同じ）
電流は増加し、Ｎチャネル型ＭＯＳトランジスタＭ8 に
流れる（Ｐチャネル型ＭＯＳトランジスタＭ4 に流れる
電流と同じ）電流は減少する。従って、初段の出力電圧
点Ｐの電位は高くなり、非反転出力端子ＯＵＴ+ の電圧
は低くなる。また、初段の出力点Ｑの電位は低くなり、
反転出力端子ＯＵＴ- の電圧は高くなる。
入力端子ＩＮ- の電位に比較して低くなった場合、Ｐチ
ャネル型ＭＯＳトランジスタＭ2 及びＭ5 に流れる電流
は、Ｐチャネル型ＭＯＳトランジスタＭ3 及びＭ4 に流
れる電流に比較して多くなる。従って、Ｎチャネル型Ｍ
ＯＳトランジスタＭ7 及びＭ9 の共通ゲート端子の電位
は下がり、Ｎチャネル型ＭＯＳトランジスタＭ6 及びＭ
8 の共通ゲート端子の電位は上がる。一方、前述のよう
にＮチャネル型ＭＯＳトランジスタＭ9 に流れる（Ｐチ
ャネル型ＭＯＳトランジスタＭ5 に流れる電流と同じ）
電流は増加し、Ｎチャネル型ＭＯＳトランジスタＭ8 に
流れる（Ｐチャネル型ＭＯＳトランジスタＭ4 に流れる
電流と同じ）電流は減少する。従って、初段の出力電圧
点Ｐの電位は高くなり、非反転出力端子ＯＵＴ+ の電圧
は低くなる。また、初段の出力点Ｑの電位は低くなり、
反転出力端子ＯＵＴ- の電圧は高くなる。
【００１９】上述において、非反転及び反転出力端子Ｏ
ＵＴ+ 及びＯＵＴ- の同相電圧は、第１及び第２の電源
電位の中点に固定されている。これは次に述べる同相帰
還によって実現される。
ＵＴ+ 及びＯＵＴ- の同相電圧は、第１及び第２の電源
電位の中点に固定されている。これは次に述べる同相帰
還によって実現される。
【００２０】即ち、第１の電源電位が５Ｖで第２の電源
電位が０Ｖのとき、図２に示す回路において、スイッチ
ＳＷ１〜ＳＷ３が非反転出力ＯＵＴ + 及び反転出力ＯＵ
Ｔ - 側と固定電位側とに周期的に切り替わることによっ
て、電位Ｖｃ’の点は（Ｖｏｕｔ+＋Ｖｏｕｔ-）−５＋
Ｖｂに収束する。この電位Ｖｃ’の点を図１における電
位Ｖｃの点に接続すれば、（Ｖｏｕｔ+＋Ｖｏｕｔ-）−
５＋Ｖｂ＝Ｖｃとなるように負帰還が働く。 また、本負
帰還は、図１に示された電位Ｖｃが、図２に示された電
位Ｖｂに等しくなったときに、非反転出力電圧Ｖｏｕｔ
+ と反転出力電圧Ｖｏｕｔ - との平均値が第１の電源電位
と第２の電源電位との中点電位になるように設計されて
いる。つまり、Ｖｃ＝Ｖｂで、（Ｖｏｕｔ + ＋Ｖｏｕ
ｔ - ）−５＝０、即ち（Ｖｏｕｔ + ＋Ｖｏｕｔ - ）／２＝
２．５Ｖとなるように設計されている。このため、電位
Ｖｃが電位Ｖｂに等しくなったときには、（Ｖｏｕｔ +
＋Ｖｏｕｔ - ）／２＝２．５Ｖ、即ち、非反転出力電圧
Ｖｏｕｔ + と反転出力電圧Ｖｏｕｔ- との平均値（同相電
圧）が第１の電源電位と第２の電源電位との中点電位
２．５Ｖにコントロールされる。
電位が０Ｖのとき、図２に示す回路において、スイッチ
ＳＷ１〜ＳＷ３が非反転出力ＯＵＴ + 及び反転出力ＯＵ
Ｔ - 側と固定電位側とに周期的に切り替わることによっ
て、電位Ｖｃ’の点は（Ｖｏｕｔ+＋Ｖｏｕｔ-）−５＋
Ｖｂに収束する。この電位Ｖｃ’の点を図１における電
位Ｖｃの点に接続すれば、（Ｖｏｕｔ+＋Ｖｏｕｔ-）−
５＋Ｖｂ＝Ｖｃとなるように負帰還が働く。 また、本負
帰還は、図１に示された電位Ｖｃが、図２に示された電
位Ｖｂに等しくなったときに、非反転出力電圧Ｖｏｕｔ
+ と反転出力電圧Ｖｏｕｔ - との平均値が第１の電源電位
と第２の電源電位との中点電位になるように設計されて
いる。つまり、Ｖｃ＝Ｖｂで、（Ｖｏｕｔ + ＋Ｖｏｕ
ｔ - ）−５＝０、即ち（Ｖｏｕｔ + ＋Ｖｏｕｔ - ）／２＝
２．５Ｖとなるように設計されている。このため、電位
Ｖｃが電位Ｖｂに等しくなったときには、（Ｖｏｕｔ +
＋Ｖｏｕｔ - ）／２＝２．５Ｖ、即ち、非反転出力電圧
Ｖｏｕｔ + と反転出力電圧Ｖｏｕｔ- との平均値（同相電
圧）が第１の電源電位と第２の電源電位との中点電位
２．５Ｖにコントロールされる。
【００２１】このときの、同相帰還系は、実質的に２段
構成となるので、同相帰還利得は、本実施例の回路の場
合、差動利得と同じ程度に高くすることが可能であり、
通常の場合８０ｄＢ程度の同相帰還利得を得ることが可
能となる。
構成となるので、同相帰還利得は、本実施例の回路の場
合、差動利得と同じ程度に高くすることが可能であり、
通常の場合８０ｄＢ程度の同相帰還利得を得ることが可
能となる。
【００２２】なお、上述の実施例においては、Ｐチャネ
ル型ＭＯＳトランジスタを入力段として用いた場合につ
いて説明したが、図１において、Ｐチャネル型ＭＯＳト
ランジスタとＮチャネル型ＭＯＳトランジスタを置き換
えることにより、Ｎチャネル型ＭＯＳトランジスタを入
力段として用いた演算増幅器を容易に構成することがで
きる。
ル型ＭＯＳトランジスタを入力段として用いた場合につ
いて説明したが、図１において、Ｐチャネル型ＭＯＳト
ランジスタとＮチャネル型ＭＯＳトランジスタを置き換
えることにより、Ｎチャネル型ＭＯＳトランジスタを入
力段として用いた演算増幅器を容易に構成することがで
きる。
【００２３】
【発明の効果】以上述べたように、本発明によれば、差
動利得と同程度の充分に高い同相利得を得ることの可能
な演算増幅器を提供することができる。
動利得と同程度の充分に高い同相利得を得ることの可能
な演算増幅器を提供することができる。
【図１】本発明の一実施例に係る演算増幅器の主要部の
構成を示す回路図である。
構成を示す回路図である。
【図２】図１の実施例の演算増幅器の同相帰還回路部の
構成を示す回路図である。
構成を示す回路図である。
【図３】従来の演算増幅器の一例の主要部の構成を示す
回路図である。
回路図である。
Ｉ1 〜Ｉ3 ；電流源、 Ｍ2 〜Ｍ5 ；入力段差動ペアトランジスタ Ｍ6 〜Ｍ9 ；負荷トランジスタ Ｍ10，Ｍ11；駆動段トランジスタ Ｍ12，Ｍ13；抵抗用トランジスタ Ｃ1 ，Ｃ2 ；容量素子 ＩＮ+ ；非反転入力端子 ＩＮ- ；反転入力端子 ＯＵＴ+ ；非反転出力端子 ＯＵＴ- ；反転出力端子
Claims (2)
- 【請求項１】 少なくとも、初段増幅部及び駆動段増幅
部を含む複数段構成の演算増幅器において、前記初段増
幅部が、第１の電源電位点に一端が接続された第１の定
電流源と、前記第１の電源電位点にソースが接続された
第１の第１導電型電界効果トランジスタと、この第１の
第１導電型電界効果トランジスタのドレインに各ソース
が夫々接続された第２及び第３の第１導電型電界効果ト
ランジスタと、前記第１の定電流源の他端に各ソースが
夫々接続された第４及び第５の第１導電型電界効果トラ
ンジスタと、前記第２の第１導電型電界効果トランジス
タのドレインにドレイン及びゲートが、第２の電源端子
にソースが夫々接続された第１の第２導電型電界効果ト
ランジスタと、前記第３の第１導電型電界効果トランジ
スタのドレインにドレイン及びゲートが、前記第２の電
源端子にソースが夫々接続された第２の第２導電型電界
効果トランジスタと、前記第４の第１導電型電界効果ト
ランジスタのドレインにドレインが、前記第１の第２導
電型電界効果トランジスタのドレイン及びゲートの共通
接続点にゲートが、前記第２の電源端子にソースが夫々
接続された第３の第２導電型電界効果トランジスタと、
前記第５の第１導電型電界効果トランジスタのドレイン
にドレインが、前記第２の第２導電型電界効果トランジ
スタのドレイン及びゲートの共通接続点にゲートが、前
記第２の電源端子にソースが夫々接続された第４の第２
導電型電界効果トランジスタと、前記第２及び第５の第
１導電型電界効果トランジスタのゲートが夫々接続され
た非反転入力端子と、前記第３及び第４の第１導電型電
界効果トランジスタのゲートが夫々接続された反転入力
端子とを具備して構成され、前記駆動段増幅部が、前記
第５の第１導電型電界効果トランジスタのドレインと前
記第４の第２導電型電界効果トランジスタのドレインと
の共通接続点にゲートが、前記第２の電源電位点にソー
スが夫々接続された第５の第２導電型電界効果トランジ
スタと、前記第４の第１導電型電界効果トランジスタの
ドレインと前記第３の第２導電型電界効果トランジスタ
のドレインとの共通接続点にゲートが、前記第２の電源
電位点にソースが夫々接続された第６の第２導電型電界
効果トランジスタと、前記第５の第２導電型電界効果ト
ランジスタのドレインに一端が、前記第１の電源電位点
に他端が夫々接続された第２の定電流源と、前記第６の
第２導電型電界効果トランジスタのドレインに一端が、
前記第１の電源端子に他端が夫々接続された第３の定電
流源と、前記第５の第２導電型電界効果トランジスタの
ドレインと前記第２の定電流源との共通接続点に接続さ
れた非反転出力端子と、前記第６の第２導電型電界効果
トランジスタのドレインと前記第３の定電流源との共通
接続点に接続された反転出力端子とを具備して構成さ
れ、更に前記非反転出力端子にあらわれる電圧と前記反
転出力端子にあらわれる電圧との平均を発生する回路
と、この回路の出力を前記第１の第１導電型電界効果ト
ランジスタのゲートに帰還する回路とを備えたことを特
徴とする演算増幅器。 - 【請求項２】 少なくとも、初段増幅部及び駆動段増幅
部を含む複数段構成の演算増幅器において、前記初段増
幅部は、第１の電源電位点に一端が接続された第１の定
電流源と、前記第１の電源電位点にソースが接続された
第１の第１導電型電界効果トランジスタと、この第１の
第１導電型電界効果トランジスタのドレインと第２の電
源電位点との間に接続され、非反転入力端子、反転入力
端子及び第１の出力部を含む第１の差動増幅回路と、前
記第１の定電流源の他端と前記第２の電源電位点との間
に接続され、前記第１の差動増幅回路と共通の非反転入
力端子及び反転入力端子、第２の第２導電型電界効果ト
ランジスタ、第３の第２導電型電界効果トランジスタ並
びに第２の出力部を含む第２の差動増幅回路とを含み、
前記駆動段増幅部は、非反転出力端子と、反転出力端子
と、入力部とを含み、前記第１の差動増幅回路の前記第
１の出力部が、前記第２の差動増幅回路の前記第２の第
２導電型電界効果トランジスタ及び第３の第２導電型電
界効果トランジスタに接続され、前記第２の差動増幅回
路の前記第２の出力部が、前記駆動段増幅部の前記入力
部に接続され、前記駆動段増幅部の前記非反転出力端子
及び前記反転出力端子に夫々あらわれる２つの電圧の平
均を発生する回路と、この回路の出力を前記第１の第１
導電型電界効果トランジスタのゲートに帰還する回路と
をさらに含むことを特徴とする演算増幅器。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP03059495A JP3123094B2 (ja) | 1991-02-28 | 1991-02-28 | 演算増幅器 |
| US07/839,905 US5162735A (en) | 1991-02-28 | 1992-02-21 | Operational amplifier circuit with improved gain of feedback loop |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP03059495A JP3123094B2 (ja) | 1991-02-28 | 1991-02-28 | 演算増幅器 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH04274606A JPH04274606A (ja) | 1992-09-30 |
| JP3123094B2 true JP3123094B2 (ja) | 2001-01-09 |
Family
ID=13114925
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP03059495A Expired - Fee Related JP3123094B2 (ja) | 1991-02-28 | 1991-02-28 | 演算増幅器 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US5162735A (ja) |
| JP (1) | JP3123094B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US11707378B2 (en) | 2018-01-19 | 2023-07-25 | Coloplast A/S | System for applying a stoma cover |
Families Citing this family (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5349304A (en) * | 1993-02-12 | 1994-09-20 | Sgs-Thomson Microelectronics, Inc. | Operational amplifier having multiple positive inputs |
| US6121836A (en) * | 1998-05-08 | 2000-09-19 | Lucent Technologies | Differential amplifier |
| US6445413B1 (en) * | 1998-08-24 | 2002-09-03 | Xerox Corporation | System for determining a video offset from dark photosensors in an image sensor array |
| CN107360503B (zh) * | 2017-09-05 | 2023-06-06 | 成都德芯数字科技股份有限公司 | 定阻定压输出装置及定阻定压功放机 |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS59107613A (ja) * | 1982-12-13 | 1984-06-21 | Hitachi Ltd | 演算増幅回路 |
| JP2586171B2 (ja) * | 1990-03-26 | 1997-02-26 | 日本電気株式会社 | 演算増幅器 |
-
1991
- 1991-02-28 JP JP03059495A patent/JP3123094B2/ja not_active Expired - Fee Related
-
1992
- 1992-02-21 US US07/839,905 patent/US5162735A/en not_active Expired - Lifetime
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US11707378B2 (en) | 2018-01-19 | 2023-07-25 | Coloplast A/S | System for applying a stoma cover |
Also Published As
| Publication number | Publication date |
|---|---|
| US5162735A (en) | 1992-11-10 |
| JPH04274606A (ja) | 1992-09-30 |
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