JP4020220B2

JP4020220B2 - プッシュプル増幅回路

Info

Publication number: JP4020220B2
Application number: JP07607698A
Authority: JP
Inventors: 幸治富岡
Original assignee: Asahi Kasei EMD Corp
Current assignee: Asahi Kasei EMD Corp
Priority date: 1998-03-24
Filing date: 1998-03-24
Publication date: 2007-12-12
Anticipated expiration: 2018-03-24
Also published as: JPH11274860A

Description

【０００１】
【発明の属する技術分野】
本発明は、プッシュプル回路を用いて増幅動作を行うプッシュプル増幅回路に係わり、特に、低消費電力で高ドライブ能力を備える等の利点を有するプッシュプル増幅回路に関する。
【０００２】
【従来の技術】
従来のこの種の回路としては、例えば、特開昭６３−１５３９０３号公報記載の増幅回路が提案されていた。この増幅回路は、入力信号を電圧増幅段によって増幅したものと基準電圧発生回路が発生する基準電圧との減算電圧を求め、この求めた減算電圧を電圧電流変換回路および電流電圧変換回路によってレベル変換し、さらに、このレベル変換した信号をコンプリメンタリ接続された出力トランジスタの一方の駆動制御信号として、ＡＢ級の増幅動作を行わせるものであった。
【０００３】
【発明が解決しようとする課題】
ところで、高能率のＡＢ級増幅動作を行わせるためには、出力トランジスタを駆動制御する信号のゲインを大きく設定すればよく、このためには演算増幅器を用いてゲインを大きくする回路構成が考えられる。
【０００４】
しかしながら、演算増幅器にはオフセットが存在するため直流電圧バイアス点が変動しやすくなってしまい、回路に電圧供給する電源間に流れるバイアス電流が大きくなってしまう可能性があり、その結果、演算増幅器の消費電流が大きくなってしまうという問題があった。
【０００５】
したがって、演算増幅器の消費電流の上限が定められている場合には、消費電流の設定値が少な目になるように回路設計を行う必要があり、回路設計の際の繁雑さを招くと共に、電源利用効率が高くならないという問題もあった。
【０００６】
本発明は、このような従来の課題を解決するために創作されたもので、その目的は、演算増幅器を用いず、即ち、消費電流が大きくならないようにした高効率のプッシュプル増幅器を提供する点にある。
【０００７】
【課題を解決するための手段】
上記目的を達成するために、請求項１に係る発明によれば、与えられる入力信号を相補的に増幅可能な回路であって、前記入力信号を増幅する増幅回路と、相補的動作を行うようにトランジスタ対を接続したプッシュプル回路と、前記トランジスタ対のうちの一方のトランジスタを駆動制御する駆動回路と、を備え、前記トランジスタ対のうちの他方のトランジスタが前記増幅回路の出力で駆動制御されるように構成され、さらに、前記駆動回路は、前記増幅回路から出力される電圧を、電圧値として反対方向にシフト出力する反転回路と、この反転回路から出力される電圧値と反比例関係にある大きさの電圧を生成する演算回路とを含み、前記増幅回路の出力が所定電圧値以下の場合には略一定のゲインとなると共に、前記増幅回路の出力が前記所定電圧値以上の場合にはゲインが大となるように構成され、
前記演算回路は、電流源と、この電流源に自身のドレイン端子が接続される第１のＭＯＳトランジスタと、この第１のＭＯＳトランジスタのソース端子に自身のドレインが接続される第２のＭＯＳトランジスタと、を含み、前記第１のＭＯＳトランジスタのゲート端子が前記反転回路の出力信号を供給可能に接続されると共に、前記第２のＭＯＳトランジスタのゲート端子が前記第１のＭＯＳトランジスタのドレイン端子に接続され、前記第２のＭＯＳトランジスタのゲート端子の出力電圧が、前記トランジスタ対の一方のトランジスタの駆動電圧であることを特徴とするプッシュプル増幅回路が提供される。
【０００８】
この発明によれば、駆動回路は、増幅回路の出力が所定電圧値以下の場合には略一定のゲインになると共に、増幅回路の出力が前記所定電圧値以上の場合にはゲインが大となるので、プッシュプル回路からの出力電圧振幅を大きくすることができる。
【００１０】
また、反転回路が、増幅回路から出力される電圧を反対方向（出力電圧が上昇すれば下降、下降すれば上昇する方向）にシフトして、演算回路が、この反転回路から出力される電圧値と反比例関係にある大きさの電圧を生成するので、駆動回路全体の動作は、増幅回路の出力が所定電圧値以下の場合には略一定のゲインとなると共に、増幅回路の出力が所定電圧値以下の場合にはゲインが大となる。
【００１２】
また、演算回路は、電流源から供給される定電流が第１のＭＯＳトランジスタのドレイン端子と第２のＭＯＳトランジスタのゲート端子に供給され、第１のトランジスタの印加電圧の上昇・下降に応じて、第１のトランジスタに流れる電流が増加、減少し、また、第２のＭＯＳトランジスタに流れる電流は逆に、減少、増加するので、第１のＭＯＳトランジスタのゲート端子に印加される電圧の大きさと反比例の関係にある大きさの電圧を出力する。
【００１３】
【発明の実施の形態】
以下、本発明の実施の形態を図面を参照しつつ説明する。
図１は、本発明の実施の形態に係るプッシュプル増幅回路の構成図である。図１に示すようにこのこプッシュプル増幅回路は、電源電圧ＶＤＤが供給される電源ライン１と電位が接地電圧ＶＤＤとなっている接地ライン２との間に、差動増幅部１０と駆動部２０と出力部３０とが設けられて構成されていて、さらに、駆動部２０は反転部２１と演算部２２とを有している。
【００１４】
差動増幅部１０は、ソース端子が電源ラインに接続されると共に、互いのゲート電位が共通となるようにカレントミラー接続されるＰＭＯＳＦＥＴＱ８、Ｑ９と、このＰＭＯＳＦＥＴＱ８、Ｑ９の夫々のドレイン端子に、夫々のドレイン端子が接続されると共に、夫々のゲート端子が入力端子３ａ、３ｂに接続されているＮＭＯＳＦＥＴＱ１０、Ｑ１１と、このＮＭＯＳＦＥＴＱ１０およびＱ１１の両ソース端子と接地ライン２との間に接続される電流源５とを有していて、入力端子３ａ、３ｂ間に与えられる入力信号を差動増幅したものを出力する。
【００１５】
出力部３０は、電源ライン１にソース端子が接続されるＰＭＯＳＦＥＴＱ７と接地ライン２にソース端子が接続されるＮＭＯＳＦＥＴＱ６とが直列接続されて構成されていて、ＰＭＯＳＦＥＴＱ７のゲート端子がＰＭＯＳＦＥＴＱ９のドレイン端子に接続されて差動増幅部１０の出力電圧でＰＭＯＳＦＥＴＱ７が駆動制御されるようになっていると共に、ＮＭＯＳＦＥＴＱ６のゲート端子がＮＭＯＳＦＥＴＱ４のゲート端子に接続されて演算部２２の出力電圧でＮＭＯＳＦＥＴＱ６が駆動制御されるようになっている。
【００１６】
反転部２１は、電源ライン１にソース端子が接続されるＰＭＯＳＦＥＴＱ１と、ダイオード接続されたＮＭＯＳＦＥＴＱ２と、接地ライン２にソース端子が接続されるＮＭＯＳＦＥＴＱ３とが直列接続されていて、さらに、ＰＭＯＳＦＥＴＱ１のゲート端子がＰＭＯＳＦＥＴＱ９のドレイン端子に接続されると共に、ＮＭＯＳＦＥＴＱ２およびＱ３のゲート端子が同電圧となるように接続されている。
【００１７】
演算部２２は、一端が電源ライン１に接続された電流源６と、ＮＭＯＳＦＥＴＱ５と、接地ライン２にソース端子が接続されるＮＭＯＳＦＥＴＱ４とが直列接続されていて、さらに、ＮＭＯＳＦＥＴＱ４のゲート端子とＮＭＯＳＦＥＴＱ５のドレイン端子とが同電圧となるように接続されている。
【００１８】
また、反転部２１のＮＭＯＳＦＥＴＱ２およびＮＭＯＳＦＥＴＱ３のゲート端子と、演算部２２のＮＭＯＳＦＥＴＱ５のゲート端子とが同電圧となるように接続されていて、さらに、ＮＭＯＳＦＥＴＱ４のゲート端子が出力部３０のＮＭＯＳＦＥＴＱ６のゲート端子に接続されている。
【００１９】
次に動作を説明する。入力端子３ａ、３ｂに入力信号が与えられると差動増幅部１０によって入力信号の差動増幅電圧が出力される。この出力電圧をＶ１とするとこの電圧Ｖ１は、ＰＭＯＳＦＥＴＱ１の動作によって電圧電流変換されて、さらに、ＮＭＯＳＦＥＴＱ２、Ｑ３によって電流電圧変換された電圧がＮＭＯＳＦＥＴＱ５のゲート端子に出力される。
【００２０】
そして、ＮＭＯＳＦＥＴＱ５のゲート端子に印加される電圧が下降すると、ＮＭＯＳＦＥＴＱ５に流れる電流が小さくなり、電流源６からＮＭＯＳＦＥＴＱ４に流れる電流が大きくなるので、演算部２２の出力電圧は上昇する。このように、演算部２２は、反転部２１から出力される電圧値と反比例関係にある大きさの電圧を生成する。
【００２１】
今、電圧Ｖ１が上昇すると、ＰＭＯＳＦＥＴＱ１を流れる電流は減少し、ＮＭＯＳＦＥＴＱ２、Ｑ３のゲート端子電圧が下降する。この結果、演算部２２の出力電圧が上昇し、ＰＭＯＳＦＥＴＱ７に流れる電流（出力端子４から流れだす電流２）が減少するものの、ＮＭＯＳＦＥＴＱ６に流れる電流（出力端子４に流れ込む電流３）が増加する。
【００２２】
一方、電圧Ｖ１が下降すると、ＰＭＯＳＦＥＴＱ１を流れる電流は増加し、ＮＭＯＳＦＥＴＱ２、Ｑ３のゲート端子電圧が上昇することになる。この結果、演算部２２の出力電圧が下降し、ＮＭＯＳＦＥＴＱ６に流れる電流（出力端子４に流れ込む電流▲３▼）が減少するものの、ＰＭＯＳＦＥＴＱ７に流れる電流（出力端子４から流れだす電流▲２▼）が増加する。
【００２３】
このように、駆動部２０全体の動作は、入力電圧Ｖ１がある電圧値（Ｖｔｈ）になるまではゲインが略一定であると共に、入力電圧Ｖ１がある電圧値になるとゲインが大きくなるように動作する（図２）ので、出力部３０には図中▲１▼で示すような貫通電流やバイアス電流が流れにくくなり、効率の良いプッシュプル動作が行われ、消費電流が大きくならず高いドライブ能力を有し高効率のプッシュプル増幅回路が実現できる。
【００２４】
なお、この回路では、第１に、大きな出力電圧振幅を得られること、第２に、電源電圧変動が生じても出力電圧が変化しないこと、第３に、プロセス変動があっても出力部３０のトランジスタの電流値が変化しないこと、等の利点を有するので、以下ではこれらのことについてさらに詳細な回路解析に基づいて説明を行う。
【００２５】
図３は、図１に示す回路におけるＱ１〜Ｑ６、電流源６を特に示した回路図であって、図３に示す回路の小信号等価回路を図４に示す。この小信号等価回路においては、Ｑ４の相互コンダクタンスをＧｍ４、Ｑ５の相互コンダクタンスをＧｍ５、Ｑ４、Ｑ５、電流源６の抵抗分をＲ４、Ｒ５、Ｒ６としている。
【００２６】
Ｑ１は、差動増幅部１０から出力される電圧によって、流れる電流量が制御される。また、電流源６の供給電流をＩ₀とし、信号無入力時にＱ１に電流Ｉ₀が流れるように設定されているものとする。Ｑ２、Ｑ３、Ｑ４、Ｑ５のトランジスタサイズ（例えばゲート幅Ｗとゲート長Ｌの比）を等しくしておけば、Ｑ１、Ｑ６には同一電流値Ｉ₀の電流が流れているため電圧ＶＣとＶＡは等しくなる。今、Ｑ７に流れるドレイン電流はＶＣとＶＡが等しいため、「（Ｑ７の寸法比／Ｑ２（＝Ｑ３＝Ｑ４＝Ｑ５））の寸法比）・２・Ｉ₀」となる。このとき、Ｑ２、Ｑ５、Ｑ７は飽和領域にあり、Ｑ３、Ｑ４は線形領域にある。
【００２７】
さて、図４を参照してキルヒホッフの電流方程式をたてると以下の（式１）、（式２）のようになる。
Ｇｍ５・（ＶＡ−ＶＢ）＋（ＶＣ−ＶＢ）／Ｒ５＋ＶＣ／Ｒ６＝０（式１）
Ｇｍ４・ＶＣ＋ＶＢ／Ｒ４＝Ｇｍ５・（ＶＡ−ＶＢ）＋（ＶＣ−ＶＢ）／Ｒ５（式２）
（式１）より（式３）が導かれる。
【００２８】
ＶＢ・（Ｇｍ５＋１／Ｒ５）＝Ｇｍ５・ＶＡ＋ＶＣ・（１／Ｒ５＋１／Ｒ６）（式３）
一方、（式１）、（式２）より（式３）が導かれる。
【００２９】
ＶＢ＝−Ｒ４・（Ｇｍ４＋１／Ｒ６）・ＶＣ（式４）
したがって、（式３）、（式４）より（式５）が導かれる。
ＶＣ／ＶＡ＝−Ｇｍ５／（Ｇｍ５・Ｇｍ４・Ｒ４＋Ｇｍ４・Ｒ４／Ｒ５＋Ｇｍ５・Ｒ４／Ｒ６＋Ｒ４／（Ｒ５・Ｒ６）＋１／Ｒ５＋１／Ｒ６）（式５）
Ｑ５、Ｑ４が飽和領域で動作する場合、Ｇｍ４≒１０^-4、Ｇｍ５≒１０^-4、Ｒ４≒１０⁷、Ｒ５≒１０⁷、Ｒ６≒１０⁷程度と仮定できるので、「Ｇｍ５・Ｇｍ４・Ｒ４＝１０^-1、Ｇｍ４・Ｒ４／Ｒ５＝１０^-4、Ｇｍ５・Ｒ４／Ｒ６＝１０^-4、Ｒ４／（Ｒ５・Ｒ６）＋１／Ｒ５＋１／Ｒ６＝１０^-7」となり、（式５）は、「ＶＣ／ＶＡ≒１／（Ｇｍ４・Ｒ４）」となる。
【００３０】
また、Ｑ５が飽和領域、Ｑ４が線形領域にある場合、Ｇｍ４≒０、Ｇｍ５≒１０^-4、Ｒ４≒１０³〜１０⁴、Ｒ５≒１０³〜１０⁴、Ｒ６≒１０³〜１０⁴程度と仮定できるので、「ＶＣ／ＶＡ＝−Ｇｍ５／（Ｇｍ５・Ｒ４／Ｒ６＋Ｒ４／（Ｒ５・Ｒ６）＋１／Ｒ５＋１／Ｒ６）≒１／（Ｒ４／Ｒ６＋１／（Ｇｍ５・Ｒ５）＋１／Ｇｍ５・Ｒ６））」となって、分母の３項の値は略等しいオーダーとなり、電流源６が理想的である（Ｒ６＝∞）であるとすると、「ＶＣ／ＶＡ≒−Ｇｍ５・（Ｒ５／／Ｒ６）」となる。
【００３１】
今、Ｑ１の電流値がＩ₀から増加すると、Ｑ２、Ｑ３で電流電圧変換が行われＶＡの電位が上昇する。これにより、ＶＢの電位が上昇しＱ４が線形領域から飽和領域に移行する。このとき、「ＶＣ／ＶＡ≒１／（Ｇｍ４・Ｒ４）≒０」となり、ＶＡの変化はＶＣに伝達しないためＱ６に流れるドレイン電流は変化しないことになる。
【００３２】
一方、Ｑ１の電流値がＩ₀から減少したとするとＶＡの電位は下降する。これにより、Ｑ５の相互コンダクタンスＧｍ５が減少してＶＣの電位が上昇する。このとき、「ＶＣ／ＶＡ≒−Ｇｍ５・（Ｒ５／／Ｒ６）、｜ＶＣ／ＶＡ｜≫１」となり、ＶＣの電位の上昇によりＱ６に流れるドレイン電流は増加するので、ＶＣの電位は電源電圧ＶＤＤ近くまで上昇可能になるので、Ｑ６によって大きな出力電圧振幅が得られることになる。
【００３３】
このように、Ｑ１の電流値が増加する場合（Ｑ４が飽和領域）にはゲインが小さく、また、ＡＢ級動作を行う場合（Ｑ４が線形領域）には、大きなゲインを有することが分かる。なお、ＰＭＯＳＦＥＴＱ７を接続した場合を想定しても同様の解析結果が得られる。
【００３４】
また、電流源６とＱ１には定電流Ｉ₀が流れているため、電源電圧ＶＤＤが変動してもＱ２、Ｑ３、Ｑ４、Ｑ５に流れる電流Ｉ₀は変化せず、ＶＡ、ＶＣの電位変動も生じない。したがって、Ｑ６に流れるドレイン電流も変化せず出力電圧は、電源電圧が変動しても、接地電圧ＶＳＳを基準として一定となる。
【００３５】
さらに、Ｑ２、Ｑ３、Ｑ４、およびＱ５は同一トランジスタサイズのＮＭＯＳＦＥＴであるので、プロセス変動が生じても、Ｑ１および電流源６に定電流Ｉ₀が流れていれば、ＶＡとＶＣは同電位となりプロセス変動の影響を受けない。
【００３６】
また、Ｑ６のプロセス変動は、Ｑ２、Ｑ３、Ｑ４、およびＱ５と同様のプロセス変動を受けるため、プロセス変動の影響が相殺されて、Ｑ６のドレイン電流は一定となる。信号無入力時の状態では、ＶＡ、ＶＣ間のゲインが小さいため、プロセス変動によるＱ７のドレイン電流の変動は極めて小さくなる。
【００３７】
以上説明してきたように、この実施の形態に係る回路は、低消費電力で高いドライブ能力を有し高い効率のＡＢ級動作が可能なプッシュプル増幅回路を実現できる。さらに、この回路は、素子ミスマッチング等のプロセス変動に不感であるという利点を有する。
【００３８】
以上説明してきたように、本発明によれば、消費電流が大きくならないようにして高効率でプッシュプル動作を行うことが可能なプッシュプル増幅回路を実現することが可能になる。
【００３９】
特に、ＭＯＳトランジスタを用いることによって、演算回路を簡易に構成できるという効果が得られる。
【図面の簡単な説明】
【図１】本発明の実施の形態に係るプッシュプル増幅回路の回路図である。
【図２】回路動作の説明図である。
【図３】プッシュプル増幅回路の主要部の説明図である。
【図４】動作解析のための小信号等価回路図である。
【符号の説明】
１電源ライン
２接地ライン
３ａ、３ｂ入力端子
４出力端子
５電流源
６電流源
１０差動増幅部
２０駆動部
２１反転部
２２演算部
３０出力部
Ｑ１、Ｑ７、Ｑ８、Ｑ９ＰＭＯＳＦＥＴ
Ｑ２、Ｑ３、Ｑ４、Ｑ５、Ｑ６、Ｑ１０、Ｑ１１ＮＭＯＳＦＥＴ

Claims

与えられる入力信号を相補的に増幅可能な回路であって、
前記入力信号を増幅する増幅回路と、
相補的動作を行うようにトランジスタ対を接続したプッシュプル回路と、
前記トランジスタ対のうちの一方のトランジスタを駆動制御する駆動回路と、を備え、
前記トランジスタ対のうちの他方のトランジスタが前記増幅回路の出力で駆動制御されるように構成され、
さらに、前記駆動回路は、前記増幅回路から出力される電圧を、電圧値として反対方向にシフト出力する反転回路と、この反転回路から出力される電圧値と反比例関係にある大きさの電圧を生成する演算回路とを含み、前記増幅回路の出力が所定電圧値以下の場合には略一定のゲインとなると共に、前記増幅回路の出力が前記所定電圧値以上の場合にはゲインが大となるように構成され、
前記演算回路は、
電流源と、
この電流源に自身のドレイン端子が接続される第１のＭＯＳトランジスタと、
この第１のＭＯＳトランジスタのソース端子に自身のドレインが接続される第２のＭＯＳトランジスタと、を含み、
前記第１のＭＯＳトランジスタのゲート端子が前記反転回路の出力信号を供給可能に接続されると共に、前記第２のＭＯＳトランジスタのゲート端子が前記第１のＭＯＳトランジスタのドレイン端子に接続され、
前記第２のＭＯＳトランジスタのゲート端子の出力電圧が、前記トランジスタ対の一方のトランジスタの駆動電圧であることを特徴とするプッシュプル増幅回路。