JPH05283950A - 演算増幅器 - Google Patents
演算増幅器Info
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- JPH05283950A JPH05283950A JP4075036A JP7503692A JPH05283950A JP H05283950 A JPH05283950 A JP H05283950A JP 4075036 A JP4075036 A JP 4075036A JP 7503692 A JP7503692 A JP 7503692A JP H05283950 A JPH05283950 A JP H05283950A
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- effect transistor
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Abstract
(57)【要約】
【目的】直流利得および同相帰還利得が高く、出力電圧
の立ち上がり、立ち下がり時間を同程度に早くできる演
算増幅器。 【構成】PMOSトランジスタP2 〜P5 およびNMO
SトランジスタN1 〜N4 で構成される初段と、PMO
SトランジスタP6 〜P9 およびNMOSトランジスタ
N5 〜N8 で構成される駆動段と、NMOSトランジス
タN9 ,N10及び容量素子C1 、C2 で構成される位相
補償回路とにより構成される。駆動段は、NMOSトラ
ンジスタN8 ,N7 およびPMOSトランジスタP6 〜
P9 並びにNMOSトランジスタN5 ,N6 によるプッ
シュプルである。
の立ち上がり、立ち下がり時間を同程度に早くできる演
算増幅器。 【構成】PMOSトランジスタP2 〜P5 およびNMO
SトランジスタN1 〜N4 で構成される初段と、PMO
SトランジスタP6 〜P9 およびNMOSトランジスタ
N5 〜N8 で構成される駆動段と、NMOSトランジス
タN9 ,N10及び容量素子C1 、C2 で構成される位相
補償回路とにより構成される。駆動段は、NMOSトラ
ンジスタN8 ,N7 およびPMOSトランジスタP6 〜
P9 並びにNMOSトランジスタN5 ,N6 によるプッ
シュプルである。
Description
【0001】
【産業上の利用分野】本発明は演算増幅器に関し、特に
広帯域の場合でも高い直流利得を有し同相帰還の利得が
高い全差動演算増幅器に関する。
広帯域の場合でも高い直流利得を有し同相帰還の利得が
高い全差動演算増幅器に関する。
【0002】
【従来の技術】従来の初段及び駆動段より成る全差動演
算増幅器の初段は、例えば図3に示すように、定電流源
1と、定電流源1にソースが各々接続され入力段ペアト
ランジスタを構成するPチャネル型MOS電界効果トラ
ンジスタ(以後、PMOSトランジスタと記す)P41,
P42と、PMOSトランジスタP41,P42のドレイン側
に接続された負荷となるNチャネル型MOSトランジス
タ(以後、NMOSトランジスタと記す)N41,N42と
で構成され、駆動段は、PMOSトランジスタP43,P
44とPMOSトランジスタP43,P44にドレインが各々
接続されたNMOSトランジスタN43,N44とによって
構成される。又、非反転、反転出力の同相電圧を一定に
保つための同相帰還は、非反転、反転出力電圧の平均を
発生する回路と(別途、図4に示す)、その出力をPM
OSトランジスタP43,P44のゲートに接続する帰還ル
ープによって構成される。
算増幅器の初段は、例えば図3に示すように、定電流源
1と、定電流源1にソースが各々接続され入力段ペアト
ランジスタを構成するPチャネル型MOS電界効果トラ
ンジスタ(以後、PMOSトランジスタと記す)P41,
P42と、PMOSトランジスタP41,P42のドレイン側
に接続された負荷となるNチャネル型MOSトランジス
タ(以後、NMOSトランジスタと記す)N41,N42と
で構成され、駆動段は、PMOSトランジスタP43,P
44とPMOSトランジスタP43,P44にドレインが各々
接続されたNMOSトランジスタN43,N44とによって
構成される。又、非反転、反転出力の同相電圧を一定に
保つための同相帰還は、非反転、反転出力電圧の平均を
発生する回路と(別途、図4に示す)、その出力をPM
OSトランジスタP43,P44のゲートに接続する帰還ル
ープによって構成される。
【0003】非反転入力端子(IN+ )の電圧が反転入
力端子(IN- )に対して高くなった場合、NMOSト
ランジスタN42に流れる電流はNMOSトランジスタN
41に流れる電流に比較して減少する。従って、NMOS
トランジスタN44のゲート電圧はNMOSトランジスタ
N43のゲート電圧に比較して低くなり、非反転出力端子
電圧V+ は反転出力電圧V- に比較して高くなる。
力端子(IN- )に対して高くなった場合、NMOSト
ランジスタN42に流れる電流はNMOSトランジスタN
41に流れる電流に比較して減少する。従って、NMOS
トランジスタN44のゲート電圧はNMOSトランジスタ
N43のゲート電圧に比較して低くなり、非反転出力端子
電圧V+ は反転出力電圧V- に比較して高くなる。
【0004】以上の説明において、非反転、反転出力端
子の同相電圧は、高位及び低位電源端子2,3の中点に
固定されているとしたが、この事は次に述べる同相帰還
によって実現される。図3に示された端子TC (PMO
SトランジスタP43,P44のゲート)の電位VC が図4
に示された端子TB の電位Vb の電位に等しくなった時
に非反転、反転出力の同相電圧が高位及び低位電源端子
2,3の中点電位になるように設計されている。一方、
図4に示す回路によって、端子TC の電位VCはVC =
(V+ +V- )−5+Vb になり(但し、電源が0,5
Vの時)端子TC を図3における端子TC に接続するこ
とによって、(V+ +V- )−5が零に等しくなるよう
に負帰還が働くように電位Vb を設定することができ
る。即ち、非反転、反転出力電圧の平均値(同相電圧)
が2.5Vになるようにすることが可能になる。
子の同相電圧は、高位及び低位電源端子2,3の中点に
固定されているとしたが、この事は次に述べる同相帰還
によって実現される。図3に示された端子TC (PMO
SトランジスタP43,P44のゲート)の電位VC が図4
に示された端子TB の電位Vb の電位に等しくなった時
に非反転、反転出力の同相電圧が高位及び低位電源端子
2,3の中点電位になるように設計されている。一方、
図4に示す回路によって、端子TC の電位VCはVC =
(V+ +V- )−5+Vb になり(但し、電源が0,5
Vの時)端子TC を図3における端子TC に接続するこ
とによって、(V+ +V- )−5が零に等しくなるよう
に負帰還が働くように電位Vb を設定することができ
る。即ち、非反転、反転出力電圧の平均値(同相電圧)
が2.5Vになるようにすることが可能になる。
【0005】
【発明が解決しようとする課題】図3の従来の演算増幅
器では、非反転、反転出力端子の同相電圧を一定に保つ
働きを有する同相帰還回路の帰還利得が、PMOSトラ
ンジスタP43,P44及びNMOSトランジスタN43,N
44によって構成されるインバータ回路の利得だけで決ま
り、高くても20dB程度にとどまると言う欠点があっ
た。
器では、非反転、反転出力端子の同相電圧を一定に保つ
働きを有する同相帰還回路の帰還利得が、PMOSトラ
ンジスタP43,P44及びNMOSトランジスタN43,N
44によって構成されるインバータ回路の利得だけで決ま
り、高くても20dB程度にとどまると言う欠点があっ
た。
【0006】また、特に容量素子を負荷にする場合、出
力端子の立ち下がりPMOSトランジスタの相互コンダ
クタンスによって制限され遅くなると言う欠点があっ
た。
力端子の立ち下がりPMOSトランジスタの相互コンダ
クタンスによって制限され遅くなると言う欠点があっ
た。
【0007】更に、初段の直流利得がPMOTトランジ
スタP41,P42の相互コンダクタンスと主としてNMO
SトランジスタN41,N42によって決まる初段出力抵抗
の積とによって決まり、特にGB積を大きくするために
初段電流を増やすことによって1/2乗に逆比例して小
さくなると言う欠点があった。
スタP41,P42の相互コンダクタンスと主としてNMO
SトランジスタN41,N42によって決まる初段出力抵抗
の積とによって決まり、特にGB積を大きくするために
初段電流を増やすことによって1/2乗に逆比例して小
さくなると言う欠点があった。
【0008】
【課題を解決するための手段】本発明の演算増幅器は、
初段および駆動段の2段により構成された演算増幅器に
おいて、初段増幅部は、第1の電源端子に一端が接続さ
れた第1の定電流源と、前記第1の電源端子にソースが
接続された第1の第1導電型電界効果トランジスタと、
前記第1の第1導電型電界効果トランジスタのドレイン
に各々ソースが接続された第2及び第3の第1導電型電
界効果トランジスタと、前記第1の定電流源の他端にソ
ースが接続された第4及び第5の第1導電型電界効果ト
ランジスタと、前記第2の第1導電型電界効果トランジ
スタのドレインにドレイン及びゲートが、第2の電源端
子にソースが各々接続された第1の第2導電型電界効果
トランジスタと、前記第3の第1導電型電界効果トラン
ジスタのドレインにドレイン及びゲートが、前記第2の
電源端子にソースが各々接続された第2の第2導電型電
界効果トランジスタと、前記第4の第1導電型電界効果
トランジスタのドレインにドレインが、前記第1の第2
導電型電界効果トランジスタのドレイン,ゲートの共通
接続端子にゲートが、前記第2の電源端子にソースが各
々接続された第3の第2導電型電界効果トランジスタ
と、前記第5の第1導電型電界効果トランジスタのドレ
インにドレインが、前記第2の第2導電型電界効果トラ
ンジスタのドレイン,ゲートの共通接続端子にゲート
が、前記第2の電源端子にソースが各々接続された第4
の第2導電型電界効果トランジスタとで構成され、駆動
段は、前記第4の第2導電型電界効果トランジスタのド
レインにゲートが、前記第2の電源端子にソースが接続
された第5の第2導電型電界効果トランジスタと、前記
第3の第2導電型電界効果トランジスタのドレインにゲ
ートが、前記第2の電源端子にソースが接続された第6
の第2導電型電界効果トランジスタと、前記第5の第2
導電型電界効果トランジスタのドレインにドレインが、
前記第1の電源端子にソースが接続された第6の第1導
電型電界効果トランジスタと、前記第6の第2導電型電
界効果トランジスタのドレインにドレインが、前記第1
の電源端子にソースが接続された第7の第1導電型電界
効果トランジスタと、前記第4の第1導電型電界効果ト
ランジスタのドレインと前記第3の第2導電型電界効果
トランジスタのドレインとの共通接続端子にゲートが、
前記第2の電源端子にソースが接続された第7の第2導
電型電界効果トランジスタと、前記第5の第1導電型電
界効果トランジスタのドレインと前記第4の第2導電型
電界効果トランジスタのドレインとの共通接続端子にゲ
ートが、前記第2の電源端子にソースが接続された第8
の第2導電型電界効果トランジスタと、前記第7の第2
導電型電界効果トランジスタのドレインにドレインとゲ
ートが、前記第1の電源端子にソースが接続された第8
の第1導電型電界効果トランジスタと、前記第8の第2
導電型電界効果トランジスタのドレインにドレインとゲ
ートが、前記第1の電源端子にソースが接続された第9
の第1導電型電界効果トランジスタとで構成され前記第
2及び前記第5の第1導電型電界効果トランジスタのゲ
ートを非反転入力端子とし、前記第3及び第4の第1導
電型電界効果トランジスタのゲートを反転入力端子と
し、前記第6の第2導電型電界効果トランジスタのドレ
インと前記第7の第1導電型電界効果トランジスタのド
レインとの共通接続点を反転出力端子とし、前記第5の
第2導電型トランジスタのドレインと前記第6の第1導
電型電界効果トランジスタのドレインとの共通接続点を
非反転出力端子とし、前記非反転出力端子に現われる電
圧と前記反転出力端子に現われる電圧との平均を発生す
る回路と、前記回路の出力端子と前記第1の第1導電型
電界効果トランジスタのゲートとの帰還接続とを有する
事を特徴としている。
初段および駆動段の2段により構成された演算増幅器に
おいて、初段増幅部は、第1の電源端子に一端が接続さ
れた第1の定電流源と、前記第1の電源端子にソースが
接続された第1の第1導電型電界効果トランジスタと、
前記第1の第1導電型電界効果トランジスタのドレイン
に各々ソースが接続された第2及び第3の第1導電型電
界効果トランジスタと、前記第1の定電流源の他端にソ
ースが接続された第4及び第5の第1導電型電界効果ト
ランジスタと、前記第2の第1導電型電界効果トランジ
スタのドレインにドレイン及びゲートが、第2の電源端
子にソースが各々接続された第1の第2導電型電界効果
トランジスタと、前記第3の第1導電型電界効果トラン
ジスタのドレインにドレイン及びゲートが、前記第2の
電源端子にソースが各々接続された第2の第2導電型電
界効果トランジスタと、前記第4の第1導電型電界効果
トランジスタのドレインにドレインが、前記第1の第2
導電型電界効果トランジスタのドレイン,ゲートの共通
接続端子にゲートが、前記第2の電源端子にソースが各
々接続された第3の第2導電型電界効果トランジスタ
と、前記第5の第1導電型電界効果トランジスタのドレ
インにドレインが、前記第2の第2導電型電界効果トラ
ンジスタのドレイン,ゲートの共通接続端子にゲート
が、前記第2の電源端子にソースが各々接続された第4
の第2導電型電界効果トランジスタとで構成され、駆動
段は、前記第4の第2導電型電界効果トランジスタのド
レインにゲートが、前記第2の電源端子にソースが接続
された第5の第2導電型電界効果トランジスタと、前記
第3の第2導電型電界効果トランジスタのドレインにゲ
ートが、前記第2の電源端子にソースが接続された第6
の第2導電型電界効果トランジスタと、前記第5の第2
導電型電界効果トランジスタのドレインにドレインが、
前記第1の電源端子にソースが接続された第6の第1導
電型電界効果トランジスタと、前記第6の第2導電型電
界効果トランジスタのドレインにドレインが、前記第1
の電源端子にソースが接続された第7の第1導電型電界
効果トランジスタと、前記第4の第1導電型電界効果ト
ランジスタのドレインと前記第3の第2導電型電界効果
トランジスタのドレインとの共通接続端子にゲートが、
前記第2の電源端子にソースが接続された第7の第2導
電型電界効果トランジスタと、前記第5の第1導電型電
界効果トランジスタのドレインと前記第4の第2導電型
電界効果トランジスタのドレインとの共通接続端子にゲ
ートが、前記第2の電源端子にソースが接続された第8
の第2導電型電界効果トランジスタと、前記第7の第2
導電型電界効果トランジスタのドレインにドレインとゲ
ートが、前記第1の電源端子にソースが接続された第8
の第1導電型電界効果トランジスタと、前記第8の第2
導電型電界効果トランジスタのドレインにドレインとゲ
ートが、前記第1の電源端子にソースが接続された第9
の第1導電型電界効果トランジスタとで構成され前記第
2及び前記第5の第1導電型電界効果トランジスタのゲ
ートを非反転入力端子とし、前記第3及び第4の第1導
電型電界効果トランジスタのゲートを反転入力端子と
し、前記第6の第2導電型電界効果トランジスタのドレ
インと前記第7の第1導電型電界効果トランジスタのド
レインとの共通接続点を反転出力端子とし、前記第5の
第2導電型トランジスタのドレインと前記第6の第1導
電型電界効果トランジスタのドレインとの共通接続点を
非反転出力端子とし、前記非反転出力端子に現われる電
圧と前記反転出力端子に現われる電圧との平均を発生す
る回路と、前記回路の出力端子と前記第1の第1導電型
電界効果トランジスタのゲートとの帰還接続とを有する
事を特徴としている。
【0009】
【実施例】次に本発明の好適な実施例について図面を参
照して説明する。図1は、本発明の第1の実施例の回路
図である。図1を参照すると、PMOSトランジスタP
2,P5 のゲートには非反転入力端子IN+ が、PMO
SトランジスタP3 ,P4のゲートには反転入力端子I
N- が接続されている。また、駆動段は、NMOSトラ
ンジスタN8 ,N7 ,N6 ,N5 及びPMOSトランジ
スタP9 ,P8 ,P7 ,P6 とで構成されている。ま
た、PMOSトランジスタP1 は定電流源として動作す
る。なお、NMOSトランジスタN9 ,N10及び容量素
子C1 ,C2 で位相補償回路を構成している。又、図4
は、非反転、反転出力電圧の平均を出力する回路で、C
B1,CB2,CC1,CC1並びにスイッチSW1 〜SW3 で
構成されている。
照して説明する。図1は、本発明の第1の実施例の回路
図である。図1を参照すると、PMOSトランジスタP
2,P5 のゲートには非反転入力端子IN+ が、PMO
SトランジスタP3 ,P4のゲートには反転入力端子I
N- が接続されている。また、駆動段は、NMOSトラ
ンジスタN8 ,N7 ,N6 ,N5 及びPMOSトランジ
スタP9 ,P8 ,P7 ,P6 とで構成されている。ま
た、PMOSトランジスタP1 は定電流源として動作す
る。なお、NMOSトランジスタN9 ,N10及び容量素
子C1 ,C2 で位相補償回路を構成している。又、図4
は、非反転、反転出力電圧の平均を出力する回路で、C
B1,CB2,CC1,CC1並びにスイッチSW1 〜SW3 で
構成されている。
【0010】以下に、図1および図4を参照して動作を
説明する。まず、非反転入力端子IN+ の電位が反転入
力端子IN- の電位に比較して高くなった場合、PMO
SトランジスタP2 ,P5 に流れる電流は、PMOSト
ランジスタP3 ,P4 に流れる電流に比較して減少す
る。従って、NMOSトランジスタN2 ,N4 の共通ゲ
ート端子の電位は上がり、NMOSトランジスタN1 ,
N3 の共通ゲート端子の電位は下がる。一方、前述のよ
うにNMOSトランジスタN4 に流れる電流は減少し
(PMOSトランジスタP5 に流れる電流と同じ)、N
MOSトランジスタN3 に流れる電流は増加する(PM
OSトランジスタP4 に流れる電流と同じ)。従って、
初段の電圧出力点Xの電位は低くなり、非反転出力端子
OUT+ の電圧は高くなる。この時同時に、初段の電圧
出力点Yの電位は低くなる。従って、NMOSトランジ
スタN7 に流れる電流は減少するが、PMOSトランジ
スタP8 ,P6 による電流ミラー回路によってNMOS
トランジスタN5 に流れる電流は減少し、非反転出力端
子OUT+ の電圧を更に高くする効果がある。また、同
様に反転出力端子OUT- の電位は低くなる。
説明する。まず、非反転入力端子IN+ の電位が反転入
力端子IN- の電位に比較して高くなった場合、PMO
SトランジスタP2 ,P5 に流れる電流は、PMOSト
ランジスタP3 ,P4 に流れる電流に比較して減少す
る。従って、NMOSトランジスタN2 ,N4 の共通ゲ
ート端子の電位は上がり、NMOSトランジスタN1 ,
N3 の共通ゲート端子の電位は下がる。一方、前述のよ
うにNMOSトランジスタN4 に流れる電流は減少し
(PMOSトランジスタP5 に流れる電流と同じ)、N
MOSトランジスタN3 に流れる電流は増加する(PM
OSトランジスタP4 に流れる電流と同じ)。従って、
初段の電圧出力点Xの電位は低くなり、非反転出力端子
OUT+ の電圧は高くなる。この時同時に、初段の電圧
出力点Yの電位は低くなる。従って、NMOSトランジ
スタN7 に流れる電流は減少するが、PMOSトランジ
スタP8 ,P6 による電流ミラー回路によってNMOS
トランジスタN5 に流れる電流は減少し、非反転出力端
子OUT+ の電圧を更に高くする効果がある。また、同
様に反転出力端子OUT- の電位は低くなる。
【0011】逆に、非反転入力端子IN+ の電位が反転
入力端子IN- の電位に比較して低くなった場合、PM
OSトランジスタP2 ,P5 に流れる電流は、PMOS
トランジスタP3 ,P4 に流れる電流に比較して増加す
る。従って、NMOSトランジスタN2 ,N4 の共通ゲ
ート端子の電位は下がり、NMOSトランジスタN1,
N3 の共通ゲート端子の電位は上がる。一方、前述のよ
うにNMOSトランジスタN4 に流れる電流は増加し
(PMOSトランジスタP5 に流れる電流と同じ)、N
MOSトランジスタN3 に流れる電流は減少する(PM
OSトランジスタP4 に流れる電流と同じ)。従って、
初段の電圧出力点Xの電位は高くなり、非反転出力端子
OUT+ の電圧は低くなる。この時同時に、初段電圧出
力点Yの電位は高くなる。従って、NMOSトランジス
タN7 に流れる電流は増加するが、PMOSトランジス
タP8 ,P6 による電流ミラー回路によってNMOSト
ランジスタN5 に流れる電流は増加し、非反転出力端子
OUT+ の電圧を更に低くする効果がある。また、同様
に反転出力端子OUT- の電位は高くなる。
入力端子IN- の電位に比較して低くなった場合、PM
OSトランジスタP2 ,P5 に流れる電流は、PMOS
トランジスタP3 ,P4 に流れる電流に比較して増加す
る。従って、NMOSトランジスタN2 ,N4 の共通ゲ
ート端子の電位は下がり、NMOSトランジスタN1,
N3 の共通ゲート端子の電位は上がる。一方、前述のよ
うにNMOSトランジスタN4 に流れる電流は増加し
(PMOSトランジスタP5 に流れる電流と同じ)、N
MOSトランジスタN3 に流れる電流は減少する(PM
OSトランジスタP4 に流れる電流と同じ)。従って、
初段の電圧出力点Xの電位は高くなり、非反転出力端子
OUT+ の電圧は低くなる。この時同時に、初段電圧出
力点Yの電位は高くなる。従って、NMOSトランジス
タN7 に流れる電流は増加するが、PMOSトランジス
タP8 ,P6 による電流ミラー回路によってNMOSト
ランジスタN5 に流れる電流は増加し、非反転出力端子
OUT+ の電圧を更に低くする効果がある。また、同様
に反転出力端子OUT- の電位は高くなる。
【0012】以上の説明において、非反転、反転出力端
子の同相電圧は、高位及び低位電源端子2,3の中点に
固定されているとしたが、この事は次に述べる同相帰還
によって実現される。図1に示された端子TC の電位V
C が図4に示された端子TBの電位Vb に等しくなった
時に非反転、反転出力の同相電圧が高位及び低位電源端
子2,3の中点電位になるように設計されている。一
方、図4に示す回路によって端子TC の電位VC は、V
C =(V+ −V- )−5+Vbになり(電源が0.5V
の時)、端子TC を図1における端子TC に接続するこ
とによって(V++V- )−5が零に等しくなるように
負帰還が働くことになる。即ち、非反転、反転出力電圧
の平均値(同相電圧)が2.5Vになる。この時の、同
相帰還利得は、差動利得と同じ程度に高くすることが可
能であり、通常80dB程度得られる。
子の同相電圧は、高位及び低位電源端子2,3の中点に
固定されているとしたが、この事は次に述べる同相帰還
によって実現される。図1に示された端子TC の電位V
C が図4に示された端子TBの電位Vb に等しくなった
時に非反転、反転出力の同相電圧が高位及び低位電源端
子2,3の中点電位になるように設計されている。一
方、図4に示す回路によって端子TC の電位VC は、V
C =(V+ −V- )−5+Vbになり(電源が0.5V
の時)、端子TC を図1における端子TC に接続するこ
とによって(V++V- )−5が零に等しくなるように
負帰還が働くことになる。即ち、非反転、反転出力電圧
の平均値(同相電圧)が2.5Vになる。この時の、同
相帰還利得は、差動利得と同じ程度に高くすることが可
能であり、通常80dB程度得られる。
【0013】次に、本発明の第2の実施例について説明
する。図2は、本発明の第2の実施例の回路図である。
図2を参照すると、NMOSトランジスタN32,N35の
ゲートには非反転入力端子IN+ が、NMOSトランジ
スタN33,N34のゲートには反転入力端子IN- が接続
されている。また、駆動段はPMOSトランジスタ
P38,P37,P36,P35及びNMOSトランジスタ
N39,N38,N37,N36で構成されている。なお、PM
OSトランジスタP39,P40及び容量素子C1 、C2 で
位相補償回路を構成している。
する。図2は、本発明の第2の実施例の回路図である。
図2を参照すると、NMOSトランジスタN32,N35の
ゲートには非反転入力端子IN+ が、NMOSトランジ
スタN33,N34のゲートには反転入力端子IN- が接続
されている。また、駆動段はPMOSトランジスタ
P38,P37,P36,P35及びNMOSトランジスタ
N39,N38,N37,N36で構成されている。なお、PM
OSトランジスタP39,P40及び容量素子C1 、C2 で
位相補償回路を構成している。
【0014】以下に動作を説明する。まず、非反転入力
端子OUT+ の電位が反転入力端子OUT- の電位に比
較して高くなった場合、NMOSトランジスタN32,N
35に流れる電流は、NMOSトランジスタN33,N34に
流れる電流に比較して増加する。従って、PMOSトラ
ンジスタP32,P34の共通ゲート端子の電位は下がる
が、一方、前述のようにPMOSトランジスタP34に流
れる電流は増加している。(NMOSトランジスタN35
に流れる電流と同じ)ので、そのドレイン電位は低くな
る。従って、この電圧出力点Xの電位を初段出力として
駆動段の入力にすることによって駆動段出力端子OUT
+ の電位は高くなる。この時同時に、初段電圧出力点Y
の電位は高くなる。従って、PMOSトランジスタP37
に流れる電流は減少するが、NMOSトランジスタ
N38,N36による電流ミラー回路によってPMOSトラ
ンジスタP35に流れる電流は減少し、非反転出力端子O
UT+ の電圧を更に高くする効果がある。同様に、反転
出力端子OUT- の電位は低くなる。
端子OUT+ の電位が反転入力端子OUT- の電位に比
較して高くなった場合、NMOSトランジスタN32,N
35に流れる電流は、NMOSトランジスタN33,N34に
流れる電流に比較して増加する。従って、PMOSトラ
ンジスタP32,P34の共通ゲート端子の電位は下がる
が、一方、前述のようにPMOSトランジスタP34に流
れる電流は増加している。(NMOSトランジスタN35
に流れる電流と同じ)ので、そのドレイン電位は低くな
る。従って、この電圧出力点Xの電位を初段出力として
駆動段の入力にすることによって駆動段出力端子OUT
+ の電位は高くなる。この時同時に、初段電圧出力点Y
の電位は高くなる。従って、PMOSトランジスタP37
に流れる電流は減少するが、NMOSトランジスタ
N38,N36による電流ミラー回路によってPMOSトラ
ンジスタP35に流れる電流は減少し、非反転出力端子O
UT+ の電圧を更に高くする効果がある。同様に、反転
出力端子OUT- の電位は低くなる。
【0015】逆に、非反転入力端子IN+ の電位が反転
入力端子IN- の電位に比較して低くなった場合、NM
OSトランジスタN33,N35に流れる電流は、NMOS
トランジスタN33,N34に流れる電流に比較して減少す
る。従って、PMOSトランジスタP32,P34の共通ゲ
ート端子の電位は下がるが、一方、前述のようにPMO
SトランジスタP34に流れる電流は減少している(NM
OSトランジスタN35に流れる電流と同じ)ためそのド
レイン電位は高くなる。従って、この電圧出力点Xの電
位を初段出力として駆動段の入力にすることによって駆
動段出力端子OUT+ の電位は低くなる。この時同時
に、初段電圧出力点Yの電位は低くなる。従って、PM
OSトランジスタP37に流れる電流は増加するが、NM
OSトランジスタN38,N36による電流ミラー回路によ
ってPMOSトランジスタP35に流れる電流は増加し、
非反転出力端子OUT+ の電圧を更に低くする効果があ
る。また、同様に反転出力端子OUT- の電位は高くな
る。
入力端子IN- の電位に比較して低くなった場合、NM
OSトランジスタN33,N35に流れる電流は、NMOS
トランジスタN33,N34に流れる電流に比較して減少す
る。従って、PMOSトランジスタP32,P34の共通ゲ
ート端子の電位は下がるが、一方、前述のようにPMO
SトランジスタP34に流れる電流は減少している(NM
OSトランジスタN35に流れる電流と同じ)ためそのド
レイン電位は高くなる。従って、この電圧出力点Xの電
位を初段出力として駆動段の入力にすることによって駆
動段出力端子OUT+ の電位は低くなる。この時同時
に、初段電圧出力点Yの電位は低くなる。従って、PM
OSトランジスタP37に流れる電流は増加するが、NM
OSトランジスタN38,N36による電流ミラー回路によ
ってPMOSトランジスタP35に流れる電流は増加し、
非反転出力端子OUT+ の電圧を更に低くする効果があ
る。また、同様に反転出力端子OUT- の電位は高くな
る。
【0016】
【発明の効果】以上説明したように、本発明は差動演算
増幅器の出力端子の立ち上がり時間と立ち下がり時間と
を同程度に設計できると同時に、同相利得を高くするこ
とができる。また、GB積を大きく設計した場合におい
ても直流利得を80dB程度と大きくする事が可能にな
る。
増幅器の出力端子の立ち上がり時間と立ち下がり時間と
を同程度に設計できると同時に、同相利得を高くするこ
とができる。また、GB積を大きく設計した場合におい
ても直流利得を80dB程度と大きくする事が可能にな
る。
【図1】本発明の第1の実施例の回路図である。
【図2】本発明の第2の演算増幅器の回路図である。
【図3】従来の演算増幅器の一例の回路図である。
【図4】演算増幅器における同相帰還を説明するための
模式的回路図である。
模式的回路図である。
1 定電流源 2 高位電源端子 3 低位電源端子
Claims (1)
- 【請求項1】 初段および駆動段の2段により構成され
た演算増幅器において、 初段増幅部は、第1の電源端子に一端が接続された第1
の定電流源と、 前記第1の電源端子にソースが接続された第1の第1導
電型電界効果トランジスタと、 前記第1の第1導電型電界効果トランジスタのドレイン
に各々ソースが接続された第2及び第3の第1導電型電
界効果トランジスタと、 前記第1の定電流源の他端にソースが接続された第4及
び第5の第1導電型電界効果トランジスタと、 前記第2の第1導電型電界効果トランジスタのドレイン
にドレイン及びゲートが、第2の電源端子にソースが各
々接続された第1の第2導電型電界効果トランジスタ
と、 前記第3の第1導電型電界効果トランジスタのドレイン
にドレイン及びゲートが、前記第2の電源端子にソース
が各々接続された第2の第2導電型電界効果トランジス
タと、 前記第4の第1導電型電界効果トランジスタのドレイン
にドレインが、前記第1の第2導電型電界効果トランジ
スタのドレイン,ゲートの共通接続端子にゲートが、前
記第2の電源端子にソースが各々接続された第3の第2
導電型電界効果トランジスタと、 前記第5の第1導電型電界効果トランジスタのドレイン
にドレインが、前記第2の第2導電型電界効果トランジ
スタのドレイン,ゲートの共通接続端子にゲートが、前
記第2の電源端子にソースが各々接続された第4の第2
導電型電界効果トランジスタとで構成され、 駆動段は、前記第4の第2導電型電界効果トランジスタ
のドレインにゲートが、前記第2の電源端子にソースが
接続された第5の第2導電型電界効果トランジスタと、 前記第3の第2導電型電界効果トランジスタのドレイン
にゲートが、前記第2の電源端子にソースが接続された
第6の第2導電型電界効果トランジスタと、 前記第5の第2導電型電界効果トランジスタのドレイン
にドレインが、前記第1の電源端子にソースが接続され
た第6の第1導電型電界効果トランジスタと、 前記第6の第2導電型電界効果トランジスタのドレイン
にドレインが、前記第1の電源端子にソースが接続され
た第7の第1導電型電界効果トランジスタと、 前記第4の第1導電型電界効果トランジスタのドレイン
と前記第3の第2導電型電界効果トランジスタのドレイ
ンとの共通接続端子にゲートが、前記第2の電源端子に
ソースが接続された第7の第2導電型電界効果トランジ
スタと、 前記第5の第1導電型電界効果トランジスタのドレイン
と前記第4の第2導電型電界効果トランジスタのドレイ
ンとの共通接続端子にゲートが、前記第2の電源端子に
ソースが接続された第8の第2導電型電界効果トランジ
スタと、 前記第7の第2導電型電界効果トランジスタのドレイン
にドレインとゲートが、前記第1の電源端子にソースが
接続された第8の第1導電型電界効果トランジスタと、 前記第8の第2導電型電界効果トランジスタのドレイン
にドレインとゲートが、前記第1の電源端子にソースが
接続された第9の第1導電型電界効果トランジスタとで
構成され前記第2及び前記第5の第1導電型電界効果ト
ランジスタのゲートを非反転入力端子とし、前記第3及
び第4の第1導電型電界効果トランジスタのゲートを反
転入力端子とし、前記第6の第2導電型電界効果トラン
ジスタのドレインと前記第7の第1導電型電界効果トラ
ンジスタのドレインとの共通接続点を反転出力端子と
し、前記第5の第2導電型トランジスタのドレインと前
記第6の第1導電型電界効果トランジスタのドレインと
の共通接続点を非反転出力端子とし、 前記非反転出力端子に現われる電圧と前記反転出力端子
に現われる電圧との平均を発生する回路と、前記回路の
出力端子と前記第1の第1導電型電界効果トランジスタ
のゲートとの帰還接続とを有する事を特徴とする演算増
幅器。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP4075036A JPH05283950A (ja) | 1992-03-31 | 1992-03-31 | 演算増幅器 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP4075036A JPH05283950A (ja) | 1992-03-31 | 1992-03-31 | 演算増幅器 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH05283950A true JPH05283950A (ja) | 1993-10-29 |
Family
ID=13564576
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP4075036A Pending JPH05283950A (ja) | 1992-03-31 | 1992-03-31 | 演算増幅器 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH05283950A (ja) |
Cited By (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2008295093A (ja) * | 2004-04-02 | 2008-12-04 | Fujitsu Microelectronics Ltd | 差動増幅器 |
WO2013164088A2 (de) * | 2012-05-03 | 2013-11-07 | Universität Stuttgart | Schaltungsanordnung mit abstimmbarer transkonduktanz |
JPWO2020129184A1 (ja) * | 2018-12-19 | 2021-11-04 | 三菱電機株式会社 | Ab級アンプおよびオペアンプ |
-
1992
- 1992-03-31 JP JP4075036A patent/JPH05283950A/ja active Pending
Cited By (5)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2008295093A (ja) * | 2004-04-02 | 2008-12-04 | Fujitsu Microelectronics Ltd | 差動増幅器 |
WO2013164088A2 (de) * | 2012-05-03 | 2013-11-07 | Universität Stuttgart | Schaltungsanordnung mit abstimmbarer transkonduktanz |
WO2013164088A3 (de) * | 2012-05-03 | 2014-02-13 | Universität Stuttgart | Schaltungsanordnung mit abstimmbarer transkonduktanz |
JPWO2020129184A1 (ja) * | 2018-12-19 | 2021-11-04 | 三菱電機株式会社 | Ab級アンプおよびオペアンプ |
US11811373B2 (en) | 2018-12-19 | 2023-11-07 | Mitsubishi Electric Corporation | Class AB amplifier and operational amplifier |
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Legal Events
Date | Code | Title | Description |
---|---|---|---|
A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 19981027 |