JPH05283950A - 演算増幅器 - Google Patents
演算増幅器Info
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- JPH05283950A JPH05283950A JP4075036A JP7503692A JPH05283950A JP H05283950 A JPH05283950 A JP H05283950A JP 4075036 A JP4075036 A JP 4075036A JP 7503692 A JP7503692 A JP 7503692A JP H05283950 A JPH05283950 A JP H05283950A
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Abstract
(57)【要約】
【目的】直流利得および同相帰還利得が高く、出力電圧
の立ち上がり、立ち下がり時間を同程度に早くできる演
算増幅器。 【構成】ＰＭＯＳトランジスタＰ2 〜Ｐ5 およびＮＭＯ
ＳトランジスタＮ1 〜Ｎ4 で構成される初段と、ＰＭＯ
ＳトランジスタＰ6 〜Ｐ9 およびＮＭＯＳトランジスタ
Ｎ5 〜Ｎ8 で構成される駆動段と、ＮＭＯＳトランジス
タＮ9 ，Ｎ10及び容量素子Ｃ1 、Ｃ2 で構成される位相
補償回路とにより構成される。駆動段は、ＮＭＯＳトラ
ンジスタＮ8 ，Ｎ7 およびＰＭＯＳトランジスタＰ6 〜
Ｐ9 並びにＮＭＯＳトランジスタＮ5 ，Ｎ6 によるプッ
シュプルである。
の立ち上がり、立ち下がり時間を同程度に早くできる演
算増幅器。 【構成】ＰＭＯＳトランジスタＰ2 〜Ｐ5 およびＮＭＯ
ＳトランジスタＮ1 〜Ｎ4 で構成される初段と、ＰＭＯ
ＳトランジスタＰ6 〜Ｐ9 およびＮＭＯＳトランジスタ
Ｎ5 〜Ｎ8 で構成される駆動段と、ＮＭＯＳトランジス
タＮ9 ，Ｎ10及び容量素子Ｃ1 、Ｃ2 で構成される位相
補償回路とにより構成される。駆動段は、ＮＭＯＳトラ
ンジスタＮ8 ，Ｎ7 およびＰＭＯＳトランジスタＰ6 〜
Ｐ9 並びにＮＭＯＳトランジスタＮ5 ，Ｎ6 によるプッ
シュプルである。
Description
【０００１】
【産業上の利用分野】本発明は演算増幅器に関し、特に
広帯域の場合でも高い直流利得を有し同相帰還の利得が
高い全差動演算増幅器に関する。
広帯域の場合でも高い直流利得を有し同相帰還の利得が
高い全差動演算増幅器に関する。
【０００２】
【従来の技術】従来の初段及び駆動段より成る全差動演
算増幅器の初段は、例えば図３に示すように、定電流源
１と、定電流源１にソースが各々接続され入力段ペアト
ランジスタを構成するＰチャネル型ＭＯＳ電界効果トラ
ンジスタ（以後、ＰＭＯＳトランジスタと記す）Ｐ41，
Ｐ42と、ＰＭＯＳトランジスタＰ41，Ｐ42のドレイン側
に接続された負荷となるＮチャネル型ＭＯＳトランジス
タ（以後、ＮＭＯＳトランジスタと記す）Ｎ41，Ｎ42と
で構成され、駆動段は、ＰＭＯＳトランジスタＰ43，Ｐ
44とＰＭＯＳトランジスタＰ43，Ｐ44にドレインが各々
接続されたＮＭＯＳトランジスタＮ43，Ｎ44とによって
構成される。又、非反転、反転出力の同相電圧を一定に
保つための同相帰還は、非反転、反転出力電圧の平均を
発生する回路と（別途、図４に示す）、その出力をＰＭ
ＯＳトランジスタＰ43，Ｐ44のゲートに接続する帰還ル
ープによって構成される。
算増幅器の初段は、例えば図３に示すように、定電流源
１と、定電流源１にソースが各々接続され入力段ペアト
ランジスタを構成するＰチャネル型ＭＯＳ電界効果トラ
ンジスタ（以後、ＰＭＯＳトランジスタと記す）Ｐ41，
Ｐ42と、ＰＭＯＳトランジスタＰ41，Ｐ42のドレイン側
に接続された負荷となるＮチャネル型ＭＯＳトランジス
タ（以後、ＮＭＯＳトランジスタと記す）Ｎ41，Ｎ42と
で構成され、駆動段は、ＰＭＯＳトランジスタＰ43，Ｐ
44とＰＭＯＳトランジスタＰ43，Ｐ44にドレインが各々
接続されたＮＭＯＳトランジスタＮ43，Ｎ44とによって
構成される。又、非反転、反転出力の同相電圧を一定に
保つための同相帰還は、非反転、反転出力電圧の平均を
発生する回路と（別途、図４に示す）、その出力をＰＭ
ＯＳトランジスタＰ43，Ｐ44のゲートに接続する帰還ル
ープによって構成される。
【０００３】非反転入力端子（ＩＮ+ ）の電圧が反転入
力端子（ＩＮ- ）に対して高くなった場合、ＮＭＯＳト
ランジスタＮ42に流れる電流はＮＭＯＳトランジスタＮ
41に流れる電流に比較して減少する。従って、ＮＭＯＳ
トランジスタＮ44のゲート電圧はＮＭＯＳトランジスタ
Ｎ43のゲート電圧に比較して低くなり、非反転出力端子
電圧Ｖ+ は反転出力電圧Ｖ- に比較して高くなる。
力端子（ＩＮ- ）に対して高くなった場合、ＮＭＯＳト
ランジスタＮ42に流れる電流はＮＭＯＳトランジスタＮ
41に流れる電流に比較して減少する。従って、ＮＭＯＳ
トランジスタＮ44のゲート電圧はＮＭＯＳトランジスタ
Ｎ43のゲート電圧に比較して低くなり、非反転出力端子
電圧Ｖ+ は反転出力電圧Ｖ- に比較して高くなる。
【０００４】以上の説明において、非反転、反転出力端
子の同相電圧は、高位及び低位電源端子２，３の中点に
固定されているとしたが、この事は次に述べる同相帰還
によって実現される。図３に示された端子ＴC （ＰＭＯ
ＳトランジスタＰ43，Ｐ44のゲート）の電位ＶC が図４
に示された端子ＴB の電位Ｖb の電位に等しくなった時
に非反転、反転出力の同相電圧が高位及び低位電源端子
２，３の中点電位になるように設計されている。一方、
図４に示す回路によって、端子ＴC の電位ＶCはＶC ＝
（Ｖ+ ＋Ｖ- ）−５＋Ｖb になり（但し、電源が０，５
Ｖの時）端子ＴC を図３における端子ＴC に接続するこ
とによって、（Ｖ+ ＋Ｖ- ）−５が零に等しくなるよう
に負帰還が働くように電位Ｖb を設定することができ
る。即ち、非反転、反転出力電圧の平均値（同相電圧）
が２．５Ｖになるようにすることが可能になる。
子の同相電圧は、高位及び低位電源端子２，３の中点に
固定されているとしたが、この事は次に述べる同相帰還
によって実現される。図３に示された端子ＴC （ＰＭＯ
ＳトランジスタＰ43，Ｐ44のゲート）の電位ＶC が図４
に示された端子ＴB の電位Ｖb の電位に等しくなった時
に非反転、反転出力の同相電圧が高位及び低位電源端子
２，３の中点電位になるように設計されている。一方、
図４に示す回路によって、端子ＴC の電位ＶCはＶC ＝
（Ｖ+ ＋Ｖ- ）−５＋Ｖb になり（但し、電源が０，５
Ｖの時）端子ＴC を図３における端子ＴC に接続するこ
とによって、（Ｖ+ ＋Ｖ- ）−５が零に等しくなるよう
に負帰還が働くように電位Ｖb を設定することができ
る。即ち、非反転、反転出力電圧の平均値（同相電圧）
が２．５Ｖになるようにすることが可能になる。
【０００５】
【発明が解決しようとする課題】図３の従来の演算増幅
器では、非反転、反転出力端子の同相電圧を一定に保つ
働きを有する同相帰還回路の帰還利得が、ＰＭＯＳトラ
ンジスタＰ43，Ｐ44及びＮＭＯＳトランジスタＮ43，Ｎ
44によって構成されるインバータ回路の利得だけで決ま
り、高くても２０ｄＢ程度にとどまると言う欠点があっ
た。
器では、非反転、反転出力端子の同相電圧を一定に保つ
働きを有する同相帰還回路の帰還利得が、ＰＭＯＳトラ
ンジスタＰ43，Ｐ44及びＮＭＯＳトランジスタＮ43，Ｎ
44によって構成されるインバータ回路の利得だけで決ま
り、高くても２０ｄＢ程度にとどまると言う欠点があっ
た。
【０００６】また、特に容量素子を負荷にする場合、出
力端子の立ち下がりＰＭＯＳトランジスタの相互コンダ
クタンスによって制限され遅くなると言う欠点があっ
た。
力端子の立ち下がりＰＭＯＳトランジスタの相互コンダ
クタンスによって制限され遅くなると言う欠点があっ
た。
【０００７】更に、初段の直流利得がＰＭＯＴトランジ
スタＰ41，Ｐ42の相互コンダクタンスと主としてＮＭＯ
ＳトランジスタＮ41，Ｎ42によって決まる初段出力抵抗
の積とによって決まり、特にＧＢ積を大きくするために
初段電流を増やすことによって１／２乗に逆比例して小
さくなると言う欠点があった。
スタＰ41，Ｐ42の相互コンダクタンスと主としてＮＭＯ
ＳトランジスタＮ41，Ｎ42によって決まる初段出力抵抗
の積とによって決まり、特にＧＢ積を大きくするために
初段電流を増やすことによって１／２乗に逆比例して小
さくなると言う欠点があった。
【０００８】
【課題を解決するための手段】本発明の演算増幅器は、
初段および駆動段の２段により構成された演算増幅器に
おいて、初段増幅部は、第１の電源端子に一端が接続さ
れた第１の定電流源と、前記第１の電源端子にソースが
接続された第１の第１導電型電界効果トランジスタと、
前記第１の第１導電型電界効果トランジスタのドレイン
に各々ソースが接続された第２及び第３の第１導電型電
界効果トランジスタと、前記第１の定電流源の他端にソ
ースが接続された第４及び第５の第１導電型電界効果ト
ランジスタと、前記第２の第１導電型電界効果トランジ
スタのドレインにドレイン及びゲートが、第２の電源端
子にソースが各々接続された第１の第２導電型電界効果
トランジスタと、前記第３の第１導電型電界効果トラン
ジスタのドレインにドレイン及びゲートが、前記第２の
電源端子にソースが各々接続された第２の第２導電型電
界効果トランジスタと、前記第４の第１導電型電界効果
トランジスタのドレインにドレインが、前記第１の第２
導電型電界効果トランジスタのドレイン，ゲートの共通
接続端子にゲートが、前記第２の電源端子にソースが各
々接続された第３の第２導電型電界効果トランジスタ
と、前記第５の第１導電型電界効果トランジスタのドレ
インにドレインが、前記第２の第２導電型電界効果トラ
ンジスタのドレイン，ゲートの共通接続端子にゲート
が、前記第２の電源端子にソースが各々接続された第４
の第２導電型電界効果トランジスタとで構成され、駆動
段は、前記第４の第２導電型電界効果トランジスタのド
レインにゲートが、前記第２の電源端子にソースが接続
された第５の第２導電型電界効果トランジスタと、前記
第３の第２導電型電界効果トランジスタのドレインにゲ
ートが、前記第２の電源端子にソースが接続された第６
の第２導電型電界効果トランジスタと、前記第５の第２
導電型電界効果トランジスタのドレインにドレインが、
前記第１の電源端子にソースが接続された第６の第１導
電型電界効果トランジスタと、前記第６の第２導電型電
界効果トランジスタのドレインにドレインが、前記第１
の電源端子にソースが接続された第７の第１導電型電界
効果トランジスタと、前記第４の第１導電型電界効果ト
ランジスタのドレインと前記第３の第２導電型電界効果
トランジスタのドレインとの共通接続端子にゲートが、
前記第２の電源端子にソースが接続された第７の第２導
電型電界効果トランジスタと、前記第５の第１導電型電
界効果トランジスタのドレインと前記第４の第２導電型
電界効果トランジスタのドレインとの共通接続端子にゲ
ートが、前記第２の電源端子にソースが接続された第８
の第２導電型電界効果トランジスタと、前記第７の第２
導電型電界効果トランジスタのドレインにドレインとゲ
ートが、前記第１の電源端子にソースが接続された第８
の第１導電型電界効果トランジスタと、前記第８の第２
導電型電界効果トランジスタのドレインにドレインとゲ
ートが、前記第１の電源端子にソースが接続された第９
の第１導電型電界効果トランジスタとで構成され前記第
２及び前記第５の第１導電型電界効果トランジスタのゲ
ートを非反転入力端子とし、前記第３及び第４の第１導
電型電界効果トランジスタのゲートを反転入力端子と
し、前記第６の第２導電型電界効果トランジスタのドレ
インと前記第７の第１導電型電界効果トランジスタのド
レインとの共通接続点を反転出力端子とし、前記第５の
第２導電型トランジスタのドレインと前記第６の第１導
電型電界効果トランジスタのドレインとの共通接続点を
非反転出力端子とし、前記非反転出力端子に現われる電
圧と前記反転出力端子に現われる電圧との平均を発生す
る回路と、前記回路の出力端子と前記第１の第１導電型
電界効果トランジスタのゲートとの帰還接続とを有する
事を特徴としている。
初段および駆動段の２段により構成された演算増幅器に
おいて、初段増幅部は、第１の電源端子に一端が接続さ
れた第１の定電流源と、前記第１の電源端子にソースが
接続された第１の第１導電型電界効果トランジスタと、
前記第１の第１導電型電界効果トランジスタのドレイン
に各々ソースが接続された第２及び第３の第１導電型電
界効果トランジスタと、前記第１の定電流源の他端にソ
ースが接続された第４及び第５の第１導電型電界効果ト
ランジスタと、前記第２の第１導電型電界効果トランジ
スタのドレインにドレイン及びゲートが、第２の電源端
子にソースが各々接続された第１の第２導電型電界効果
トランジスタと、前記第３の第１導電型電界効果トラン
ジスタのドレインにドレイン及びゲートが、前記第２の
電源端子にソースが各々接続された第２の第２導電型電
界効果トランジスタと、前記第４の第１導電型電界効果
トランジスタのドレインにドレインが、前記第１の第２
導電型電界効果トランジスタのドレイン，ゲートの共通
接続端子にゲートが、前記第２の電源端子にソースが各
々接続された第３の第２導電型電界効果トランジスタ
と、前記第５の第１導電型電界効果トランジスタのドレ
インにドレインが、前記第２の第２導電型電界効果トラ
ンジスタのドレイン，ゲートの共通接続端子にゲート
が、前記第２の電源端子にソースが各々接続された第４
の第２導電型電界効果トランジスタとで構成され、駆動
段は、前記第４の第２導電型電界効果トランジスタのド
レインにゲートが、前記第２の電源端子にソースが接続
された第５の第２導電型電界効果トランジスタと、前記
第３の第２導電型電界効果トランジスタのドレインにゲ
ートが、前記第２の電源端子にソースが接続された第６
の第２導電型電界効果トランジスタと、前記第５の第２
導電型電界効果トランジスタのドレインにドレインが、
前記第１の電源端子にソースが接続された第６の第１導
電型電界効果トランジスタと、前記第６の第２導電型電
界効果トランジスタのドレインにドレインが、前記第１
の電源端子にソースが接続された第７の第１導電型電界
効果トランジスタと、前記第４の第１導電型電界効果ト
ランジスタのドレインと前記第３の第２導電型電界効果
トランジスタのドレインとの共通接続端子にゲートが、
前記第２の電源端子にソースが接続された第７の第２導
電型電界効果トランジスタと、前記第５の第１導電型電
界効果トランジスタのドレインと前記第４の第２導電型
電界効果トランジスタのドレインとの共通接続端子にゲ
ートが、前記第２の電源端子にソースが接続された第８
の第２導電型電界効果トランジスタと、前記第７の第２
導電型電界効果トランジスタのドレインにドレインとゲ
ートが、前記第１の電源端子にソースが接続された第８
の第１導電型電界効果トランジスタと、前記第８の第２
導電型電界効果トランジスタのドレインにドレインとゲ
ートが、前記第１の電源端子にソースが接続された第９
の第１導電型電界効果トランジスタとで構成され前記第
２及び前記第５の第１導電型電界効果トランジスタのゲ
ートを非反転入力端子とし、前記第３及び第４の第１導
電型電界効果トランジスタのゲートを反転入力端子と
し、前記第６の第２導電型電界効果トランジスタのドレ
インと前記第７の第１導電型電界効果トランジスタのド
レインとの共通接続点を反転出力端子とし、前記第５の
第２導電型トランジスタのドレインと前記第６の第１導
電型電界効果トランジスタのドレインとの共通接続点を
非反転出力端子とし、前記非反転出力端子に現われる電
圧と前記反転出力端子に現われる電圧との平均を発生す
る回路と、前記回路の出力端子と前記第１の第１導電型
電界効果トランジスタのゲートとの帰還接続とを有する
事を特徴としている。
【０００９】
【実施例】次に本発明の好適な実施例について図面を参
照して説明する。図１は、本発明の第１の実施例の回路
図である。図１を参照すると、ＰＭＯＳトランジスタＰ
2，Ｐ5 のゲートには非反転入力端子ＩＮ+ が、ＰＭＯ
ＳトランジスタＰ3 ，Ｐ4のゲートには反転入力端子Ｉ
Ｎ- が接続されている。また、駆動段は、ＮＭＯＳトラ
ンジスタＮ8 ，Ｎ7 ，Ｎ6 ，Ｎ5 及びＰＭＯＳトランジ
スタＰ9 ，Ｐ8 ，Ｐ7 ，Ｐ6 とで構成されている。ま
た、ＰＭＯＳトランジスタＰ1 は定電流源として動作す
る。なお、ＮＭＯＳトランジスタＮ9 ，Ｎ10及び容量素
子Ｃ1 ，Ｃ2 で位相補償回路を構成している。又、図４
は、非反転、反転出力電圧の平均を出力する回路で、Ｃ
B1，ＣB2，ＣC1，ＣC1並びにスイッチＳＷ1 〜ＳＷ3 で
構成されている。
照して説明する。図１は、本発明の第１の実施例の回路
図である。図１を参照すると、ＰＭＯＳトランジスタＰ
2，Ｐ5 のゲートには非反転入力端子ＩＮ+ が、ＰＭＯ
ＳトランジスタＰ3 ，Ｐ4のゲートには反転入力端子Ｉ
Ｎ- が接続されている。また、駆動段は、ＮＭＯＳトラ
ンジスタＮ8 ，Ｎ7 ，Ｎ6 ，Ｎ5 及びＰＭＯＳトランジ
スタＰ9 ，Ｐ8 ，Ｐ7 ，Ｐ6 とで構成されている。ま
た、ＰＭＯＳトランジスタＰ1 は定電流源として動作す
る。なお、ＮＭＯＳトランジスタＮ9 ，Ｎ10及び容量素
子Ｃ1 ，Ｃ2 で位相補償回路を構成している。又、図４
は、非反転、反転出力電圧の平均を出力する回路で、Ｃ
B1，ＣB2，ＣC1，ＣC1並びにスイッチＳＷ1 〜ＳＷ3 で
構成されている。
【００１０】以下に、図１および図４を参照して動作を
説明する。まず、非反転入力端子ＩＮ+ の電位が反転入
力端子ＩＮ- の電位に比較して高くなった場合、ＰＭＯ
ＳトランジスタＰ2 ，Ｐ5 に流れる電流は、ＰＭＯＳト
ランジスタＰ3 ，Ｐ4 に流れる電流に比較して減少す
る。従って、ＮＭＯＳトランジスタＮ2 ，Ｎ4 の共通ゲ
ート端子の電位は上がり、ＮＭＯＳトランジスタＮ1 ，
Ｎ3 の共通ゲート端子の電位は下がる。一方、前述のよ
うにＮＭＯＳトランジスタＮ4 に流れる電流は減少し
（ＰＭＯＳトランジスタＰ5 に流れる電流と同じ）、Ｎ
ＭＯＳトランジスタＮ3 に流れる電流は増加する（ＰＭ
ＯＳトランジスタＰ4 に流れる電流と同じ）。従って、
初段の電圧出力点Ｘの電位は低くなり、非反転出力端子
ＯＵＴ+ の電圧は高くなる。この時同時に、初段の電圧
出力点Ｙの電位は低くなる。従って、ＮＭＯＳトランジ
スタＮ7 に流れる電流は減少するが、ＰＭＯＳトランジ
スタＰ8 ，Ｐ6 による電流ミラー回路によってＮＭＯＳ
トランジスタＮ5 に流れる電流は減少し、非反転出力端
子ＯＵＴ+ の電圧を更に高くする効果がある。また、同
様に反転出力端子ＯＵＴ- の電位は低くなる。
説明する。まず、非反転入力端子ＩＮ+ の電位が反転入
力端子ＩＮ- の電位に比較して高くなった場合、ＰＭＯ
ＳトランジスタＰ2 ，Ｐ5 に流れる電流は、ＰＭＯＳト
ランジスタＰ3 ，Ｐ4 に流れる電流に比較して減少す
る。従って、ＮＭＯＳトランジスタＮ2 ，Ｎ4 の共通ゲ
ート端子の電位は上がり、ＮＭＯＳトランジスタＮ1 ，
Ｎ3 の共通ゲート端子の電位は下がる。一方、前述のよ
うにＮＭＯＳトランジスタＮ4 に流れる電流は減少し
（ＰＭＯＳトランジスタＰ5 に流れる電流と同じ）、Ｎ
ＭＯＳトランジスタＮ3 に流れる電流は増加する（ＰＭ
ＯＳトランジスタＰ4 に流れる電流と同じ）。従って、
初段の電圧出力点Ｘの電位は低くなり、非反転出力端子
ＯＵＴ+ の電圧は高くなる。この時同時に、初段の電圧
出力点Ｙの電位は低くなる。従って、ＮＭＯＳトランジ
スタＮ7 に流れる電流は減少するが、ＰＭＯＳトランジ
スタＰ8 ，Ｐ6 による電流ミラー回路によってＮＭＯＳ
トランジスタＮ5 に流れる電流は減少し、非反転出力端
子ＯＵＴ+ の電圧を更に高くする効果がある。また、同
様に反転出力端子ＯＵＴ- の電位は低くなる。
【００１１】逆に、非反転入力端子ＩＮ+ の電位が反転
入力端子ＩＮ- の電位に比較して低くなった場合、ＰＭ
ＯＳトランジスタＰ2 ，Ｐ5 に流れる電流は、ＰＭＯＳ
トランジスタＰ3 ，Ｐ4 に流れる電流に比較して増加す
る。従って、ＮＭＯＳトランジスタＮ2 ，Ｎ4 の共通ゲ
ート端子の電位は下がり、ＮＭＯＳトランジスタＮ1，
Ｎ3 の共通ゲート端子の電位は上がる。一方、前述のよ
うにＮＭＯＳトランジスタＮ4 に流れる電流は増加し
（ＰＭＯＳトランジスタＰ5 に流れる電流と同じ）、Ｎ
ＭＯＳトランジスタＮ3 に流れる電流は減少する（ＰＭ
ＯＳトランジスタＰ4 に流れる電流と同じ）。従って、
初段の電圧出力点Ｘの電位は高くなり、非反転出力端子
ＯＵＴ+ の電圧は低くなる。この時同時に、初段電圧出
力点Ｙの電位は高くなる。従って、ＮＭＯＳトランジス
タＮ7 に流れる電流は増加するが、ＰＭＯＳトランジス
タＰ8 ，Ｐ6 による電流ミラー回路によってＮＭＯＳト
ランジスタＮ5 に流れる電流は増加し、非反転出力端子
ＯＵＴ+ の電圧を更に低くする効果がある。また、同様
に反転出力端子ＯＵＴ- の電位は高くなる。
入力端子ＩＮ- の電位に比較して低くなった場合、ＰＭ
ＯＳトランジスタＰ2 ，Ｐ5 に流れる電流は、ＰＭＯＳ
トランジスタＰ3 ，Ｐ4 に流れる電流に比較して増加す
る。従って、ＮＭＯＳトランジスタＮ2 ，Ｎ4 の共通ゲ
ート端子の電位は下がり、ＮＭＯＳトランジスタＮ1，
Ｎ3 の共通ゲート端子の電位は上がる。一方、前述のよ
うにＮＭＯＳトランジスタＮ4 に流れる電流は増加し
（ＰＭＯＳトランジスタＰ5 に流れる電流と同じ）、Ｎ
ＭＯＳトランジスタＮ3 に流れる電流は減少する（ＰＭ
ＯＳトランジスタＰ4 に流れる電流と同じ）。従って、
初段の電圧出力点Ｘの電位は高くなり、非反転出力端子
ＯＵＴ+ の電圧は低くなる。この時同時に、初段電圧出
力点Ｙの電位は高くなる。従って、ＮＭＯＳトランジス
タＮ7 に流れる電流は増加するが、ＰＭＯＳトランジス
タＰ8 ，Ｐ6 による電流ミラー回路によってＮＭＯＳト
ランジスタＮ5 に流れる電流は増加し、非反転出力端子
ＯＵＴ+ の電圧を更に低くする効果がある。また、同様
に反転出力端子ＯＵＴ- の電位は高くなる。
【００１２】以上の説明において、非反転、反転出力端
子の同相電圧は、高位及び低位電源端子２，３の中点に
固定されているとしたが、この事は次に述べる同相帰還
によって実現される。図１に示された端子ＴC の電位Ｖ
C が図４に示された端子ＴBの電位Ｖb に等しくなった
時に非反転、反転出力の同相電圧が高位及び低位電源端
子２，３の中点電位になるように設計されている。一
方、図４に示す回路によって端子ＴC の電位ＶC は、Ｖ
C ＝（Ｖ+ −Ｖ- ）−５＋Ｖｂになり（電源が０．５Ｖ
の時）、端子ＴC を図１における端子ＴC に接続するこ
とによって（Ｖ+＋Ｖ- ）−５が零に等しくなるように
負帰還が働くことになる。即ち、非反転、反転出力電圧
の平均値（同相電圧）が２．５Ｖになる。この時の、同
相帰還利得は、差動利得と同じ程度に高くすることが可
能であり、通常８０ｄＢ程度得られる。
子の同相電圧は、高位及び低位電源端子２，３の中点に
固定されているとしたが、この事は次に述べる同相帰還
によって実現される。図１に示された端子ＴC の電位Ｖ
C が図４に示された端子ＴBの電位Ｖb に等しくなった
時に非反転、反転出力の同相電圧が高位及び低位電源端
子２，３の中点電位になるように設計されている。一
方、図４に示す回路によって端子ＴC の電位ＶC は、Ｖ
C ＝（Ｖ+ −Ｖ- ）−５＋Ｖｂになり（電源が０．５Ｖ
の時）、端子ＴC を図１における端子ＴC に接続するこ
とによって（Ｖ+＋Ｖ- ）−５が零に等しくなるように
負帰還が働くことになる。即ち、非反転、反転出力電圧
の平均値（同相電圧）が２．５Ｖになる。この時の、同
相帰還利得は、差動利得と同じ程度に高くすることが可
能であり、通常８０ｄＢ程度得られる。
【００１３】次に、本発明の第２の実施例について説明
する。図２は、本発明の第２の実施例の回路図である。
図２を参照すると、ＮＭＯＳトランジスタＮ32，Ｎ35の
ゲートには非反転入力端子ＩＮ+ が、ＮＭＯＳトランジ
スタＮ33，Ｎ34のゲートには反転入力端子ＩＮ- が接続
されている。また、駆動段はＰＭＯＳトランジスタ
Ｐ38，Ｐ37，Ｐ36，Ｐ35及びＮＭＯＳトランジスタ
Ｎ39，Ｎ38，Ｎ37，Ｎ36で構成されている。なお、ＰＭ
ＯＳトランジスタＰ39，Ｐ40及び容量素子Ｃ1 、Ｃ2 で
位相補償回路を構成している。
する。図２は、本発明の第２の実施例の回路図である。
図２を参照すると、ＮＭＯＳトランジスタＮ32，Ｎ35の
ゲートには非反転入力端子ＩＮ+ が、ＮＭＯＳトランジ
スタＮ33，Ｎ34のゲートには反転入力端子ＩＮ- が接続
されている。また、駆動段はＰＭＯＳトランジスタ
Ｐ38，Ｐ37，Ｐ36，Ｐ35及びＮＭＯＳトランジスタ
Ｎ39，Ｎ38，Ｎ37，Ｎ36で構成されている。なお、ＰＭ
ＯＳトランジスタＰ39，Ｐ40及び容量素子Ｃ1 、Ｃ2 で
位相補償回路を構成している。
【００１４】以下に動作を説明する。まず、非反転入力
端子ＯＵＴ+ の電位が反転入力端子ＯＵＴ- の電位に比
較して高くなった場合、ＮＭＯＳトランジスタＮ32，Ｎ
35に流れる電流は、ＮＭＯＳトランジスタＮ33，Ｎ34に
流れる電流に比較して増加する。従って、ＰＭＯＳトラ
ンジスタＰ32，Ｐ34の共通ゲート端子の電位は下がる
が、一方、前述のようにＰＭＯＳトランジスタＰ34に流
れる電流は増加している。（ＮＭＯＳトランジスタＮ35
に流れる電流と同じ）ので、そのドレイン電位は低くな
る。従って、この電圧出力点Ｘの電位を初段出力として
駆動段の入力にすることによって駆動段出力端子ＯＵＴ
+ の電位は高くなる。この時同時に、初段電圧出力点Ｙ
の電位は高くなる。従って、ＰＭＯＳトランジスタＰ37
に流れる電流は減少するが、ＮＭＯＳトランジスタ
Ｎ38，Ｎ36による電流ミラー回路によってＰＭＯＳトラ
ンジスタＰ35に流れる電流は減少し、非反転出力端子Ｏ
ＵＴ+ の電圧を更に高くする効果がある。同様に、反転
出力端子ＯＵＴ- の電位は低くなる。
端子ＯＵＴ+ の電位が反転入力端子ＯＵＴ- の電位に比
較して高くなった場合、ＮＭＯＳトランジスタＮ32，Ｎ
35に流れる電流は、ＮＭＯＳトランジスタＮ33，Ｎ34に
流れる電流に比較して増加する。従って、ＰＭＯＳトラ
ンジスタＰ32，Ｐ34の共通ゲート端子の電位は下がる
が、一方、前述のようにＰＭＯＳトランジスタＰ34に流
れる電流は増加している。（ＮＭＯＳトランジスタＮ35
に流れる電流と同じ）ので、そのドレイン電位は低くな
る。従って、この電圧出力点Ｘの電位を初段出力として
駆動段の入力にすることによって駆動段出力端子ＯＵＴ
+ の電位は高くなる。この時同時に、初段電圧出力点Ｙ
の電位は高くなる。従って、ＰＭＯＳトランジスタＰ37
に流れる電流は減少するが、ＮＭＯＳトランジスタ
Ｎ38，Ｎ36による電流ミラー回路によってＰＭＯＳトラ
ンジスタＰ35に流れる電流は減少し、非反転出力端子Ｏ
ＵＴ+ の電圧を更に高くする効果がある。同様に、反転
出力端子ＯＵＴ- の電位は低くなる。
【００１５】逆に、非反転入力端子ＩＮ+ の電位が反転
入力端子ＩＮ- の電位に比較して低くなった場合、ＮＭ
ＯＳトランジスタＮ33，Ｎ35に流れる電流は、ＮＭＯＳ
トランジスタＮ33，Ｎ34に流れる電流に比較して減少す
る。従って、ＰＭＯＳトランジスタＰ32，Ｐ34の共通ゲ
ート端子の電位は下がるが、一方、前述のようにＰＭＯ
ＳトランジスタＰ34に流れる電流は減少している（ＮＭ
ＯＳトランジスタＮ35に流れる電流と同じ）ためそのド
レイン電位は高くなる。従って、この電圧出力点Ｘの電
位を初段出力として駆動段の入力にすることによって駆
動段出力端子ＯＵＴ+ の電位は低くなる。この時同時
に、初段電圧出力点Ｙの電位は低くなる。従って、ＰＭ
ＯＳトランジスタＰ37に流れる電流は増加するが、ＮＭ
ＯＳトランジスタＮ38，Ｎ36による電流ミラー回路によ
ってＰＭＯＳトランジスタＰ35に流れる電流は増加し、
非反転出力端子ＯＵＴ+ の電圧を更に低くする効果があ
る。また、同様に反転出力端子ＯＵＴ- の電位は高くな
る。
入力端子ＩＮ- の電位に比較して低くなった場合、ＮＭ
ＯＳトランジスタＮ33，Ｎ35に流れる電流は、ＮＭＯＳ
トランジスタＮ33，Ｎ34に流れる電流に比較して減少す
る。従って、ＰＭＯＳトランジスタＰ32，Ｐ34の共通ゲ
ート端子の電位は下がるが、一方、前述のようにＰＭＯ
ＳトランジスタＰ34に流れる電流は減少している（ＮＭ
ＯＳトランジスタＮ35に流れる電流と同じ）ためそのド
レイン電位は高くなる。従って、この電圧出力点Ｘの電
位を初段出力として駆動段の入力にすることによって駆
動段出力端子ＯＵＴ+ の電位は低くなる。この時同時
に、初段電圧出力点Ｙの電位は低くなる。従って、ＰＭ
ＯＳトランジスタＰ37に流れる電流は増加するが、ＮＭ
ＯＳトランジスタＮ38，Ｎ36による電流ミラー回路によ
ってＰＭＯＳトランジスタＰ35に流れる電流は増加し、
非反転出力端子ＯＵＴ+ の電圧を更に低くする効果があ
る。また、同様に反転出力端子ＯＵＴ- の電位は高くな
る。
【００１６】
【発明の効果】以上説明したように、本発明は差動演算
増幅器の出力端子の立ち上がり時間と立ち下がり時間と
を同程度に設計できると同時に、同相利得を高くするこ
とができる。また、ＧＢ積を大きく設計した場合におい
ても直流利得を８０ｄＢ程度と大きくする事が可能にな
る。
増幅器の出力端子の立ち上がり時間と立ち下がり時間と
を同程度に設計できると同時に、同相利得を高くするこ
とができる。また、ＧＢ積を大きく設計した場合におい
ても直流利得を８０ｄＢ程度と大きくする事が可能にな
る。
【図１】本発明の第１の実施例の回路図である。
【図２】本発明の第２の演算増幅器の回路図である。
【図３】従来の演算増幅器の一例の回路図である。
【図４】演算増幅器における同相帰還を説明するための
模式的回路図である。
模式的回路図である。
１ 定電流源 ２ 高位電源端子 ３ 低位電源端子
Claims (1)
- 【請求項１】 初段および駆動段の２段により構成され
た演算増幅器において、 初段増幅部は、第１の電源端子に一端が接続された第１
の定電流源と、 前記第１の電源端子にソースが接続された第１の第１導
電型電界効果トランジスタと、 前記第１の第１導電型電界効果トランジスタのドレイン
に各々ソースが接続された第２及び第３の第１導電型電
界効果トランジスタと、 前記第１の定電流源の他端にソースが接続された第４及
び第５の第１導電型電界効果トランジスタと、 前記第２の第１導電型電界効果トランジスタのドレイン
にドレイン及びゲートが、第２の電源端子にソースが各
々接続された第１の第２導電型電界効果トランジスタ
と、 前記第３の第１導電型電界効果トランジスタのドレイン
にドレイン及びゲートが、前記第２の電源端子にソース
が各々接続された第２の第２導電型電界効果トランジス
タと、 前記第４の第１導電型電界効果トランジスタのドレイン
にドレインが、前記第１の第２導電型電界効果トランジ
スタのドレイン，ゲートの共通接続端子にゲートが、前
記第２の電源端子にソースが各々接続された第３の第２
導電型電界効果トランジスタと、 前記第５の第１導電型電界効果トランジスタのドレイン
にドレインが、前記第２の第２導電型電界効果トランジ
スタのドレイン，ゲートの共通接続端子にゲートが、前
記第２の電源端子にソースが各々接続された第４の第２
導電型電界効果トランジスタとで構成され、 駆動段は、前記第４の第２導電型電界効果トランジスタ
のドレインにゲートが、前記第２の電源端子にソースが
接続された第５の第２導電型電界効果トランジスタと、 前記第３の第２導電型電界効果トランジスタのドレイン
にゲートが、前記第２の電源端子にソースが接続された
第６の第２導電型電界効果トランジスタと、 前記第５の第２導電型電界効果トランジスタのドレイン
にドレインが、前記第１の電源端子にソースが接続され
た第６の第１導電型電界効果トランジスタと、 前記第６の第２導電型電界効果トランジスタのドレイン
にドレインが、前記第１の電源端子にソースが接続され
た第７の第１導電型電界効果トランジスタと、 前記第４の第１導電型電界効果トランジスタのドレイン
と前記第３の第２導電型電界効果トランジスタのドレイ
ンとの共通接続端子にゲートが、前記第２の電源端子に
ソースが接続された第７の第２導電型電界効果トランジ
スタと、 前記第５の第１導電型電界効果トランジスタのドレイン
と前記第４の第２導電型電界効果トランジスタのドレイ
ンとの共通接続端子にゲートが、前記第２の電源端子に
ソースが接続された第８の第２導電型電界効果トランジ
スタと、 前記第７の第２導電型電界効果トランジスタのドレイン
にドレインとゲートが、前記第１の電源端子にソースが
接続された第８の第１導電型電界効果トランジスタと、 前記第８の第２導電型電界効果トランジスタのドレイン
にドレインとゲートが、前記第１の電源端子にソースが
接続された第９の第１導電型電界効果トランジスタとで
構成され前記第２及び前記第５の第１導電型電界効果ト
ランジスタのゲートを非反転入力端子とし、前記第３及
び第４の第１導電型電界効果トランジスタのゲートを反
転入力端子とし、前記第６の第２導電型電界効果トラン
ジスタのドレインと前記第７の第１導電型電界効果トラ
ンジスタのドレインとの共通接続点を反転出力端子と
し、前記第５の第２導電型トランジスタのドレインと前
記第６の第１導電型電界効果トランジスタのドレインと
の共通接続点を非反転出力端子とし、 前記非反転出力端子に現われる電圧と前記反転出力端子
に現われる電圧との平均を発生する回路と、前記回路の
出力端子と前記第１の第１導電型電界効果トランジスタ
のゲートとの帰還接続とを有する事を特徴とする演算増
幅器。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4075036A JPH05283950A (ja) | 1992-03-31 | 1992-03-31 | 演算増幅器 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4075036A JPH05283950A (ja) | 1992-03-31 | 1992-03-31 | 演算増幅器 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05283950A true JPH05283950A (ja) | 1993-10-29 |
Family
ID=13564576
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4075036A Pending JPH05283950A (ja) | 1992-03-31 | 1992-03-31 | 演算増幅器 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH05283950A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2008295093A (ja) * | 2004-04-02 | 2008-12-04 | Fujitsu Microelectronics Ltd | 差動増幅器 |
| WO2013164088A2 (de) * | 2012-05-03 | 2013-11-07 | Universität Stuttgart | Schaltungsanordnung mit abstimmbarer transkonduktanz |
| JPWO2020129184A1 (ja) * | 2018-12-19 | 2021-11-04 | 三菱電機株式会社 | Ａｂ級アンプおよびオペアンプ |
-
1992
- 1992-03-31 JP JP4075036A patent/JPH05283950A/ja active Pending
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2008295093A (ja) * | 2004-04-02 | 2008-12-04 | Fujitsu Microelectronics Ltd | 差動増幅器 |
| WO2013164088A2 (de) * | 2012-05-03 | 2013-11-07 | Universität Stuttgart | Schaltungsanordnung mit abstimmbarer transkonduktanz |
| WO2013164088A3 (de) * | 2012-05-03 | 2014-02-13 | Universität Stuttgart | Schaltungsanordnung mit abstimmbarer transkonduktanz |
| JPWO2020129184A1 (ja) * | 2018-12-19 | 2021-11-04 | 三菱電機株式会社 | Ａｂ級アンプおよびオペアンプ |
| US11811373B2 (en) | 2018-12-19 | 2023-11-07 | Mitsubishi Electric Corporation | Class AB amplifier and operational amplifier |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 19981027 |