JPH0220184B2 - - Google Patents
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- Publication number
- JPH0220184B2 JPH0220184B2 JP58100628A JP10062883A JPH0220184B2 JP H0220184 B2 JPH0220184 B2 JP H0220184B2 JP 58100628 A JP58100628 A JP 58100628A JP 10062883 A JP10062883 A JP 10062883A JP H0220184 B2 JPH0220184 B2 JP H0220184B2
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- JP
- Japan
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- output
- outputs
- clock
- data
- phase
- Prior art date
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- Expired - Lifetime
Links
- 230000005540 biological transmission Effects 0.000 claims description 15
- 230000001360 synchronised effect Effects 0.000 claims description 9
- 238000000034 method Methods 0.000 claims description 5
- 238000010586 diagram Methods 0.000 description 5
- 230000008929 regeneration Effects 0.000 description 2
- 238000011069 regeneration method Methods 0.000 description 2
- 230000000630 rising effect Effects 0.000 description 2
- 101100510617 Caenorhabditis elegans sel-8 gene Proteins 0.000 description 1
- 230000001934 delay Effects 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 230000010363 phase shift Effects 0.000 description 1
- 230000000717 retained effect Effects 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
- H04L7/00—Arrangements for synchronising receiver with transmitter
- H04L7/02—Speed or phase control by the received code signals, the signals containing no special synchronisation information
- H04L7/033—Speed or phase control by the received code signals, the signals containing no special synchronisation information using the transitions of the received signal to control the phase of the synchronising-signal-generating means, e.g. using a phase-locked loop
- H04L7/0337—Selecting between two or more discretely delayed clocks or selecting between two or more discretely delayed received code signals
- H04L7/0338—Selecting between two or more discretely delayed clocks or selecting between two or more discretely delayed received code signals the correction of the phase error being performed by a feed forward loop
Landscapes
- Engineering & Computer Science (AREA)
- Computer Networks & Wireless Communication (AREA)
- Signal Processing (AREA)
- Synchronisation In Digital Transmission Systems (AREA)
Description
【発明の詳細な説明】
本発明はクロツクの位相の異なる装置間でデー
タ伝送を行う場合に、受信側でデータの同期をと
るためのクロツク位相同期方式に関するものであ
る。
タ伝送を行う場合に、受信側でデータの同期をと
るためのクロツク位相同期方式に関するものであ
る。
1つの装置から伝送ケーブルを介して他の装置
に対して時分割されたデータを伝送する場合は、
装置間におけるクロツクの位相のずれや、伝送ケ
ーブルによる伝播遅延により受信側のクロツクの
位相と受信データの位相にずれが生ずる。このた
めデータを正確に受信するためには、受信側クロ
ツクの位相をデータに同期させる必要がある。
に対して時分割されたデータを伝送する場合は、
装置間におけるクロツクの位相のずれや、伝送ケ
ーブルによる伝播遅延により受信側のクロツクの
位相と受信データの位相にずれが生ずる。このた
めデータを正確に受信するためには、受信側クロ
ツクの位相をデータに同期させる必要がある。
これに対して従来は、送信側において受信側の
受信信号の符号再生用クロツクの位相調整回路を
設け、装置間の伝送ケーブルの伝播遅延に応じて
該調整回路を調整しクロツクの位相を修正し符号
再生を行つていたが、ケーブル長に制限があり、
位相修正のために調整しなければならないという
不便さがあつた。
受信信号の符号再生用クロツクの位相調整回路を
設け、装置間の伝送ケーブルの伝播遅延に応じて
該調整回路を調整しクロツクの位相を修正し符号
再生を行つていたが、ケーブル長に制限があり、
位相修正のために調整しなければならないという
不便さがあつた。
また別の方法として、送信側から伝送されるデ
ータとともに該データと同期したクロツクを受信
側に伝送し、受信側で該クロツクと等しい周期の
多相のクロツクを作り、前記データを該多相クロ
ツクの各相をクロツクとして各相ごとに対応する
レジスタに蓄積し、該レジスタの出力を前記送信
側から送られてきたクロツクにより制御されるセ
レクタを経て順次選択することによつて受信した
前記データを受信側のクロツクに同期させる方法
がある。しかるにこの方法は送信側から受信側に
対してデータに同期したクロツクをデータ線とは
別の線で伝送しなければならないし、また受信側
で作られる多相クロツクの各位相ごとに対応する
レジスタにデータを蓄積させるために受信側の構
成をいたずらに複雑にする。
ータとともに該データと同期したクロツクを受信
側に伝送し、受信側で該クロツクと等しい周期の
多相のクロツクを作り、前記データを該多相クロ
ツクの各相をクロツクとして各相ごとに対応する
レジスタに蓄積し、該レジスタの出力を前記送信
側から送られてきたクロツクにより制御されるセ
レクタを経て順次選択することによつて受信した
前記データを受信側のクロツクに同期させる方法
がある。しかるにこの方法は送信側から受信側に
対してデータに同期したクロツクをデータ線とは
別の線で伝送しなければならないし、また受信側
で作られる多相クロツクの各位相ごとに対応する
レジスタにデータを蓄積させるために受信側の構
成をいたずらに複雑にする。
本発明はこのような欠点に鑑みてなされたもの
で、クロツクの位相の異なる装置間でデータ伝送
を行う際、受信側でデータの同期をとる方式にお
いて、受信側に、補助クロツク発振器と、該発振
器の出力により送信側のクロツク周波数とほば同
じ周波数であつて位相の異なる複数の位相出力を
出力する分周器と、該分周器の各位相出力と制御
信号とを入力とする第1のゲート手段と、データ
伝送の有無に応じて前記制御信号を出力すると共
に、前記各位相出力の一つを選択するために各位
相出力に対応した複数種類の選択用信号を出力す
る選択器と、前記複数の位相出力の一つとこれに
対応する前記選択用信号との組合わせを入力とす
る複数のゲート回路を含む第2のゲート手段とを
備え、前記選択器は、伝送データが無い時には前
記制御信号により前記各位相出力を出力するよう
に前記第1のゲート手段を制御し、送信側から最
初のデータ“1”が到来すると前記第1のゲート
手段から最初に到来した出力に応答して前記制御
信号により前記第1のゲート手段の出力を保持せ
しめるように前記第1のゲート手段を制御し、か
つ前記応答した出力に基づいて一つの選択用信号
を前記第2のゲート手段に出力し、前記第2のゲ
ート手段は入力した選択用信号に基づいて前記位
相出力の一つを選択し送信側から伝送されたデー
タと同期した位相のクロツク信号として出力する
ことを特徴とする。
で、クロツクの位相の異なる装置間でデータ伝送
を行う際、受信側でデータの同期をとる方式にお
いて、受信側に、補助クロツク発振器と、該発振
器の出力により送信側のクロツク周波数とほば同
じ周波数であつて位相の異なる複数の位相出力を
出力する分周器と、該分周器の各位相出力と制御
信号とを入力とする第1のゲート手段と、データ
伝送の有無に応じて前記制御信号を出力すると共
に、前記各位相出力の一つを選択するために各位
相出力に対応した複数種類の選択用信号を出力す
る選択器と、前記複数の位相出力の一つとこれに
対応する前記選択用信号との組合わせを入力とす
る複数のゲート回路を含む第2のゲート手段とを
備え、前記選択器は、伝送データが無い時には前
記制御信号により前記各位相出力を出力するよう
に前記第1のゲート手段を制御し、送信側から最
初のデータ“1”が到来すると前記第1のゲート
手段から最初に到来した出力に応答して前記制御
信号により前記第1のゲート手段の出力を保持せ
しめるように前記第1のゲート手段を制御し、か
つ前記応答した出力に基づいて一つの選択用信号
を前記第2のゲート手段に出力し、前記第2のゲ
ート手段は入力した選択用信号に基づいて前記位
相出力の一つを選択し送信側から伝送されたデー
タと同期した位相のクロツク信号として出力する
ことを特徴とする。
次に本発明を図面に基づき詳細に説明する。
第1図はクロツクの位相の異なる装置間を伝送
ケーブルで接続したところを示すブロツク図で、
1は第1装置、2は第2装置、3はデータを伝送
するための伝送ケーブルである。
ケーブルで接続したところを示すブロツク図で、
1は第1装置、2は第2装置、3はデータを伝送
するための伝送ケーブルである。
第2図は本発明の一実施例を示すブロツク図で
あり、第1図と同一符号は相当部分を示す。4は
補助クロツク発振器CLK、5はDタイプフリツ
プフロツプからなり複数の位相の出力ck1〜ckoを
有する分周器DSR、6は第1のゲート手段NG、
7は前記第1装置1から伝送ケーブル3を介して
伝送されたデータの最初のデータ“1”を取込
み、このデータ“1”の立上がりから分周器5の
複数の位相の出力ck1〜ckoのうち最初に到来した
位相の出力ck1を選択すると同時に、前記第1の
ゲート手段6を制御して該分周器5からの入力を
停止させ前記最初のデータ“1”を取込んだ時の
状態を保持する選択器SEL、8は選択器7の複数
の出力と前記分周器5の複数の出力とから1つず
つの出力を組み合わせて入力となし、前記第2装
置2を動作させるクロツクを出力する第2のゲー
ト手段ANGである。9はクロツク出力端子、1
0は分周器5をリセツトするためのRESET入力
端子、11は選択器をクリアするためのREADY
信号入力端子である。
あり、第1図と同一符号は相当部分を示す。4は
補助クロツク発振器CLK、5はDタイプフリツ
プフロツプからなり複数の位相の出力ck1〜ckoを
有する分周器DSR、6は第1のゲート手段NG、
7は前記第1装置1から伝送ケーブル3を介して
伝送されたデータの最初のデータ“1”を取込
み、このデータ“1”の立上がりから分周器5の
複数の位相の出力ck1〜ckoのうち最初に到来した
位相の出力ck1を選択すると同時に、前記第1の
ゲート手段6を制御して該分周器5からの入力を
停止させ前記最初のデータ“1”を取込んだ時の
状態を保持する選択器SEL、8は選択器7の複数
の出力と前記分周器5の複数の出力とから1つず
つの出力を組み合わせて入力となし、前記第2装
置2を動作させるクロツクを出力する第2のゲー
ト手段ANGである。9はクロツク出力端子、1
0は分周器5をリセツトするためのRESET入力
端子、11は選択器をクリアするためのREADY
信号入力端子である。
次に第1装置1を送信側、第2装置2を受信側
として第1装置1から第2装置2にデータを伝送
する場合の動作について説明する。
として第1装置1から第2装置2にデータを伝送
する場合の動作について説明する。
補助クロツク発振器4の補助クロツクが受信側
の制御信号がRESET端子10に入力されてリセ
ツトされた分周器5に入力されると、該分周器5
は出力周波数が送信側のクロツク周波数とほぼ同
じになるような複数の位相のクロツクck1〜ckoを
出力する。該複数のクロツクはそれぞれのクロツ
クに対応してゲートを有する第1のゲート手段6
を介して選択器7に入力される。今受信側の
READY信号がREADY信号入力端子11に入力
されクリヤされた選択器7に第1装置1から伝送
ケーブル3を介して伝送される最初のデータ
“1”が到達した時、該選択器7は該データを取
込み前記第1のゲート手段6を介して入力される
前記分周器5の複数の位相のクロツクck1〜ckoの
うち最初に到来した1ビツトとなる位相のクロツ
クckiの入力に応答する。それと同時に、第1の
ゲート手段6に制御信号を出力して該第1のゲー
ト手段6のゲートを閉じる。このため、前記分周
器5からの入力が停止し、結局最初のデータ
“1”を取込んだ時の状態を保持している。選択
器7の複数の出力と前記分周器5の複数の出力と
から1つずつの出力を組み合わせて入力とする第
2のゲート手段8は、後述するように、選択器7
の複数の出力のうち1つに基づいて分周器5から
出力される位相出力ck1〜ckoのうち1つを逐次到
達するデータと同期したクロツクとして選択し、
LCK出力端子9に出力して受信側のクロツクを
作る。このことによつて第2装置2の動作を行う
ため、第1装置1のクロツクにもとづき伝送され
るデータを第2装置2のクロツクと同期させるこ
とが出来る。
の制御信号がRESET端子10に入力されてリセ
ツトされた分周器5に入力されると、該分周器5
は出力周波数が送信側のクロツク周波数とほぼ同
じになるような複数の位相のクロツクck1〜ckoを
出力する。該複数のクロツクはそれぞれのクロツ
クに対応してゲートを有する第1のゲート手段6
を介して選択器7に入力される。今受信側の
READY信号がREADY信号入力端子11に入力
されクリヤされた選択器7に第1装置1から伝送
ケーブル3を介して伝送される最初のデータ
“1”が到達した時、該選択器7は該データを取
込み前記第1のゲート手段6を介して入力される
前記分周器5の複数の位相のクロツクck1〜ckoの
うち最初に到来した1ビツトとなる位相のクロツ
クckiの入力に応答する。それと同時に、第1の
ゲート手段6に制御信号を出力して該第1のゲー
ト手段6のゲートを閉じる。このため、前記分周
器5からの入力が停止し、結局最初のデータ
“1”を取込んだ時の状態を保持している。選択
器7の複数の出力と前記分周器5の複数の出力と
から1つずつの出力を組み合わせて入力とする第
2のゲート手段8は、後述するように、選択器7
の複数の出力のうち1つに基づいて分周器5から
出力される位相出力ck1〜ckoのうち1つを逐次到
達するデータと同期したクロツクとして選択し、
LCK出力端子9に出力して受信側のクロツクを
作る。このことによつて第2装置2の動作を行う
ため、第1装置1のクロツクにもとづき伝送され
るデータを第2装置2のクロツクと同期させるこ
とが出来る。
次に第2図のブロツク図に対する前記受信側を
更に具体化した一実施例を第3図に示し第4図に
第3図の符号に対するタイムチヤートを示す。
更に具体化した一実施例を第3図に示し第4図に
第3図の符号に対するタイムチヤートを示す。
第3図において4′は送信側(図面にない)の
送信クロツクの4倍の周波数のクロツクを発振す
る補助クロツク発振器。
送信クロツクの4倍の周波数のクロツクを発振す
る補助クロツク発振器。
5−1ないし5−4はDタイプフリツプフロツ
プ(以後DF/F1〜DF/F4という)からな
り、入力の補助クロツクが4分周され、かつ該
DF/F1〜DF/F4の各出力信号Q1〜Q11がそ
れぞれ互に位相が90゜ずつずれるようになした分
周器。6−1ないし6−4はNORゲートで、そ
れぞれに対して該DF/F1〜DF/F4のそれぞ
れの出力1〜4を入力とする。7−1ないし7
−4はDタイプフリツプフロツプ(以後DF/F
5〜DF/F8という)でそれぞれに対して前記
NORゲート6−1ないし6−4のそれぞれの出
力を入力とする。7−5ないし7−8及び7−9
はNANDゲートで、NANDゲート7−5は前記
DF/F5の出力5と前記DF/F6の出力Q6を
入力とし、NANDゲート7−6は該DF/F6の
出力6と前記DF/F7の出力Q7を、NANDゲ
ート7−7はDF/F7の出力7とDF/F8の
出力Q8を、NANDゲート7−8はDF/F8の出
力8と該DF/F5の出力Q5をそれぞれ入力とす
る。NANDゲート7−9はNANDゲート7−5
ないし7−8のそれぞれの出力を入力とし、その
出力は第1のゲート手段6の制御信号として
NORゲート6−1ないし6−4のそれぞれの入
力となる。
プ(以後DF/F1〜DF/F4という)からな
り、入力の補助クロツクが4分周され、かつ該
DF/F1〜DF/F4の各出力信号Q1〜Q11がそ
れぞれ互に位相が90゜ずつずれるようになした分
周器。6−1ないし6−4はNORゲートで、そ
れぞれに対して該DF/F1〜DF/F4のそれぞ
れの出力1〜4を入力とする。7−1ないし7
−4はDタイプフリツプフロツプ(以後DF/F
5〜DF/F8という)でそれぞれに対して前記
NORゲート6−1ないし6−4のそれぞれの出
力を入力とする。7−5ないし7−8及び7−9
はNANDゲートで、NANDゲート7−5は前記
DF/F5の出力5と前記DF/F6の出力Q6を
入力とし、NANDゲート7−6は該DF/F6の
出力6と前記DF/F7の出力Q7を、NANDゲ
ート7−7はDF/F7の出力7とDF/F8の
出力Q8を、NANDゲート7−8はDF/F8の出
力8と該DF/F5の出力Q5をそれぞれ入力とす
る。NANDゲート7−9はNANDゲート7−5
ないし7−8のそれぞれの出力を入力とし、その
出力は第1のゲート手段6の制御信号として
NORゲート6−1ないし6−4のそれぞれの入
力となる。
7−10ないし7−13はインバータで、それ
ぞれNANDゲート7−5ないし7−8の出力を
それぞれ入力とし、第2のゲート手段8に対して
選択用信号を出力する。8−1ないし8−4は
ANDゲートで該ANDゲート8−1はインバータ
7−10の出力と前記DF/F3の出力Q3とを入
力とし、該ANDゲート8−2はインバータ7−
11の出力と前記DF/F4の出力Q4とを、該
ANDゲート8−3はインバータ7−12の出力
と前記DF/F1の出力Q1とを、該ANDゲート
8−4はインバータ7−13の出力と前記DF/
F2の出力Q2とをそれぞれ入力とする。言い換
えれば、各ANDゲート8−1ないし8−4は、
選択器7の各インバータ7−10ないし7−13
からの出力、すなわち選択用信号によりゲートの
開閉が制御される。8−5はORゲートで前記
ANDゲート8−1ないし8−4の出力のそれぞ
れを入力とする。LCKは前記ORゲート8−5の
出力端子であり、DATAは送信側から伝送され
るデータの入力端子でREADYは前記DF/F5
〜DF/F8をクリヤするための信号入力端子で
RESETは分周器5−1ないし5−4をリセツト
するための信号入力端子を示す。
ぞれNANDゲート7−5ないし7−8の出力を
それぞれ入力とし、第2のゲート手段8に対して
選択用信号を出力する。8−1ないし8−4は
ANDゲートで該ANDゲート8−1はインバータ
7−10の出力と前記DF/F3の出力Q3とを入
力とし、該ANDゲート8−2はインバータ7−
11の出力と前記DF/F4の出力Q4とを、該
ANDゲート8−3はインバータ7−12の出力
と前記DF/F1の出力Q1とを、該ANDゲート
8−4はインバータ7−13の出力と前記DF/
F2の出力Q2とをそれぞれ入力とする。言い換
えれば、各ANDゲート8−1ないし8−4は、
選択器7の各インバータ7−10ないし7−13
からの出力、すなわち選択用信号によりゲートの
開閉が制御される。8−5はORゲートで前記
ANDゲート8−1ないし8−4の出力のそれぞ
れを入力とする。LCKは前記ORゲート8−5の
出力端子であり、DATAは送信側から伝送され
るデータの入力端子でREADYは前記DF/F5
〜DF/F8をクリヤするための信号入力端子で
RESETは分周器5−1ないし5−4をリセツト
するための信号入力端子を示す。
次に動作について説明する。
補助クロツク発振器4′のクロツク入力が、
RESET端子からの入力信号によりリセツトされ
た前記DF/F1〜DF/F4に入力されると、該
補助クロツクは4分周され、位相がそれぞれ90゜
ずつずれた出力信号Q1〜Q4及び1〜4が出力
する。該Q1〜Q4の出力信号の状態を第4図に同
一符号で示す。一方1〜4のそれぞれの出力は
前記NORゲート6−1ないし6−4のそれぞれ
に入力され、該NORゲートのそれぞれの出力が
前記DF/F5〜DF/F8の入力となる。
RESET端子からの入力信号によりリセツトされ
た前記DF/F1〜DF/F4に入力されると、該
補助クロツクは4分周され、位相がそれぞれ90゜
ずつずれた出力信号Q1〜Q4及び1〜4が出力
する。該Q1〜Q4の出力信号の状態を第4図に同
一符号で示す。一方1〜4のそれぞれの出力は
前記NORゲート6−1ないし6−4のそれぞれ
に入力され、該NORゲートのそれぞれの出力が
前記DF/F5〜DF/F8の入力となる。
今、データ伝送が行われていない時、受信側で
コントロールされているREADY端子からの入力
信号により前記DF/F5〜DF/F8のDタイプ
フリツプフロツプはすべてクリヤされるようにし
ておけば、該DF/F5〜DF/F8のそれぞれの
出力Q5〜Q8がハイ、5〜8がロウのため前記
NANDゲート7−5ないし7−8のそれぞれの
出力は全てハイ、従つて前記NANDゲート7−
9の出力、すなわち制御信号はロウとなり、該ロ
ウの出力が前記NORゲート6−1ないし6−4
のそれぞれに入力した時は該NORゲート6−1
ないし6−4のそれぞれに入力される前記分周器
DF/F1〜DF/F4の出力信号が該NORゲー
トから出力する。
コントロールされているREADY端子からの入力
信号により前記DF/F5〜DF/F8のDタイプ
フリツプフロツプはすべてクリヤされるようにし
ておけば、該DF/F5〜DF/F8のそれぞれの
出力Q5〜Q8がハイ、5〜8がロウのため前記
NANDゲート7−5ないし7−8のそれぞれの
出力は全てハイ、従つて前記NANDゲート7−
9の出力、すなわち制御信号はロウとなり、該ロ
ウの出力が前記NORゲート6−1ないし6−4
のそれぞれに入力した時は該NORゲート6−1
ないし6−4のそれぞれに入力される前記分周器
DF/F1〜DF/F4の出力信号が該NORゲー
トから出力する。
今送信側からDATA入力端子を介してデータ
“1”が第4図のQ1とQ2の間のタイミングで入力
した場合の例で説明する。
“1”が第4図のQ1とQ2の間のタイミングで入力
した場合の例で説明する。
NANDゲート7−9がロウの時、前記分周器
5−1ないし5−4のDF/F1〜DF/F4の出
力Q1〜Q4のそれぞれの出力信号と出力1〜4
のそれぞれの出力に対するNORゲート6−1な
いし6−4のそれぞれの出力信号とは等しくなる
ので第4図において最初のデータD0(“1”)がQ1
とQ2の間のタイミングで入力されるとDF/F2
5−2の出力の立上り信号でDF/F6 7−
2のQ6出力はロウからハイに反転し、NANDゲ
ート7−5の二つの入力はともにハイとなりこの
出力はハイからロウとなる。従つて、NANDゲ
ート7−9の出力(制御信号)はロウからハイと
なり、NORゲート6−1ないし6−4は分周器
5−1ないし5−4から入力があつてもそれらの
出力はすべてロウとなり、DF/F5〜DF/F8
のそれぞれのDタイプフリツプフロツプは最初の
データD0(“1”)を取込んだ時の状態を保持して
停止する。
5−1ないし5−4のDF/F1〜DF/F4の出
力Q1〜Q4のそれぞれの出力信号と出力1〜4
のそれぞれの出力に対するNORゲート6−1な
いし6−4のそれぞれの出力信号とは等しくなる
ので第4図において最初のデータD0(“1”)がQ1
とQ2の間のタイミングで入力されるとDF/F2
5−2の出力の立上り信号でDF/F6 7−
2のQ6出力はロウからハイに反転し、NANDゲ
ート7−5の二つの入力はともにハイとなりこの
出力はハイからロウとなる。従つて、NANDゲ
ート7−9の出力(制御信号)はロウからハイと
なり、NORゲート6−1ないし6−4は分周器
5−1ないし5−4から入力があつてもそれらの
出力はすべてロウとなり、DF/F5〜DF/F8
のそれぞれのDタイプフリツプフロツプは最初の
データD0(“1”)を取込んだ時の状態を保持して
停止する。
この時のタイムチヤートを第4図1〜13に示
す。
す。
この時のNANDゲート7−5ないし7−8の
出力はインバータ7−10ないし7−13に与え
られ、それぞれの出力信号、すなわち選択用信号
は反転してインバータ7−10がハイ、インバー
タ7−11ないし7−13が全てロウとなる。従
つて、AND回路8−1ないし8−4のうちAND
回路8−1のみがインバータ7−10からの選択
用信号で選択されて分周器のDF/F3 5−3
の出力Q3を出力する。AND回路8−1の出力信
号はORゲート8−5を介して出力端子LCKに出
力する。該出力がデータと同期した受信側のクロ
ツクとなり、受信側の回路を動作させる。この時
のタイムチヤートを第4図14〜18に示す。
出力はインバータ7−10ないし7−13に与え
られ、それぞれの出力信号、すなわち選択用信号
は反転してインバータ7−10がハイ、インバー
タ7−11ないし7−13が全てロウとなる。従
つて、AND回路8−1ないし8−4のうちAND
回路8−1のみがインバータ7−10からの選択
用信号で選択されて分周器のDF/F3 5−3
の出力Q3を出力する。AND回路8−1の出力信
号はORゲート8−5を介して出力端子LCKに出
力する。該出力がデータと同期した受信側のクロ
ツクとなり、受信側の回路を動作させる。この時
のタイムチヤートを第4図14〜18に示す。
以上、送信側から供給される最初のデータが受
信側の分周器5−1ないし5−4の出力のQ1と
Q2の間のタイミングで到来した場合を示したが、
Q2とQ3の間のタイミングで到来した時はインバ
ータ7−11からの選択用信号によりアンド回路
8−2において出力Q4が選択され、Q3とQ4の間
のタイミングで到来した時はインバータ12から
の選択用信号によりアンド回路8−3において出
力Q1が選択され、Q4とQ1の間のタイミングで到
来した時はインバータ7−13からの選択用信号
により出力Q2が選択される。このようにデータ
伝送のデータの最初の1ビツト(データ“1”)
により受信側のクロツクをデータに同期させるこ
とができる。
信側の分周器5−1ないし5−4の出力のQ1と
Q2の間のタイミングで到来した場合を示したが、
Q2とQ3の間のタイミングで到来した時はインバ
ータ7−11からの選択用信号によりアンド回路
8−2において出力Q4が選択され、Q3とQ4の間
のタイミングで到来した時はインバータ12から
の選択用信号によりアンド回路8−3において出
力Q1が選択され、Q4とQ1の間のタイミングで到
来した時はインバータ7−13からの選択用信号
により出力Q2が選択される。このようにデータ
伝送のデータの最初の1ビツト(データ“1”)
により受信側のクロツクをデータに同期させるこ
とができる。
伝送終了時、同期状態を解除するためには
READY端子からクリヤ信号を与え前記DF/F
5〜DF/F8のフリツプフロツプをすべてクリ
ヤすることができる。これにより新たな入力デー
タ待ちの状態となり、前記したのと同じ動作を繰
返すことができる。
READY端子からクリヤ信号を与え前記DF/F
5〜DF/F8のフリツプフロツプをすべてクリ
ヤすることができる。これにより新たな入力デー
タ待ちの状態となり、前記したのと同じ動作を繰
返すことができる。
また本発明はデータの最初の1ビツトにより受
信側のクロツクをデータに同期させることができ
るため、各伝送開始毎に入力データの位相が変動
しても、正しく同期させることができる。
信側のクロツクをデータに同期させることができ
るため、各伝送開始毎に入力データの位相が変動
しても、正しく同期させることができる。
以上説明したように本発明によれば伝送ケーブ
ルの長さに制限されることなく、また位相修正の
ための調整が不要であり、受信側に設けた補助ク
ロツクと分周器で多相クロツクを作り、到来する
データの最初の1ビツトで同期が確立するために
各相ごとに対応するレジスタにデータを蓄積させ
る必要もなく簡単な回路構成で目的を達成させる
ことができるため、その経済的、実用的効果は大
きい。
ルの長さに制限されることなく、また位相修正の
ための調整が不要であり、受信側に設けた補助ク
ロツクと分周器で多相クロツクを作り、到来する
データの最初の1ビツトで同期が確立するために
各相ごとに対応するレジスタにデータを蓄積させ
る必要もなく簡単な回路構成で目的を達成させる
ことができるため、その経済的、実用的効果は大
きい。
第1図はデータ伝送の基本構成をブロツク図で
示し、第2図は本発明の一実施例を示すブロツク
図、第3図は第2図における受信側の各構成要素
を具体的に示した図、第4図は第3図の各部の入
出力信号のタイムチヤート図。 図中、1は第1装置、2は第2装置、3は伝送
ケーブル、4は補助クロツク発振器、5は分周
器、6は第1のゲート手段、7は選択器、8は第
2のゲート手段。
示し、第2図は本発明の一実施例を示すブロツク
図、第3図は第2図における受信側の各構成要素
を具体的に示した図、第4図は第3図の各部の入
出力信号のタイムチヤート図。 図中、1は第1装置、2は第2装置、3は伝送
ケーブル、4は補助クロツク発振器、5は分周
器、6は第1のゲート手段、7は選択器、8は第
2のゲート手段。
Claims (1)
- 1 クロツクの位相の異なる装置間でデータ伝送
を行う際、受信側でデータの同期をとる方式にお
いて、受信側に、補助クロツク発振器と、該発振
器の出力により送信側のクロツク周波数とほば同
じ周波数であつて位相の異なる複数の位相出力を
出力する分周器と、該分周器の各位相出力と制御
信号とを入力とする第1のゲート手段と、データ
伝送の有無に応じて前記制御信号を出力すると共
に、前記各位相出力の一つを選択するために各位
相出力に対応した複数種類の選択用信号を出力す
る選択器と、前記複数の位相出力の一つとこれに
対応する前記選択用信号との組合わせを入力とす
る複数のゲート回路を含む第2のゲート手段とを
備え、前記選択器は、伝送データが無い時には前
記制御信号により前記各位相出力を出力するよう
に前記第1のゲート手段を制御し、送信側から最
初のデータ、“1”が到来すると前記第1のゲー
ト手段から最初に到来した出力に応答して前記制
御信号により前記第1のゲート手段の出力を保持
せしめるように前記第1のゲート手段を制御し、
かつ前記応答した出力に基づいて一つの選択用信
号を前記第2のゲート手段に出力し、前記第2の
ゲート手段は入力した選択用信号に基づいて前記
位相出力の一つを選択し送信側から伝送されたデ
ータと同期した位相のクロツク信号として出力す
ることを特徴とするクロツク位相同期方式。
Priority Applications (3)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP58100628A JPS59225640A (ja) | 1983-06-06 | 1983-06-06 | クロツク位相同期方式 |
GB08414418A GB2143407B (en) | 1983-06-06 | 1984-06-06 | Synchronising clock with data |
US06/618,410 US4573173A (en) | 1983-06-06 | 1984-06-06 | Clock synchronization device in data transmission system |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP58100628A JPS59225640A (ja) | 1983-06-06 | 1983-06-06 | クロツク位相同期方式 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPS59225640A JPS59225640A (ja) | 1984-12-18 |
JPH0220184B2 true JPH0220184B2 (ja) | 1990-05-08 |
Family
ID=14279097
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP58100628A Granted JPS59225640A (ja) | 1983-06-06 | 1983-06-06 | クロツク位相同期方式 |
Country Status (3)
Country | Link |
---|---|
US (1) | US4573173A (ja) |
JP (1) | JPS59225640A (ja) |
GB (1) | GB2143407B (ja) |
Families Citing this family (24)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
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US4805195A (en) * | 1984-06-08 | 1989-02-14 | Amdahl Corporation | Selectable timing delay circuit |
FR2577089B1 (fr) * | 1985-02-07 | 1987-03-06 | Thomson Csf Mat Tel | Dispositif de transmission d'un signal d'horloge accompagne d'un signal de synchronisation |
US4845437A (en) * | 1985-07-09 | 1989-07-04 | Minolta Camera Kabushiki Kaisha | Synchronous clock frequency conversion circuit |
US4953163A (en) * | 1985-11-20 | 1990-08-28 | Kabushiki Kaisha Kenwood | TDM transmission system |
JPH0744533B2 (ja) * | 1985-12-30 | 1995-05-15 | 株式会社富士通ゼネラル | デ−タ抜取クロツク発生回路 |
US4841551A (en) * | 1987-01-05 | 1989-06-20 | Grumman Aerospace Corporation | High speed data-clock synchronization processor |
JPH01501752A (ja) * | 1987-01-05 | 1989-06-15 | グラマン エアロスペース コーポレーション | 高速データクロック同期プロセッサ |
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ES2031295T3 (es) * | 1988-03-22 | 1992-12-01 | Siemens Aktiengesellschaft | Procedimiento y dispositivo para la adaptacion continua de la fase de una senal de datos binaria a un impulso de reloj. |
DE58903075D1 (de) * | 1988-04-29 | 1993-02-04 | Siemens Ag | Verfahren und anordnung zur taktrueckgewinnung aus einem datensignal durch fortlaufende anpassung eines oertlich erzeugten taktes an ein datensignal. |
DE3887890D1 (de) * | 1988-10-13 | 1994-03-24 | Siemens Ag | Verfahren und Schaltungsanordnung zum Empfang eines binären Digitalsignals. |
JPH02260936A (ja) * | 1989-03-31 | 1990-10-23 | Toshiba Corp | クロック抽出回路 |
DE59009784D1 (de) * | 1989-07-14 | 1995-11-23 | Siemens Ag | Einrichtung zum Laufzeitausgleich und zur Jitterbereinigung eines empfangenen Datensignals. |
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FR2658015B1 (fr) * | 1990-02-06 | 1994-07-29 | Bull Sa | Circuit verrouille en phase et multiplieur de frequence en resultant. |
US5118975A (en) * | 1990-03-05 | 1992-06-02 | Thinking Machines Corporation | Digital clock buffer circuit providing controllable delay |
JPH0778774B2 (ja) * | 1991-02-22 | 1995-08-23 | インターナショナル・ビジネス・マシーンズ・コーポレイション | 短待ち時間データ回復装置及びメッセージデータの同期化方法 |
JP3052576B2 (ja) * | 1992-06-09 | 2000-06-12 | 日本電気株式会社 | 表示付き無線選択呼出受信機 |
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EP0758171A3 (en) * | 1995-08-09 | 1997-11-26 | Symbios Logic Inc. | Data sampling and recovery |
CN116597878B (zh) * | 2023-07-17 | 2023-12-01 | 长鑫存储技术有限公司 | 数据处理电路及存储器 |
Family Cites Families (7)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
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US4208724A (en) * | 1977-10-17 | 1980-06-17 | Sperry Corporation | System and method for clocking data between a remote unit and a local unit |
FR2462825A1 (fr) * | 1979-07-27 | 1981-02-13 | Thomson Csf | Procede et dispositif pour la mise en phase d'une horloge locale |
JPS56106421A (en) * | 1980-01-29 | 1981-08-24 | Nippon Hoso Kyokai <Nhk> | Constant ratio delay circuit |
FR2479620B1 (fr) * | 1980-03-28 | 1988-01-08 | Thomson Csf | Dispositif de synchronisation d'informations numeriques transmises par paquets et recepteur comportant un tel dispositif |
FR2527029A1 (fr) * | 1982-05-14 | 1983-11-18 | Thomson Csf Mat Tel | Emetteur et recepteur de donnees en mode paquet |
JPS5986385A (ja) * | 1982-11-09 | 1984-05-18 | Toshiba Corp | サンプリングパルス生成回路 |
-
1983
- 1983-06-06 JP JP58100628A patent/JPS59225640A/ja active Granted
-
1984
- 1984-06-06 US US06/618,410 patent/US4573173A/en not_active Expired - Lifetime
- 1984-06-06 GB GB08414418A patent/GB2143407B/en not_active Expired
Also Published As
Publication number | Publication date |
---|---|
GB2143407A (en) | 1985-02-06 |
GB8414418D0 (en) | 1984-07-11 |
US4573173A (en) | 1986-02-25 |
GB2143407B (en) | 1987-01-14 |
JPS59225640A (ja) | 1984-12-18 |
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