JP2769530B2 - ビット位相同期回路 - Google Patents
ビット位相同期回路Info
- Publication number
- JP2769530B2 JP2769530B2 JP1252066A JP25206689A JP2769530B2 JP 2769530 B2 JP2769530 B2 JP 2769530B2 JP 1252066 A JP1252066 A JP 1252066A JP 25206689 A JP25206689 A JP 25206689A JP 2769530 B2 JP2769530 B2 JP 2769530B2
- Authority
- JP
- Japan
- Prior art keywords
- input
- signal
- clock
- clock signal
- terminal
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Landscapes
- Synchronisation In Digital Transmission Systems (AREA)
Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明はビット位相同期回路に関し、特に交換機の通
話路装置におけるビット位相同期回路に関する。
話路装置におけるビット位相同期回路に関する。
従来、この種のビット位相同期回路は、それぞれ異な
った位相で入力してくる信号を同一のクロックにしたが
って再生するため、各入力信号の位相を調整して同期を
とっていた。
った位相で入力してくる信号を同一のクロックにしたが
って再生するため、各入力信号の位相を調整して同期を
とっていた。
第４図はビット位相同期回路の従来例を示す構成図、
第５図は第４図の従来例でクロック信号CLK0に対するデ
ータ取込みを説明する図である。
第５図は第４図の従来例でクロック信号CLK0に対するデ
ータ取込みを説明する図である。
入力信号Ｄinは遅延時間の設定用として設けられたバ
ッファ列BUFの各段から切換えスイッチSWに入力され
る。切換えスイッチSWは制御信号ＳCにより入力信号Ｄ
inの切換え接続を行う。３個のフリップフロップFF4,FF
5,FF6は切換えスイッチSWの出力側にそれぞれのデータ
入力端子Ｄが並列接続されており、各クロック端子Ｃに
入力されるクロック信号CLK0の立上り時に、それぞれの
データ入力端子Ｄから入力されたデータがラッチされ、
Ｑ端子から取込み値Ｓ1,S2,S3として出力される。な
お、フリップフロップFF5およびFF6のクロック信号CLK0
は、遅延回路DL1およびDL2によって遅延時間τだけ前段
のフリップフロップFF4およびFF5よりそれぞれ位相がず
れる。また、フリップフロップFF5の取込み値Ｓ2は同時
に出力信号Ｄoutとされる。
ッファ列BUFの各段から切換えスイッチSWに入力され
る。切換えスイッチSWは制御信号ＳCにより入力信号Ｄ
inの切換え接続を行う。３個のフリップフロップFF4,FF
5,FF6は切換えスイッチSWの出力側にそれぞれのデータ
入力端子Ｄが並列接続されており、各クロック端子Ｃに
入力されるクロック信号CLK0の立上り時に、それぞれの
データ入力端子Ｄから入力されたデータがラッチされ、
Ｑ端子から取込み値Ｓ1,S2,S3として出力される。な
お、フリップフロップFF5およびFF6のクロック信号CLK0
は、遅延回路DL1およびDL2によって遅延時間τだけ前段
のフリップフロップFF4およびFF5よりそれぞれ位相がず
れる。また、フリップフロップFF5の取込み値Ｓ2は同時
に出力信号Ｄoutとされる。
そこで、入力信号Ｄinが入力されると、不図示の制御
回路に取込み値Ｓ1およびＳ3を比較して、Ｓ1＝Ｓ3とな
ったとき、入力信号Ｄinとクロック信号CLK0との位相同
期がとれていると判断し、取込み値Ｓ2を再生した出力
信号Ｄoutとして出力する。Ｓ1≠Ｓ3の場合は、制御信
号Ｓcで切換えスイッチSWを切換えて入力信号Ｄinに順
次一定値ごとの遅延を与え、Ｓ1＝Ｓ3となるまでこれを
繰返すようにしている。
回路に取込み値Ｓ1およびＳ3を比較して、Ｓ1＝Ｓ3とな
ったとき、入力信号Ｄinとクロック信号CLK0との位相同
期がとれていると判断し、取込み値Ｓ2を再生した出力
信号Ｄoutとして出力する。Ｓ1≠Ｓ3の場合は、制御信
号Ｓcで切換えスイッチSWを切換えて入力信号Ｄinに順
次一定値ごとの遅延を与え、Ｓ1＝Ｓ3となるまでこれを
繰返すようにしている。
（参照、Proc.International Zurich Seminar on Dig
ital Communications,1986,C4.1-C4.4） 〔発明が解決しようとする課題〕 上述した従来例は、フリップフロップFF4およびFF6の
取込み値Ｓ1＝Ｓ3となるまで入力信号Ｄinに対して１つ
づつ遅延値を変える構成のため、位相差検出回路や最適
遅延値設定回路の構成が複雑となり、その都度Ｓ1＝Ｓ3
になるように入力信号の遅延時間を設定しなければなら
ないので、位相差を検出してから安定させるまでに時間
がかかるという欠点がある。
ital Communications,1986,C4.1-C4.4） 〔発明が解決しようとする課題〕 上述した従来例は、フリップフロップFF4およびFF6の
取込み値Ｓ1＝Ｓ3となるまで入力信号Ｄinに対して１つ
づつ遅延値を変える構成のため、位相差検出回路や最適
遅延値設定回路の構成が複雑となり、その都度Ｓ1＝Ｓ3
になるように入力信号の遅延時間を設定しなければなら
ないので、位相差を検出してから安定させるまでに時間
がかかるという欠点がある。
本発明の目的は、安定するまで短時間で済み、簡単な
回路構成のビット位相同期回路を提供することにある。
回路構成のビット位相同期回路を提供することにある。
本発明のビット位相同期回路は、請求項１のものは占
有率が50％の第１のクロック信号の供給手段と、第１の
クロック信号と周期が等しく、かつ1/4周期位相がずれ
た第２のクロック信号の供給手段と、第１のクロック信
号をデータ入力端子に、前記入力信号をクロック端子に
入力して、該入力信号の信号レベルの立上りまたは立下
り時に、入力された第１のクロック信号をラッチする第
１のフリップフロップと、第２のクロック信号を反転す
るインバータと、予め、第１のフリップフロップより出
力されるラッチされた第１のクロック信号の高低レベル
による２状態のそれぞれと、第２のクロック信号と前記
インバータの出力するクロック信号との２個のクロック
信号のいずれか一方または他方との対応が設定されてお
り、選択制御端子に入力された該フリップフロップの出
力レベルにより入力された前記２個のクロック信号中か
ら対応する１個のクロック信号を選択するセレクタと、
前記入力信号をデータ入力端子に、また前記セレクタの
出力したクロック信号をクロック端子に入力して、該ク
ロック信号の立上りまたは立下り時に、入力された前記
入力信号をラッチする第２のフリップフロップとを有し
ている。
有率が50％の第１のクロック信号の供給手段と、第１の
クロック信号と周期が等しく、かつ1/4周期位相がずれ
た第２のクロック信号の供給手段と、第１のクロック信
号をデータ入力端子に、前記入力信号をクロック端子に
入力して、該入力信号の信号レベルの立上りまたは立下
り時に、入力された第１のクロック信号をラッチする第
１のフリップフロップと、第２のクロック信号を反転す
るインバータと、予め、第１のフリップフロップより出
力されるラッチされた第１のクロック信号の高低レベル
による２状態のそれぞれと、第２のクロック信号と前記
インバータの出力するクロック信号との２個のクロック
信号のいずれか一方または他方との対応が設定されてお
り、選択制御端子に入力された該フリップフロップの出
力レベルにより入力された前記２個のクロック信号中か
ら対応する１個のクロック信号を選択するセレクタと、
前記入力信号をデータ入力端子に、また前記セレクタの
出力したクロック信号をクロック端子に入力して、該ク
ロック信号の立上りまたは立下り時に、入力された前記
入力信号をラッチする第２のフリップフロップとを有し
ている。
請求項２のものは、請求項１のものにおいて前記第２
のフリップフロップの出力信号をデータ入力端子に、ま
た前記第１のクロック信号をクロック端子に入力して、
該クロック信号の信号レベルの立上りまたは立下り時
に、入力された信号をラッチする第３のフリップフロッ
プを有している。
のフリップフロップの出力信号をデータ入力端子に、ま
た前記第１のクロック信号をクロック端子に入力して、
該クロック信号の信号レベルの立上りまたは立下り時
に、入力された信号をラッチする第３のフリップフロッ
プを有している。
請求項３のものは、請求項１または２のものにおいて
外部より設定許可信号が入力されたときのみ、前記セレ
クタによる選択を許可し、設定許可信号が入力されない
ときはセレクタの選択内容の変更を禁止する手段を有し
ている。
外部より設定許可信号が入力されたときのみ、前記セレ
クタによる選択を許可し、設定許可信号が入力されない
ときはセレクタの選択内容の変更を禁止する手段を有し
ている。
請求項４のものは、請求項１ないし３のいずれかのも
のにおいて前記第１のフリップフロップのデータ出力端
子側に設置されて、第１のフリップフロップの出力デー
タをデータ入力端子に、また前記入力信号をクロック端
子に入力し、クロック端子に入力された前記入力信号の
ｎ回（ｎは正整数）の立上りまたは立下りの期間中、デ
ータ入力端子に入力された信号の変化が無い場合にの
み、入力された信号を前記セレクタの選択制御端子に送
出する保護回路を有している。
のにおいて前記第１のフリップフロップのデータ出力端
子側に設置されて、第１のフリップフロップの出力デー
タをデータ入力端子に、また前記入力信号をクロック端
子に入力し、クロック端子に入力された前記入力信号の
ｎ回（ｎは正整数）の立上りまたは立下りの期間中、デ
ータ入力端子に入力された信号の変化が無い場合にの
み、入力された信号を前記セレクタの選択制御端子に送
出する保護回路を有している。
請求項１のものは、占有率が50％で1/4周期位相がず
れた２個のクロック信号を用いて入力信号の立上りまた
は立下り時に一方のクロック信号をラッチし、そのラッ
チ結果により他方のクロック信号またはそのクロック信
号の反転した信号を選択して、この選択したクロック信
号で入力信号をラッチすることにより、受信装置側のク
ロックに同期したデータを出力することができる。
れた２個のクロック信号を用いて入力信号の立上りまた
は立下り時に一方のクロック信号をラッチし、そのラッ
チ結果により他方のクロック信号またはそのクロック信
号の反転した信号を選択して、この選択したクロック信
号で入力信号をラッチすることにより、受信装置側のク
ロックに同期したデータを出力することができる。
請求項２のものは請求項１のものにおいて、入力信号
でラッチするクロック信号を受信装置側のクロックとす
る場合に、再度該クロック信号で出力データをラッチす
ることにより受信装置側のクロックに同期したデータを
出力することができる。
でラッチするクロック信号を受信装置側のクロックとす
る場合に、再度該クロック信号で出力データをラッチす
ることにより受信装置側のクロックに同期したデータを
出力することができる。
請求項３のものは請求項１または２のものにおいて、
外部より設定許可信号を用いて、一旦、クロック信号を
選択した後その変更を許さず、雑音等の影響を受けない
ように防止することができる。
外部より設定許可信号を用いて、一旦、クロック信号を
選択した後その変更を許さず、雑音等の影響を受けない
ように防止することができる。
請求項４のものは請求項１ないし３のいずれかのもの
において、セレクタの選択制御信号の入力端子の前に保
護回路を設けることにより、クロック信号選択時の入力
信号の一時的なゆらぎに対して大きな余裕度を持ち、ク
ロック信号の誤った選択を防ぐことができる。
において、セレクタの選択制御信号の入力端子の前に保
護回路を設けることにより、クロック信号選択時の入力
信号の一時的なゆらぎに対して大きな余裕度を持ち、ク
ロック信号の誤った選択を防ぐことができる。
次に、本発明の実施例について図面を参照して説明す
る。
る。
第１図は本発明のビット位相同期回路の一実施例の構
成を示す回路図、第２図（ａ），（ｂ）はそれぞれ、ク
ロック信号CLK1と入力信号ＤinとセレクタSELからのデ
ータ３の位相関係を示す図、第３図は本実施例の動作を
示すタイミングチャートである。
成を示す回路図、第２図（ａ），（ｂ）はそれぞれ、ク
ロック信号CLK1と入力信号ＤinとセレクタSELからのデ
ータ３の位相関係を示す図、第３図は本実施例の動作を
示すタイミングチャートである。
第３図に示すように、受信装置側のクロック信号であ
るクロック信号CLK1に対してクロック信号CLK2は周期が
等しく位相が1/4周期遅れており、占有率はいずれも50
％である。フリップフロップFF1はそのデータ入力端子
Ｄにクロック信号CLK1が、また、クロック端子Ｃにタイ
ミング情報を含む入力信号Ｄinがそれぞれ入力されて、
その立上り点で入力されたクロック信号CLK1をラッチし
てデータ１を出力する。保護回路PRTはそのデータ入力
端子Ｄにデータ１が、また、クロック端子Ｃに前記入力
信号Ｄinがそれぞれ入力されて、入力信号Ｄinの立下り
時にデータ１をラッチし、ラッチ結果が連続２回、同一
レベルのときラッチ結果をデータ２として出力する。セ
レクタSELはその選択制御端子Ｓにデータ２が、また、
データ入力端子Ｄ0,D1のそれぞれにインバータNOTを介
するクロック信号CLK2の反転信号とクロック信号CLK2が
入力され、かつ、予め次の表１に示すデータ２とデータ
３との対応関係が設定されており、入力されたデータ２
に対応するデータ３を出力する。
るクロック信号CLK1に対してクロック信号CLK2は周期が
等しく位相が1/4周期遅れており、占有率はいずれも50
％である。フリップフロップFF1はそのデータ入力端子
Ｄにクロック信号CLK1が、また、クロック端子Ｃにタイ
ミング情報を含む入力信号Ｄinがそれぞれ入力されて、
その立上り点で入力されたクロック信号CLK1をラッチし
てデータ１を出力する。保護回路PRTはそのデータ入力
端子Ｄにデータ１が、また、クロック端子Ｃに前記入力
信号Ｄinがそれぞれ入力されて、入力信号Ｄinの立下り
時にデータ１をラッチし、ラッチ結果が連続２回、同一
レベルのときラッチ結果をデータ２として出力する。セ
レクタSELはその選択制御端子Ｓにデータ２が、また、
データ入力端子Ｄ0,D1のそれぞれにインバータNOTを介
するクロック信号CLK2の反転信号とクロック信号CLK2が
入力され、かつ、予め次の表１に示すデータ２とデータ
３との対応関係が設定されており、入力されたデータ２
に対応するデータ３を出力する。
フリップフロップFF2はそのデータ入力端子Ｄに前記
入力信号Ｄinが、また、クロック端子Ｃにデータ３がそ
れぞれ入力され、データ３の立上りで入力信号Ｄinをラ
ッチしてデータ４を出力する。フリップフロップFF3は
そのデータ入力端子Ｄにデータ４が入力され、クロック
端子Ｃに入力されるクロック信号CLK1の立上り時にデー
タ４をラッチして出力信号Ｄoutとして送出する。
入力信号Ｄinが、また、クロック端子Ｃにデータ３がそ
れぞれ入力され、データ３の立上りで入力信号Ｄinをラ
ッチしてデータ４を出力する。フリップフロップFF3は
そのデータ入力端子Ｄにデータ４が入力され、クロック
端子Ｃに入力されるクロック信号CLK1の立上り時にデー
タ４をラッチして出力信号Ｄoutとして送出する。
次に、本実施例の動作を第３図を参照して説明する。
時刻ｔ1において、入力信号Ｄinの立上り時のフリッ
プフロップFF1によるクロック信号CLK1のラッチ結果
（データ１）は高レベル（Ｈとする）となる。引続いて
時刻ｔ2およびｔ3での入力信号Ｄinの立下りと立上りに
対しては保護回路PRTは応答せず、時刻ｔ4での入力信号
Ｄinの２回目の立下り時にＨレベルのデータ１をラッチ
して、データ２として出力する。データ２はＨレベルに
あり、セレクタSELは表１の対応にしたがってデータ入
力端子Ｄ0側のクロック信号▲▼を選択し、デ
ータ３として出力する。そこで、時刻ｔ5でデータ３
（クロック信号▲▼）の立上りにより、そのと
きの入力信号Ｄinがラッチされ、以後、クロック信号▲
▼の立上り毎に入力信号Ｄinがラッチされてデ
ータ４として出力される。時刻ｔ5よりクロック信号▲
▼より1/4周期遅れた時刻ｔ6にクロック信号CL
K1が立上り、フリップフロップFF3によりデータ４がラ
ッチされ、以後、受信装置側のクロック信号CLK1に同期
して出力信号Ｄoutが送出される。
プフロップFF1によるクロック信号CLK1のラッチ結果
（データ１）は高レベル（Ｈとする）となる。引続いて
時刻ｔ2およびｔ3での入力信号Ｄinの立下りと立上りに
対しては保護回路PRTは応答せず、時刻ｔ4での入力信号
Ｄinの２回目の立下り時にＨレベルのデータ１をラッチ
して、データ２として出力する。データ２はＨレベルに
あり、セレクタSELは表１の対応にしたがってデータ入
力端子Ｄ0側のクロック信号▲▼を選択し、デ
ータ３として出力する。そこで、時刻ｔ5でデータ３
（クロック信号▲▼）の立上りにより、そのと
きの入力信号Ｄinがラッチされ、以後、クロック信号▲
▼の立上り毎に入力信号Ｄinがラッチされてデ
ータ４として出力される。時刻ｔ5よりクロック信号▲
▼より1/4周期遅れた時刻ｔ6にクロック信号CL
K1が立上り、フリップフロップFF3によりデータ４がラ
ッチされ、以後、受信装置側のクロック信号CLK1に同期
して出力信号Ｄoutが送出される。
本実施例は請求項２に従属する請求項４の場合につい
て説明したが、もし、受信装置側のクロック信号として
クロック信号CLK2を用いる場合は、フリップフロップFF
3を省いてデータ４をそのまま出力信号Ｄoutとして使用
すればよい（請求項１の場合）。さらに、設定許可信号
を用いる場合は、保護回路PRTあるいはフリップフロッ
プFF1のクロック端子Ｃの前段にゲート回路を設け、設
定許可信号が入力された時のみ入力信号Ｄinが保護回路
PRTあるいはフリップフロップFF1のクロック端子Ｃに入
力されるようにすればよいことは明らかである（請求項
３の場合）。
て説明したが、もし、受信装置側のクロック信号として
クロック信号CLK2を用いる場合は、フリップフロップFF
3を省いてデータ４をそのまま出力信号Ｄoutとして使用
すればよい（請求項１の場合）。さらに、設定許可信号
を用いる場合は、保護回路PRTあるいはフリップフロッ
プFF1のクロック端子Ｃの前段にゲート回路を設け、設
定許可信号が入力された時のみ入力信号Ｄinが保護回路
PRTあるいはフリップフロップFF1のクロック端子Ｃに入
力されるようにすればよいことは明らかである（請求項
３の場合）。
このようにして、いずれの実施例においても、第２図
（ａ）に示すように、入力信号Ｄinの立上りがクロック
信号CLK1のＨレベルの期間Ａにあるときはデータ３とし
てクロック信号▲▼を選択し、一方、第２図
（ｂ）に示すように、入力信号Ｄinの立上りがクロック
信号CLK1の低レベル（Ｌとする）の期間Ｂにあるときは
データ３としてクロック信号CLK2を選択するので、フリ
ップフロップFF2は確実に入力信号Ｄinを選択されたク
ロック信号でラッチすることができる。
（ａ）に示すように、入力信号Ｄinの立上りがクロック
信号CLK1のＨレベルの期間Ａにあるときはデータ３とし
てクロック信号▲▼を選択し、一方、第２図
（ｂ）に示すように、入力信号Ｄinの立上りがクロック
信号CLK1の低レベル（Ｌとする）の期間Ｂにあるときは
データ３としてクロック信号CLK2を選択するので、フリ
ップフロップFF2は確実に入力信号Ｄinを選択されたク
ロック信号でラッチすることができる。
以上説明したように本発明は、1/4周期位相のずれた
２個のクロック信号を用い、入力信号の立上りまたは立
下り時に１方のクロック信号をラッチして、そのラッチ
結果により他方のクロック信号またはそのクロック信号
の反転信号を選択し、選択したクロック信号で入力信号
をラッチすることにより、受信装置側のクロックに位相
が合ったデータを出力することができ、構成が簡単で安
定するまで短時間ですむビット位相同期回路を提供でき
る効果がある。さらに設定許可信号を設けることによ
り、一旦、設定したクロック信号をその後の入力信号の
雑音等の影響から保護することができ、また、保護回路
を設けることにより、クロック信号選択時の入力信号の
一時的なゆらぎに対して大きな余裕度を持ち、クロック
信号の誤った選択を防ぐことができる効果がある。
２個のクロック信号を用い、入力信号の立上りまたは立
下り時に１方のクロック信号をラッチして、そのラッチ
結果により他方のクロック信号またはそのクロック信号
の反転信号を選択し、選択したクロック信号で入力信号
をラッチすることにより、受信装置側のクロックに位相
が合ったデータを出力することができ、構成が簡単で安
定するまで短時間ですむビット位相同期回路を提供でき
る効果がある。さらに設定許可信号を設けることによ
り、一旦、設定したクロック信号をその後の入力信号の
雑音等の影響から保護することができ、また、保護回路
を設けることにより、クロック信号選択時の入力信号の
一時的なゆらぎに対して大きな余裕度を持ち、クロック
信号の誤った選択を防ぐことができる効果がある。
第１図は本発明のビット位相同期回路の一実施例の構成
を示す回路図、第２図（ａ），（ｂ）はそれぞれ、クロ
ック信号CLK1と入力信号ＤinとセレクタSELからのデー
タ３の位相関係を示す図、第３図は本実施例の動作を示
すタイミングチャート、第４図はビット位相同期回路の
従来例を示す構成図、第５図は第４図のクロック信号CL
K0に対するデータ取込みの説明図である。 FF1,FF2,FF3……フリップフロップ、PRT……保護回路、
SEL……セレクタ、NOT……インバータ、CLK1,CLK2……
クロック信号、1,2,3,4……データ、Ｄin……入力信
号、Ｄout……出力信号、D,D0,D1……データ入力端子、
Ｑ……データ出力端子、Ｃ……クロック端子、Ｓ……選
択制御端子。
を示す回路図、第２図（ａ），（ｂ）はそれぞれ、クロ
ック信号CLK1と入力信号ＤinとセレクタSELからのデー
タ３の位相関係を示す図、第３図は本実施例の動作を示
すタイミングチャート、第４図はビット位相同期回路の
従来例を示す構成図、第５図は第４図のクロック信号CL
K0に対するデータ取込みの説明図である。 FF1,FF2,FF3……フリップフロップ、PRT……保護回路、
SEL……セレクタ、NOT……インバータ、CLK1,CLK2……
クロック信号、1,2,3,4……データ、Ｄin……入力信
号、Ｄout……出力信号、D,D0,D1……データ入力端子、
Ｑ……データ出力端子、Ｃ……クロック端子、Ｓ……選
択制御端子。
Claims (4)
- 【請求項１】同期式信号伝送回路の受信側で入力信号の
ビット同期をとるビット位相同期回路であって、 占有率が50％の第１のクロック信号の供給手段と、 第１のクロック信号と同期が等しく、かつ1/4周期位相
がずれた第２のクロック信号の供給手段と、 第１のクロック信号をデータ入力端子に、前記入力信号
をクロック端子に入力して、該入力信号の信号レベルの
立上りまたは立下り時に、入力された第１のクロック信
号をラッチする第１のフリップフロップと、 第２のクロック信号を反転するインバータと、 予め、第１のフリップフロップより出力されるラッチさ
れた第１のクロック信号の高低レベルによる２状態のそ
れぞれと、第２のクロック信号と前記インバータの出力
するクロック信号との２個のクロック信号のいずれか一
方または他方との対応が設定されており、選択制御端子
に入力された該フリップフロップの出力レベルにより入
力された前記２個のクロック信号中から対応する１個の
クロック信号を選択するセレクタと、 前記入力信号をデータ入力端子に、また前記セレクタの
出力したクロック信号をクロック端子に入力して、該ク
ロック信号の立上りまたは立下り時に、入力された前記
入力信号をラッチする第２のフリップフロップとを有す
るビット位相同期回路。 - 【請求項２】前記第２のフリップフロップの出力信号を
データ入力端子に、また前記第１のクロック信号をクロ
ック端子に入力して、該クロック信号の信号レベルの立
上りまたは立下り時に、入力された信号をラッチする第
３のフリップフロップを有する請求項１記載のビット位
相同期回路。 - 【請求項３】外部より設定許可信号が入力されたときの
み、前記セレクタによる選択を許可し、設定許可信号が
入力されないときはセレクタの選択内容の変更を禁止す
る手段を有する請求項１または２記載のビット位相同期
回路。 - 【請求項４】前記第１のフリップフロップのデータ出力
端子側に設置されて、第１のフリップフロップの出力デ
ータをデータ入力端子に、また前記入力信号をクロック
端子に入力し、クロック端子に入力された前記入力信号
のｎ回（ｎは正整数）の立上りまたは立下りの期間中、
データ入力端子に入力された信号の変化が無い場合にの
み、入力された信号を前記セレクタの選択制御端子に送
出する保護回路を有する請求項１ないし３のいずれかの
項記載のビット位相同期回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1252066A JP2769530B2 (ja) | 1989-09-29 | 1989-09-29 | ビット位相同期回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1252066A JP2769530B2 (ja) | 1989-09-29 | 1989-09-29 | ビット位相同期回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH03117128A JPH03117128A (ja) | 1991-05-17 |
| JP2769530B2 true JP2769530B2 (ja) | 1998-06-25 |
Family
ID=17232079
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1252066A Expired - Fee Related JP2769530B2 (ja) | 1989-09-29 | 1989-09-29 | ビット位相同期回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2769530B2 (ja) |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5963835A (ja) * | 1982-10-04 | 1984-04-11 | Hitachi Ltd | ビツト同期回路 |
-
1989
- 1989-09-29 JP JP1252066A patent/JP2769530B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH03117128A (ja) | 1991-05-17 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| EP0477582B1 (en) | Digital frequency multiplication and data serialization circuits | |
| US4970405A (en) | Clock selection circuit for selecting one of a plurality of clock pulse signals | |
| US5689533A (en) | Refined timing recovery circuit | |
| US5534805A (en) | Synchronized clock generating apparatus | |
| US5128970A (en) | Non-return to zero synchronizer | |
| GB2359706A (en) | Synchronising data and clock signals using a programmable delay circuit | |
| JP2597239B2 (ja) | ディジタル位相同期ループ及び該ディジタル位相同期ループを具える受信機及びその制御方法 | |
| US5781765A (en) | System for data synchronization between two devices using four time domains | |
| JP2769530B2 (ja) | ビット位相同期回路 | |
| US4955040A (en) | Method and apparatus for generating a correction signal in a digital clock recovery device | |
| US5442658A (en) | Synchronization apparatus for a synchronous data processing system | |
| JP2702257B2 (ja) | ビット位相同期回路 | |
| JPH0888624A (ja) | シリアルデジタル信号の標本化方法 | |
| CA2021348C (en) | Elastic store memory circuit | |
| JPS61127243A (ja) | ビツト位相同期回路 | |
| US5491438A (en) | Synchronized clock generating apparatus | |
| EP0304450B1 (en) | Method and apparatus for obtaining high frequency resolution of a low frequency signal | |
| US6181757B1 (en) | Retiming method and means | |
| US4327442A (en) | Clock recovery device | |
| JP3132657B2 (ja) | クロック切替回路 | |
| JP3044096B2 (ja) | データ乗換回路 | |
| JP2982138B2 (ja) | ビット位相同期回路 | |
| US6219393B1 (en) | Semiconductor integrated circuit device | |
| JP2620170B2 (ja) | 信号断検出回路 | |
| EP0590212A1 (en) | Synchronization apparatus for a synchronous data communication system |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |