JPH03240336A - ビット位相同期回路 - Google Patents
ビット位相同期回路Info
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- JPH03240336A JPH03240336A JP2036146A JP3614690A JPH03240336A JP H03240336 A JPH03240336 A JP H03240336A JP 2036146 A JP2036146 A JP 2036146A JP 3614690 A JP3614690 A JP 3614690A JP H03240336 A JPH03240336 A JP H03240336A
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- signal
- input
- clock
- flip
- clock signal
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Links
- 230000000630 rising effect Effects 0.000 claims description 25
- 230000001360 synchronised effect Effects 0.000 claims description 5
- 230000008054 signal transmission Effects 0.000 claims 2
- 238000013459 approach Methods 0.000 abstract description 2
- 238000010586 diagram Methods 0.000 description 11
- 230000000694 effects Effects 0.000 description 3
- 230000003111 delayed effect Effects 0.000 description 1
- 238000000034 method Methods 0.000 description 1
- 230000007704 transition Effects 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
- H04L7/00—Arrangements for synchronising receiver with transmitter
- H04L7/02—Speed or phase control by the received code signals, the signals containing no special synchronisation information
- H04L7/033—Speed or phase control by the received code signals, the signals containing no special synchronisation information using the transitions of the received signal to control the phase of the synchronising-signal-generating means, e.g. using a phase-locked loop
- H04L7/0337—Selecting between two or more discretely delayed clocks or selecting between two or more discretely delayed received code signals
Landscapes
- Synchronisation In Digital Transmission Systems (AREA)
- Manipulation Of Pulses (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
[産業上の利用分野]
本発明は、ビット位相同期回路に関し、特に交換機の通
話路装置におけるビット位相同期回路に関する。
話路装置におけるビット位相同期回路に関する。
[従来の技術]
従来、位相ジッタを除去する位相同期回路として、例え
ば、特願昭63−154845号があり、この従来例を
第9図に示す。この方式は、占有率が50%で 174
周期ずつずれた4個のクロック信号CLK。
ば、特願昭63−154845号があり、この従来例を
第9図に示す。この方式は、占有率が50%で 174
周期ずつずれた4個のクロック信号CLK。
CLに2. CLに、、 CLK、を用意しておいて、
このうち、互いに174周期ずれた2個のクロック信号
CL K ICL K 2をフリップフロップ101.
102にそれぞれ入力し、入力信号DI、、の立上りま
たは立下りでラッチして、該ラッチ結果の高低レベルの
組合せにより、セレクタ103において入力された4個
のクロック信号中から該当する1個のクロック信号を選
択し、選択したクロック信号を用いてフリップフロップ
104で前記入力信号をラッチすることにより、入力信
号を再生している。なお、最終的に受信側クロック信号
(第9図ではクロック信号CLK+)に位相を合わせる
ため、セレクタ109により遅延回路105.106.
107.108から最適な遅延時間を選択し、再びフリ
ップフロップ110で受信側クロック信号CLKIでラ
ッチしている。
このうち、互いに174周期ずれた2個のクロック信号
CL K ICL K 2をフリップフロップ101.
102にそれぞれ入力し、入力信号DI、、の立上りま
たは立下りでラッチして、該ラッチ結果の高低レベルの
組合せにより、セレクタ103において入力された4個
のクロック信号中から該当する1個のクロック信号を選
択し、選択したクロック信号を用いてフリップフロップ
104で前記入力信号をラッチすることにより、入力信
号を再生している。なお、最終的に受信側クロック信号
(第9図ではクロック信号CLK+)に位相を合わせる
ため、セレクタ109により遅延回路105.106.
107.108から最適な遅延時間を選択し、再びフリ
ップフロップ110で受信側クロック信号CLKIでラ
ッチしている。
[発明が解決しようとする課題]
上述した従来例は、1/4周期ずつ位相がずれた4個の
クロック信号を使用するため、l/4周期遅延させる回
路が必要となり、しかも、本方式においてビット位相同
期回路の機能を正常に動作させるには、この遅延調整を
厳密にしなければならず、しかも、クロック周波数が変
れば再度遅延調整をしなければならないという欠点があ
る。
クロック信号を使用するため、l/4周期遅延させる回
路が必要となり、しかも、本方式においてビット位相同
期回路の機能を正常に動作させるには、この遅延調整を
厳密にしなければならず、しかも、クロック周波数が変
れば再度遅延調整をしなければならないという欠点があ
る。
本発明の目的は、厳密な遅延調整を不要とし、かつ、ク
ロック周波数が変ってもそのまま使用できる、LSI化
に適したビット位相同期回路を提供することにある。
ロック周波数が変ってもそのまま使用できる、LSI化
に適したビット位相同期回路を提供することにある。
[課題を解決するための手段1
本発明のビット位相同期回路の請求項1のものは、
入力信号を入力端子に、また受信側のクロック信号をク
ロック端子に入力して、該クロック信号の立上り時点で
入力信号をラッチする第1のフリップフロップと、 入力信号を入力端子に、また受信側のクロック信号をク
ロック端子に入力して、該クロック信号の立下り時点で
入力信号をラッチする第2のフリップフロップと・ 第1のフリップフロップの出力信号と第2のフリップフ
ロップの出力信号を入力して、そのいずれか一方を別途
送られてくる制御信号により選択して出力するセレクタ
と、 セレクタで選択しているフリップフロップ側のクロック
信号のあるラッチ時点から次のラッチ時点までの間に前
記入力信号のレベルの変化点が2つ以上存在したら、セ
レクタで選択しているフリップフロップの出力信号を他
方のフリ・ンブフロツブの出力信号に変更するように制
御する制御信号を前記セレクタに送出する制御回路とを
有している。
ロック端子に入力して、該クロック信号の立上り時点で
入力信号をラッチする第1のフリップフロップと、 入力信号を入力端子に、また受信側のクロック信号をク
ロック端子に入力して、該クロック信号の立下り時点で
入力信号をラッチする第2のフリップフロップと・ 第1のフリップフロップの出力信号と第2のフリップフ
ロップの出力信号を入力して、そのいずれか一方を別途
送られてくる制御信号により選択して出力するセレクタ
と、 セレクタで選択しているフリップフロップ側のクロック
信号のあるラッチ時点から次のラッチ時点までの間に前
記入力信号のレベルの変化点が2つ以上存在したら、セ
レクタで選択しているフリップフロップの出力信号を他
方のフリ・ンブフロツブの出力信号に変更するように制
御する制御信号を前記セレクタに送出する制御回路とを
有している。
請求項2のものは、請求項1において、第2のフリップ
フロップの出力信号を入力端子に、また受信側クロック
信号をクロック端子に入力して、出力信号をクロック信
号の立上り点でラッチし、ラッチした出力信号をセレク
タの一方の入力として入力する第3のフリップフロップ
を有している。
フロップの出力信号を入力端子に、また受信側クロック
信号をクロック端子に入力して、出力信号をクロック信
号の立上り点でラッチし、ラッチした出力信号をセレク
タの一方の入力として入力する第3のフリップフロップ
を有している。
請求項3のものは、請求項1において、第1のフリップ
フロップの6力信号を入力端子に、また受信側クロック
信号をクロック端子に入力して、出力信号をクロック信
号の立下り時点でラッチし、ラッチした出力信号をセレ
クタの一方の入力として入力する第4のフリップフロッ
プを有している。
フロップの6力信号を入力端子に、また受信側クロック
信号をクロック端子に入力して、出力信号をクロック信
号の立下り時点でラッチし、ラッチした出力信号をセレ
クタの一方の入力として入力する第4のフリップフロッ
プを有している。
請求項4のものは、
受信側クロック信号を入力し、入力されたクロック信号
を反転したクロック信号を作成し、別途送られてくる制
御信号により入力されたクロック信号と反転したクロッ
ク信号のいずれか一方を出力するクロック作成回路と、 前記入力信号を入力端子に、前記クロック作成回路の出
力したクロック信号をクロック端子に人力し、該クロッ
ク信号の立上りまたは立下り時点で入力信号をラッチす
るフリップフロップと、前記フリップフロップにおいて
、クロック信号で入力信号をラッチしたラッチ時点から
次のラッチ時点までの間に、前記入力信号のレベルの変
化点が2つ以上存在したら、前記クロック作成回路が出
力しているクロック信号を他方のクロック信号に変更す
るように制御する制御信号をクロック作成回路に送出す
る制御回路とを有している。
を反転したクロック信号を作成し、別途送られてくる制
御信号により入力されたクロック信号と反転したクロッ
ク信号のいずれか一方を出力するクロック作成回路と、 前記入力信号を入力端子に、前記クロック作成回路の出
力したクロック信号をクロック端子に人力し、該クロッ
ク信号の立上りまたは立下り時点で入力信号をラッチす
るフリップフロップと、前記フリップフロップにおいて
、クロック信号で入力信号をラッチしたラッチ時点から
次のラッチ時点までの間に、前記入力信号のレベルの変
化点が2つ以上存在したら、前記クロック作成回路が出
力しているクロック信号を他方のクロック信号に変更す
るように制御する制御信号をクロック作成回路に送出す
る制御回路とを有している。
請求項5のものは、請求項4において、フリップフロッ
プの出力信号を入力し、受信側クロック信号に位相を合
わせて出力する遅延調整回路を有している。
プの出力信号を入力し、受信側クロック信号に位相を合
わせて出力する遅延調整回路を有している。
[作用]
請求項1のものは、第1と第2のフリップフロップによ
り人力信号を、それぞれクロック信号の立上りと立下り
でラッチし、そのいずれか一方のラッチ結果を6力信号
として8カするものである。入力信号の変化点と現在選
択しているフリップフロップ側のラッチ位置が近づいて
くると、そのあるラッチ時点から次のラッチ時点までの
ラッチ間隔の間に、2個以上の入力信号の変化点が存在
するような場合が生じる。そこで、制御回路は現在選択
しているフリップフロップ側の1つのラッチ間隔の間に
2個以上入力信号の変化点が存在した時、入力信号の変
化点が現在選択している側のクロック信号のラッチ時点
に近づいていると判断し、セレクタで他方のフリップフ
ロップのラッチ結果を選択するように変更することによ
り、ジッタがあっても、入力信号を安定して正確に受信
側クロック信号でラッチすることができる。
り人力信号を、それぞれクロック信号の立上りと立下り
でラッチし、そのいずれか一方のラッチ結果を6力信号
として8カするものである。入力信号の変化点と現在選
択しているフリップフロップ側のラッチ位置が近づいて
くると、そのあるラッチ時点から次のラッチ時点までの
ラッチ間隔の間に、2個以上の入力信号の変化点が存在
するような場合が生じる。そこで、制御回路は現在選択
しているフリップフロップ側の1つのラッチ間隔の間に
2個以上入力信号の変化点が存在した時、入力信号の変
化点が現在選択している側のクロック信号のラッチ時点
に近づいていると判断し、セレクタで他方のフリップフ
ロップのラッチ結果を選択するように変更することによ
り、ジッタがあっても、入力信号を安定して正確に受信
側クロック信号でラッチすることができる。
請求項2または3のものは、請求項1において第2また
は第1のフリップフロップの出力信号を、第3または第
4のフリップフロップにより、それぞれ再度受信側クロ
ック信号の立上り点または立下り点でラッチすることに
より、セレクタで2個の入力のどちらを選択しても、受
信側クロック信号の立上り点または立下り点に同期した
データを得ることができる。
は第1のフリップフロップの出力信号を、第3または第
4のフリップフロップにより、それぞれ再度受信側クロ
ック信号の立上り点または立下り点でラッチすることに
より、セレクタで2個の入力のどちらを選択しても、受
信側クロック信号の立上り点または立下り点に同期した
データを得ることができる。
請求項4のものはクロック信号またはクロック作成回路
で作成したその反転したクロック信号のいずれかのクロ
ック信号で入力信号を特徴とする請求項1と同様に、制
御回路により1つのラッチ間隔の間に前記入力信号のレ
ベルの変化点が2つ以上存在したら、他方のクロック信
号に変更することにより、ジッタがあっても、入力信号
を安定して正確に受信側クロック信号でラッチすること
ができる。
で作成したその反転したクロック信号のいずれかのクロ
ック信号で入力信号を特徴とする請求項1と同様に、制
御回路により1つのラッチ間隔の間に前記入力信号のレ
ベルの変化点が2つ以上存在したら、他方のクロック信
号に変更することにより、ジッタがあっても、入力信号
を安定して正確に受信側クロック信号でラッチすること
ができる。
請求項5は請求項4において、フリップフロップの出力
信号を遅延調整することにより、受信側クロック信号に
位相を合わせている。
信号を遅延調整することにより、受信側クロック信号に
位相を合わせている。
[実施例]
次に、本発明の実施例について図面を参照して説明する
。
。
第1図は本発明のビット位相同期回路の請求項1にした
がうl実施例の基本構成を示す回路図である。
がうl実施例の基本構成を示す回路図である。
入力信号Dinはフリップフロップ1および2の入力端
子りに入力され、この人力信号Dinをフリップフロッ
プlはクロック信号CLKの立上り時点でラッチし、フ
リップフロップ2はクロック信号CLKをインバータ1
1を通して反転した反転クロック信号CLにの立上り時
点でラッチする(これは、クロック信号CLKの立下り
時点でラッチすることと同義である)、セレクタ4は、
制御回路5の制御により、2個のラッチされた入力のう
ち指定された1個を出力信号Dautとして出力する。
子りに入力され、この人力信号Dinをフリップフロッ
プlはクロック信号CLKの立上り時点でラッチし、フ
リップフロップ2はクロック信号CLKをインバータ1
1を通して反転した反転クロック信号CLにの立上り時
点でラッチする(これは、クロック信号CLKの立下り
時点でラッチすることと同義である)、セレクタ4は、
制御回路5の制御により、2個のラッチされた入力のう
ち指定された1個を出力信号Dautとして出力する。
制御回路5は、現在選択している側のクロック信号のラ
ッチ時点から次のラッチ時点までの間に入力信号Din
の変化点が2個以上存在したら、入力信号Di。の変化
点とセレクタ4で選択しているクロック信号の立上り時
点が同時刻付近になり、正確にラッチできなくなったと
判断して、他方の、現在選択しているクロック信号とは
逆相の反転クロック信号CLKでラッチした結果を選択
しなおすことにより、入力信号Dlnを正確にラッチし
た結果を出力することができる。
ッチ時点から次のラッチ時点までの間に入力信号Din
の変化点が2個以上存在したら、入力信号Di。の変化
点とセレクタ4で選択しているクロック信号の立上り時
点が同時刻付近になり、正確にラッチできなくなったと
判断して、他方の、現在選択しているクロック信号とは
逆相の反転クロック信号CLKでラッチした結果を選択
しなおすことにより、入力信号Dlnを正確にラッチし
た結果を出力することができる。
第2図は請求項2にしたがう1実施例の基本構成を示す
回路図である。
回路図である。
本構成は第1図のフリップフロップ2とセレクタ4の間
にフリップフロップ3を追加したもので、フリップフロ
ップ2で反転クロック信号口でラッチしたデータを、さ
らにフリップフロップ3でクロック信号CLKでラッチ
することにより、セレクタ4でどちらの入力信号を選択
してもクロック信号CLにに位相の合った出力信号り。
にフリップフロップ3を追加したもので、フリップフロ
ップ2で反転クロック信号口でラッチしたデータを、さ
らにフリップフロップ3でクロック信号CLKでラッチ
することにより、セレクタ4でどちらの入力信号を選択
してもクロック信号CLにに位相の合った出力信号り。
utを出力することができる。
次に、第2図においてフリップフロップ3をフリップフ
ロップ2とセレクタ4の間ではなく、フリップフロップ
1とセレクタ4の間に入れ、反転クロック信号CLKで
ラッチすれば、反転クロック信号CLKに位相のあった
出力信号Dautを出力することができる。これは請求
項3の実施例の基本構成を示すものとなる(図示省略)
。
ロップ2とセレクタ4の間ではなく、フリップフロップ
1とセレクタ4の間に入れ、反転クロック信号CLKで
ラッチすれば、反転クロック信号CLKに位相のあった
出力信号Dautを出力することができる。これは請求
項3の実施例の基本構成を示すものとなる(図示省略)
。
第3図は、第2図に示す実施例の具体的な構成を示す回
路図、第4図は第3図の実施例の動作を説明するタイミ
ングチャートである。
路図、第4図は第3図の実施例の動作を説明するタイミ
ングチャートである。
フリップフロップ1.2,3.セレクタ4の構成と動作
は第2図と同様であるので、制御回路5について説明す
る。遅延回路IOとイクスクルースシブオア13は入力
信号Dinの立上りまたは立下りの変化点があればパル
スを発生する。発生したパルスはカウンタ8および9の
クロック端子Cに入力される。カウンタ8および9はク
ロック端子Cに入力されたパルス数を計数して、2進数
で端子Qo、 Qlから出力する。カウンタ8,9のリ
セット端子Rにはそれぞれクロック信号CLK 、反転
クロック信号CLにが入力され、それぞれのクロック信
号の立上り時点でリセットされる。通常、ある立上り時
点から次の立上り時点の間には入力信号Dll’lの変
化点がOまたは1個だけしか存在していないが、入力信
号DIF+の変化点とクロック信号の立上り時点が近接
してくると2個存在する場合が生じる。セレクタ6で現
在選択している側のカウンタで計数して計数値が2にな
った場合、Qo =0、Q+=tとなり、出力Q、はセ
レクタ6を通してフリップフロップ7のクロック端子C
に入力される。フリップフロップ7ではクロック端子C
に人力されたレベルの立上り点で出力Qのレベルが反転
し、セレクタ4およびSを切り換える。このようにする
ことによりクロック信号CLKの立上りに位相が合った
信号を出力信号Doutとして正確に出力することがで
きる。
は第2図と同様であるので、制御回路5について説明す
る。遅延回路IOとイクスクルースシブオア13は入力
信号Dinの立上りまたは立下りの変化点があればパル
スを発生する。発生したパルスはカウンタ8および9の
クロック端子Cに入力される。カウンタ8および9はク
ロック端子Cに入力されたパルス数を計数して、2進数
で端子Qo、 Qlから出力する。カウンタ8,9のリ
セット端子Rにはそれぞれクロック信号CLK 、反転
クロック信号CLにが入力され、それぞれのクロック信
号の立上り時点でリセットされる。通常、ある立上り時
点から次の立上り時点の間には入力信号Dll’lの変
化点がOまたは1個だけしか存在していないが、入力信
号DIF+の変化点とクロック信号の立上り時点が近接
してくると2個存在する場合が生じる。セレクタ6で現
在選択している側のカウンタで計数して計数値が2にな
った場合、Qo =0、Q+=tとなり、出力Q、はセ
レクタ6を通してフリップフロップ7のクロック端子C
に入力される。フリップフロップ7ではクロック端子C
に人力されたレベルの立上り点で出力Qのレベルが反転
し、セレクタ4およびSを切り換える。このようにする
ことによりクロック信号CLKの立上りに位相が合った
信号を出力信号Doutとして正確に出力することがで
きる。
次に、第4図を用いて本実施例の動作を説明する。なお
、各波形■ないし■は第3図中の対応する位置での信号
波形を示す。また、セレクタ4および6の選択条件は次
の表1に示すようになっている。
、各波形■ないし■は第3図中の対応する位置での信号
波形を示す。また、セレクタ4および6の選択条件は次
の表1に示すようになっている。
いま、時刻t3までは、データ■がLどなっているので
、表1より出力信号り。ut■はデータ■が、データ0
はデータ0が、それぞれ選択されていろ。クロック信号
CLに■の立上り時刻t、から次の立上り時刻t4まで
の間に入力信号■の変化点t2とt、が2個存在すると
、カウンタ8がこれをカウントしてその出力Ql@は時
刻t3でLからHとなり、セレクタ6を通ってフリップ
フロップ7のクロック端子Cに入力される。そこで、フ
リップフロップ7のa力Q■はLからHに転じ、これに
より表1にしたがってデータ■はデータ■が、データ0
はデータ■が、それぞれ選択される。すなわち、反転ク
ロック信号CLに◎でラッチした方のデータを選択する
ことにより、例えば時刻t、に見られるように、フリッ
プフロップ2は正確に入力信号Din■をラッチし、デ
ータ■として出力することができる。時刻上6において
、フリップフロップ3でデータ■をクロックイ言号CL
Kでラッチしてデータ■を出力し、最終的にクロック信
号CLにに位相の合ったaカ信号Daut■を出力する
ことができる。
、表1より出力信号り。ut■はデータ■が、データ0
はデータ0が、それぞれ選択されていろ。クロック信号
CLに■の立上り時刻t、から次の立上り時刻t4まで
の間に入力信号■の変化点t2とt、が2個存在すると
、カウンタ8がこれをカウントしてその出力Ql@は時
刻t3でLからHとなり、セレクタ6を通ってフリップ
フロップ7のクロック端子Cに入力される。そこで、フ
リップフロップ7のa力Q■はLからHに転じ、これに
より表1にしたがってデータ■はデータ■が、データ0
はデータ■が、それぞれ選択される。すなわち、反転ク
ロック信号CLに◎でラッチした方のデータを選択する
ことにより、例えば時刻t、に見られるように、フリッ
プフロップ2は正確に入力信号Din■をラッチし、デ
ータ■として出力することができる。時刻上6において
、フリップフロップ3でデータ■をクロックイ言号CL
Kでラッチしてデータ■を出力し、最終的にクロック信
号CLにに位相の合ったaカ信号Daut■を出力する
ことができる。
第5図は、請求項4にしたがう1実施例の基本構成を示
す回路図である。
す回路図である。
入力信号Dlnはフリップフロップ51の入力端子りに
入力され、クロック作成回路52により出力されたクロ
ック信号によってラッチされて、出力信号り。utとし
て出力される。クロック作成回路52は、クロック信号
CLKが入力され、制御回路53の制御によりクロック
信号CLにまたは作成した反転クロック信号CLKのい
ずれかを出力する。制御回路53は現在選択されている
側のクロック信号が入力され、このクロック信号の1つ
のラッチ時点から次のラッチ時点までのラッチ区間の間
に入力信号Denの変化点が2個以上存在すれば、現在
出力しているクロック信号を他方のクロック信号に変更
するようにクロック作成回路52に指示する。このよう
にすることにより、入力信号りいの変化点とフリップフ
ロップ51でラッチするクロック信号の立上り時点が同
時刻付近になり、正確にラッチできなくなったと判断し
て他方の現在選択しているクロック信号と逆相の反転ク
ロック信号CLKを用いることにより、入力信号DI、
、を正確にラッチすることができる。
入力され、クロック作成回路52により出力されたクロ
ック信号によってラッチされて、出力信号り。utとし
て出力される。クロック作成回路52は、クロック信号
CLKが入力され、制御回路53の制御によりクロック
信号CLにまたは作成した反転クロック信号CLKのい
ずれかを出力する。制御回路53は現在選択されている
側のクロック信号が入力され、このクロック信号の1つ
のラッチ時点から次のラッチ時点までのラッチ区間の間
に入力信号Denの変化点が2個以上存在すれば、現在
出力しているクロック信号を他方のクロック信号に変更
するようにクロック作成回路52に指示する。このよう
にすることにより、入力信号りいの変化点とフリップフ
ロップ51でラッチするクロック信号の立上り時点が同
時刻付近になり、正確にラッチできなくなったと判断し
て他方の現在選択しているクロック信号と逆相の反転ク
ロック信号CLKを用いることにより、入力信号DI、
、を正確にラッチすることができる。
第6図は、請求項5にしたがう1実施例の基本構成を示
す回路図である。
す回路図である。
本構成は第5図のフリップフロップ51の後に遅延調整
回路54を設けたもので、現在選択しているクロック信
号がクロック信号CLにか、反転クロック信号口かによ
って遅延調整を行い、クロック信号CLにに位相の合っ
た出力信号Deutを出力することができる。
回路54を設けたもので、現在選択しているクロック信
号がクロック信号CLにか、反転クロック信号口かによ
って遅延調整を行い、クロック信号CLにに位相の合っ
た出力信号Deutを出力することができる。
第7図は、第6図に示す実施例の具体的な構成を示す回
路図、第8図は第7図の実施例の動作を説明するタイミ
ングチャートである。
路図、第8図は第7図の実施例の動作を説明するタイミ
ングチャートである。
制御回路53では、現在選択しているクロック信号がカ
ウンタ56のリセット端子Rに入力され、遅延回路59
.イクスクルーシブオア58.カウンタ56、フリップ
フロップ55の動作は第3図の制御回路5と同様である
。すなわち、現在選択されているクロック信号のある立
上り時点から次の立上り時点までの間に入力信号Din
の変化点が2個存在すると、クロック作成回路52に他
方のクロック信号を選択するように、また遅延調整回路
54に他方のクロック信号を用いた場合の遅延時間の方
を選択するように、フリップフロップ55のQ出力であ
る制御信号のレベルを反転する。クロック作成回路52
ではセレクタ57で、制御回路53からの制御信号によ
りクロック信号C’Lにまたは反転クロック信号■のい
ずれかを選択する。遅延調整回路54では、セレクタ6
2で同様に制御回路53からの制御信号により、フリッ
プフロップ51でラッチした結果をそのまま出力するか
、フリップフロップ61で再度クロック信号CLにでラ
ッチしてaカするかを選択し、クロック信号CLにに位
相の合った出力信号Doutを出力する。
ウンタ56のリセット端子Rに入力され、遅延回路59
.イクスクルーシブオア58.カウンタ56、フリップ
フロップ55の動作は第3図の制御回路5と同様である
。すなわち、現在選択されているクロック信号のある立
上り時点から次の立上り時点までの間に入力信号Din
の変化点が2個存在すると、クロック作成回路52に他
方のクロック信号を選択するように、また遅延調整回路
54に他方のクロック信号を用いた場合の遅延時間の方
を選択するように、フリップフロップ55のQ出力であ
る制御信号のレベルを反転する。クロック作成回路52
ではセレクタ57で、制御回路53からの制御信号によ
りクロック信号C’Lにまたは反転クロック信号■のい
ずれかを選択する。遅延調整回路54では、セレクタ6
2で同様に制御回路53からの制御信号により、フリッ
プフロップ51でラッチした結果をそのまま出力するか
、フリップフロップ61で再度クロック信号CLにでラ
ッチしてaカするかを選択し、クロック信号CLにに位
相の合った出力信号Doutを出力する。
次に、第8図を用いて動作を説明する。なお、各波形■
ないし■は第7図中の対応する位置での信号波形を示す
、また、セレクタ57および62の選択条件は次の表2
に示すようになっている。
ないし■は第7図中の対応する位置での信号波形を示す
、また、セレクタ57および62の選択条件は次の表2
に示すようになっている。
いま、時刻t、まではデータ@がLとなっているので、
表2よりクロック■はクロック信号CLに■が、出力信
号Dout■はデータ■が、それぞれ選択されている。
表2よりクロック■はクロック信号CLに■が、出力信
号Dout■はデータ■が、それぞれ選択されている。
クロック■の立上り時刻tlから次の立上り時刻t4ま
での間に入力信号■の変化点t2とt、が2個存在する
と、カウンタ56がこれをカウントして時刻t3の時点
でa力qIOはLからHとなり、フリップフロップ55
のクロック端子Cに入力される3フリツプフロツプ55
の出力Q@はLからHに転じ、これにより、表2にした
がってセレクタ57は反転クロック信号CLK◎を選択
してクロック信号■として出力し、セレクタ62はフリ
ップフロップ61出力[F]を選択して出力信号Dou
t■として出力する。このように時刻t3以降クロック
信号■として反転クロック信号CLに◎を選択すること
により、例えば時刻t、に見られるように、フリップフ
ロップ51は正確に入力信号■をラッチすることができ
る。次に、時刻t6において、フリップフロップ61で
クロック信号CLK■でラッチし、最終的にクロック信
号CLKに位相の合った出力信号り。、■を出力するこ
とができる。
での間に入力信号■の変化点t2とt、が2個存在する
と、カウンタ56がこれをカウントして時刻t3の時点
でa力qIOはLからHとなり、フリップフロップ55
のクロック端子Cに入力される3フリツプフロツプ55
の出力Q@はLからHに転じ、これにより、表2にした
がってセレクタ57は反転クロック信号CLK◎を選択
してクロック信号■として出力し、セレクタ62はフリ
ップフロップ61出力[F]を選択して出力信号Dou
t■として出力する。このように時刻t3以降クロック
信号■として反転クロック信号CLに◎を選択すること
により、例えば時刻t、に見られるように、フリップフ
ロップ51は正確に入力信号■をラッチすることができ
る。次に、時刻t6において、フリップフロップ61で
クロック信号CLK■でラッチし、最終的にクロック信
号CLKに位相の合った出力信号り。、■を出力するこ
とができる。
[発明の効果〕
以上説明したように本発明は、受信側のクロック信号の
立上り時点または立下り時点のいずれかを選択して、選
択したクロック信号の変化時点で入力信号をラッチし、
現在選択しているクロック信号のあるラッチ時点から次
のラッチ時点までの1つのラッチ区間の間に、入力信号
の変化点が2個以上存在した時、入力信号と選択したク
ロック信号の位相が近づいて正確にラッチできないもの
と判断して、選択するクロック信号の変化時点を、現在
選択しているものから他方のものに変更することにより
、入力信号にジッタがあっても安定して正確にラッチし
て受信側のクロック信号に位相が合ったデータとして出
力できるという効果があり、また、多相クロックを用い
る必要がないので、厳密な遅延調整も不必要で、またい
かなる周波数のデータに対しても対応できるという効果
がある。
立上り時点または立下り時点のいずれかを選択して、選
択したクロック信号の変化時点で入力信号をラッチし、
現在選択しているクロック信号のあるラッチ時点から次
のラッチ時点までの1つのラッチ区間の間に、入力信号
の変化点が2個以上存在した時、入力信号と選択したク
ロック信号の位相が近づいて正確にラッチできないもの
と判断して、選択するクロック信号の変化時点を、現在
選択しているものから他方のものに変更することにより
、入力信号にジッタがあっても安定して正確にラッチし
て受信側のクロック信号に位相が合ったデータとして出
力できるという効果があり、また、多相クロックを用い
る必要がないので、厳密な遅延調整も不必要で、またい
かなる周波数のデータに対しても対応できるという効果
がある。
第1図は本発明のビット位相同期回路の請求項1にした
がう実施例の基本構成を示す回路図、第2図は請求項2
にしたがう実施例の基本構成を示す回路図、第3図は第
2図に示す実施例の具体的な構成を示す回路図、第4図
は第3図の実施例の動作を説明するタイミングチャート
、第5図は請求項4にしたがう実施例の基本構成を示す
回路図、第6図は請求項5にしたがう実施例の基本構成
を示す回路図、第7図は第6図に示す実施例の具体的な
構成を示す回路図、第8図は第7図の実施例の動作を説
明するタイミングチャート、第9図はビット位相同期回
路の従来例を示す回路図である。 1、2.3.7.51.55.61・・・フリップフロ
ップ4、6.57.62・・・セレクタ 5.53・・・制御回路 +1 12 60・・・インバータ 8、9.56・・・カウンタ 10、59・・・遅延回路 13、58・・・イクスクルースシブオア52・・・ク
ロック作成回路 54・・・遅延調整回路 CLに・・・クロック信号 a・・・反転クロック信号 0゜・・・入力信号 Dout・・・出力信号 ■、■、◎、■、■、■、■、■、■、■。 ■、■、[相]、■、■、[F]・・・信号波形D・・
・入力端子 Q、Q、Qo 、Q+ ・・’出力端子C・・・クロッ
ク端子 R・・・リセット端子
がう実施例の基本構成を示す回路図、第2図は請求項2
にしたがう実施例の基本構成を示す回路図、第3図は第
2図に示す実施例の具体的な構成を示す回路図、第4図
は第3図の実施例の動作を説明するタイミングチャート
、第5図は請求項4にしたがう実施例の基本構成を示す
回路図、第6図は請求項5にしたがう実施例の基本構成
を示す回路図、第7図は第6図に示す実施例の具体的な
構成を示す回路図、第8図は第7図の実施例の動作を説
明するタイミングチャート、第9図はビット位相同期回
路の従来例を示す回路図である。 1、2.3.7.51.55.61・・・フリップフロ
ップ4、6.57.62・・・セレクタ 5.53・・・制御回路 +1 12 60・・・インバータ 8、9.56・・・カウンタ 10、59・・・遅延回路 13、58・・・イクスクルースシブオア52・・・ク
ロック作成回路 54・・・遅延調整回路 CLに・・・クロック信号 a・・・反転クロック信号 0゜・・・入力信号 Dout・・・出力信号 ■、■、◎、■、■、■、■、■、■、■。 ■、■、[相]、■、■、[F]・・・信号波形D・・
・入力端子 Q、Q、Qo 、Q+ ・・’出力端子C・・・クロッ
ク端子 R・・・リセット端子
Claims (1)
- 【特許請求の範囲】 1、同期式信号伝送回路の受信側で入力信号のビット同
期をとるビット位相同期回路であって、入力信号を入力
端子に、また受信側のクロック信号をクロック端子に入
力して、該クロック信号の立上り時点で入力信号をラッ
チする第1のフリップフロップと、 入力信号を入力端子に、また受信側のクロック信号をク
ロック端子に入力して、該クロック信号の立下り時点で
入力信号をラッチする第2のフリップフロップと、 第1のフリップフロップの出力信号と第2のフリップフ
ロップの出力信号を入力して、そのいずれか一方を別途
送られてくる制御信号により選択して出力するセレクタ
と、 セレクタで選択しているフリップフロップ側のクロック
信号のあるラッチ時点から次のラッチ時点までの間に前
記入力信号のレベルの変化点が2つ以上存在したら、セ
レクタで選択しているフリップフロップの出力信号を他
方のフリップフロップの出力信号に変更するように制御
する制御信号を前記セレクタに送出する制御回路とを有
するビット位相同期回路。 2、第2のフリップフロップの出力信号を入力端子に、
また受信側クロック信号をクロック端子に入力して出力
信号をクロック信号の立上り点でラッチし、ラッチした
出力信号をセレクタの一方の入力として入力する第3の
フリップフロップを有する請求項1記載のビット位相同
期回路。 3、第1のフリップフロップの出力信号を入力端子に、
また受信側クロック信号をクロック端子に入力して、出
力信号をクロック信号の立下り時点でラッチし、ラッチ
した出力信号をセレクタの一方の入力として入力する第
4のフリップフロップを有する請求項1記載のビット位
相同期回路。 4、同期式信号伝送回路の受信側で入力信号のビット同
期をとるビット位相同期回路であつて、受信側クロック
信号を入力し、入力されたクロック信号を反転したクロ
ック信号を作成し、別途送られてくる制御信号により入
力されたクロック信号と反転したクロック信号のいずれ
か一方を出力するクロック作成回路と、 前記入力信号を入力端子に、前記クロック作成回路の出
力したクロック信号をクロック端子に入力し、該クロッ
ク信号の立上りまたは立下り時点で入力信号をラッチす
るフリップフロップと、前記フリップフロップにおいて
、クロック信号で入力信号をラッチしたラッチ時点から
次のラッチ時点までの間に、前記入力信号のレベルの変
化点が2つ以上存在したら、前記クロック作成回路が出
力しているクロック信号を他方のクロック信号に変更す
るように制御する制御信号をクロック作成回路に送出す
る制御回路とを有するビット位相同期回路。 5、フリップフロップの出力信号を入力し、受信側クロ
ック信号に位相を合わせて出力する遅延調整回路を有す
る請求項4記載のビット位相同期回路。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2036146A JP2702257B2 (ja) | 1990-02-19 | 1990-02-19 | ビット位相同期回路 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2036146A JP2702257B2 (ja) | 1990-02-19 | 1990-02-19 | ビット位相同期回路 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPH03240336A true JPH03240336A (ja) | 1991-10-25 |
JP2702257B2 JP2702257B2 (ja) | 1998-01-21 |
Family
ID=12461654
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2036146A Expired - Fee Related JP2702257B2 (ja) | 1990-02-19 | 1990-02-19 | ビット位相同期回路 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP2702257B2 (ja) |
Cited By (5)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH0637740A (ja) * | 1992-07-16 | 1994-02-10 | Fujitsu Ltd | ビットバッファ回路 |
JPH08107402A (ja) * | 1994-10-05 | 1996-04-23 | Yagi Antenna Co Ltd | データ受信回路 |
JPH0993233A (ja) * | 1995-09-27 | 1997-04-04 | Nec Corp | データ信号送受信システム |
JP2006314117A (ja) * | 1999-02-12 | 2006-11-16 | Fujitsu Ltd | 自動スキュー除去システムおよびスキューの自動補正方法 |
JP2011097354A (ja) * | 2009-10-29 | 2011-05-12 | Oki Semiconductor Co Ltd | 伝送装置、信号送信装置、信号受信装置及び伝送方法、信号送信方法、信号受信方法 |
-
1990
- 1990-02-19 JP JP2036146A patent/JP2702257B2/ja not_active Expired - Fee Related
Cited By (6)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH0637740A (ja) * | 1992-07-16 | 1994-02-10 | Fujitsu Ltd | ビットバッファ回路 |
JPH08107402A (ja) * | 1994-10-05 | 1996-04-23 | Yagi Antenna Co Ltd | データ受信回路 |
JPH0993233A (ja) * | 1995-09-27 | 1997-04-04 | Nec Corp | データ信号送受信システム |
JP2006314117A (ja) * | 1999-02-12 | 2006-11-16 | Fujitsu Ltd | 自動スキュー除去システムおよびスキューの自動補正方法 |
JP2011097354A (ja) * | 2009-10-29 | 2011-05-12 | Oki Semiconductor Co Ltd | 伝送装置、信号送信装置、信号受信装置及び伝送方法、信号送信方法、信号受信方法 |
US8804887B2 (en) | 2009-10-29 | 2014-08-12 | Lapis Semiconductor Co., Ltd. | Transmission and receiving apparatus and method having different sending and receiving clocks |
Also Published As
Publication number | Publication date |
---|---|
JP2702257B2 (ja) | 1998-01-21 |
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Legal Events
Date | Code | Title | Description |
---|---|---|---|
LAPS | Cancellation because of no payment of annual fees |