JP2694252B2 - 半導体装置 - Google Patents

半導体装置

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Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は多層配線を有する半導体装置の層間絶縁層の
構造及び電極用パッドの形成に関する。 〔発明の概要〕 本発明は半導体装置にかかり、とくに能動領域上にワ
イヤーボンディング用パッドの形成を可能としたもので
ある。 〔従来の技術〕 従来、能動領域上に電極を有する半導体装置としては
層間にポリマー系の樹脂材や気相成長酸化膜等を使用し
ており、バンプ電極を形成したものなどは実用化されて
いた。しかし、ワイヤーボンディング用のパッドとして
は、ボンディング時のダメージ等に耐えられず、実用化
はされていない。 〔発明が解決しようとする問題点〕 ワイヤーボンディングやテスターでのプロービングに
充分耐えられる、素子の劣化のない層間絶縁層の形成が
課題であった。また、単に層間絶縁層の厚みを増やした
だけでは、強度はでるが第１層目の配線と第２層目の配
線を接続するコンタクトホール、以下これをスルーホー
ルと称する、において第２層目の配線用Alが断線すると
いう問題があった。 〔問題点を解決するための手段〕 前記問題点を解決する本発明の半導体装置の構成は、
同一半導体基板上に少なくとも二層の配線層を有すると
共に能動素子領域を有する半導体装置であって、前記半
導体基板上に設けられた第１配線層と、この第１配線層
上に設けられ且つ第１開孔部が形成された第１層間絶縁
膜と、前記第１開孔部の内周面を少なくとも覆うように
前記第１層間絶縁膜上に設けられ且つ前記第１開孔部内
に位置する第２開孔部が形成された第２層間絶縁膜と、
前記第２開孔部の内周面および該第２開孔部内に露出し
た前記第１配線層を少なくとも覆う第２配線層と、前記
第２配線層上に形成され且つ外部配線接続用の表面保護
膜開孔部が形成された表面保護膜とを有し、前記表面保
護膜開孔部の少なくとも一部分が前記能動素子領域の膜
厚方向の上方に位置することを特徴とする。 〔作用〕 前記のようにプラズマ窒化膜の上に気相成長酸化膜を
積層することで、ワイヤーボンディングやプロービング
にも耐えうる充分な強度が得られる。又、第３層目に不
純物を導入した気相成長酸化膜を積層することで、スル
ーホールのエッチング時にテーパがつき、第２層Alのス
テップカバーの良好なものが得られる。 〔実施例〕 第１図が本発明の半導体装置の断面図である。第１図
でわかるように基板１上の１層目Al2上に中間絶縁層Ｐ
−SiN3とNSG4とを形成し、その上層に２層目Al6を形成
し能動領域上にパッド開孔部10を得ている。 第２図はスルーホール部の拡大図である。層間絶縁膜
はまずプラズマ窒化膜３をデポし、写真食刻法にてスル
ーホールのパターニングを行う。この際、プラズマ窒化
膜３は充分オーバーエッチさせると良好なテーパー角８
が得られる。次にNSG4をデポし、続いてPSG5をデポす
る。その後、やはり写真食刻法にて再度パターニングと
エッチングを行うと良好なテーパー角９が得られる。 〔発明の効果〕 本発明は以上説明したように、能動領域上へのパッド
形成を可能としたものであり、素子の高集積化や半導体
装置サイズの縮小化や実装の自由度向上等が図れる。
【図面の簡単な説明】 第１図は本発明を用いた半導体装置の断面図、第２図は
本発明を用いて作られたスルーホール部の拡大断面図で
ある。 １……Si基板 ２……１層目Al配線層 ３……プラズマ窒化膜 ４……CVDで作られたNSG ５……CVDで作られたPSG ６……２層目Al配線 ７……最終パシベーション膜 ８……プラズマ窒化膜開孔部のテーパ ９……CVDで作られたNSG及びPSG膜開孔部のテーパ 10……パッド開孔部

Claims (1)

  1. (57)【特許請求の範囲】 １．同一半導体基板上に少なくとも二層の配線層を有す
    ると共に能動素子領域を有する半導体装置であって、 前記半導体基板上に設けられた第１配線層と、 この第１配線層上に設けられ且つ第１開孔部が形成され
    た第１層間絶縁膜と、 前記第１開孔部の内周面を少なくとも覆うように前記第
    １層間絶縁膜上に設けられ且つ前記第１開孔部内に位置
    する第２開孔部が形成された第２層間絶縁膜と、 前記第２開孔部の内周面および該第２開孔部内に露出し
    た前記第１配線層を少なくとも覆う第２配線層と、 前記第２配線層上に形成され且つ外部配線接続用の表面
    保護膜開孔部が形成された表面保護膜とを有し、 前記表面保護膜開孔部の少なくとも一部分が前記能動素
    子領域の膜厚方向の上方に位置することを特徴とする半
    導体装置。 ２．特許請求の範囲第１項記載の半導体装置において、
    前記第１開孔部の内周面および第２開孔部の内周面が、
    底部から開口部に向かって拡開するテーパ状となってい
    ることを特徴とする半導体装置。 ３．特許請求の範囲第１項または第２項に記載の半導体
    装置において、前記第１開孔部および第２開孔部の位置
    と前記表面保護膜開孔部の位置とが、前記半導体基板の
    平面方向にずれていることを特徴とする半導体装置。
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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS56153751A (en) * 1980-04-28 1981-11-27 Nec Corp Semiconductor device
JPS57149752A (en) * 1981-03-11 1982-09-16 Mitsubishi Electric Corp Structure of multilayer wiring
JPS60154625A (ja) * 1984-01-25 1985-08-14 Hitachi Ltd 多層絶縁膜のスルホ−ル形成方法
JPS61196552A (ja) * 1985-02-26 1986-08-30 Nec Corp 半導体集積回路装置
JPS6232617A (ja) * 1985-08-02 1987-02-12 Matsushita Electronics Corp 半導体装置およびその製造方法

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