JP2687897B2 - 電界効果型トランジスタ及びその製造方法 - Google Patents
電界効果型トランジスタ及びその製造方法Info
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Classifications
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
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- H01L29/66462—Unipolar field-effect transistors with an active layer made of a group 13/15 material, e.g. group 13/15 velocity modulation transistor [VMT], group 13/15 negative resistance FET [NERFET] with a heterojunction interface channel or gate, e.g. HFET, HIGFET, SISFET, HJFET, HEMT
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- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
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- H01L29/772—Field effect transistors
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- H01L29/7787—Field effect transistors with two-dimensional charge carrier gas channel, e.g. HEMT ; with two-dimensional charge-carrier layer formed at a heterojunction interface with direct single heterostructure, i.e. with wide bandgap layer formed on top of active layer, e.g. direct single heterostructure MIS-like HEMT with wide bandgap charge-carrier supplying layer, e.g. direct single heterostructure MODFET
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Description
【０００１】
【産業上の利用分野】本発明は、電界効果型トランジス
タ（ＦＥＴ）に関し、特に高耐圧で、低寄生抵抗の電界
効果型トランジスタ及びその製造方法に関する。
タ（ＦＥＴ）に関し、特に高耐圧で、低寄生抵抗の電界
効果型トランジスタ及びその製造方法に関する。
【０００２】
【従来の技術】ＧａＡｓなどの化合物半導体ＦＥＴを用
いた高周波素子及び高速かつ低消費電力ＬＳＩの研究開
発が盛んに行われている。中でも寄生抵抗の低減及び高
耐圧化は、微細素子の特性向上と高信頼化にとって非常
に重要である。
いた高周波素子及び高速かつ低消費電力ＬＳＩの研究開
発が盛んに行われている。中でも寄生抵抗の低減及び高
耐圧化は、微細素子の特性向上と高信頼化にとって非常
に重要である。
【０００３】従来、この種の寄生抵抗の低減及び高耐圧
化には、ゲートリセス構造のＦＥＴを絶縁膜で覆う方法
が用いられてきた。例えば、米国特許５，１８１，０８
７号公報には、寄生ソース及びドレイン抵抗の低減のた
めに、ゲートリセス構造を採用し、ゲート電極とソース
及びドレイン電極との間にＳｉＯ2 やＳｉＮなどの絶縁
膜を形成し、高耐圧化を図った電界効果型トランジスタ
及びその製造方法が記載されている。
化には、ゲートリセス構造のＦＥＴを絶縁膜で覆う方法
が用いられてきた。例えば、米国特許５，１８１，０８
７号公報には、寄生ソース及びドレイン抵抗の低減のた
めに、ゲートリセス構造を採用し、ゲート電極とソース
及びドレイン電極との間にＳｉＯ2 やＳｉＮなどの絶縁
膜を形成し、高耐圧化を図った電界効果型トランジスタ
及びその製造方法が記載されている。
【０００４】
【発明が解決しようとする課題】この従来の電界効果型
トランジスタは、半導体層とは異なる絶縁膜を用いてい
るために、高耐圧化は図れるものの、特性変動が大きい
という問題は残されたままであった。この現象は、特に
ＧａＡｓなどのＩＩＩ−Ｖ化合物半導体を用いる場合顕
著になることが知られている。
トランジスタは、半導体層とは異なる絶縁膜を用いてい
るために、高耐圧化は図れるものの、特性変動が大きい
という問題は残されたままであった。この現象は、特に
ＧａＡｓなどのＩＩＩ−Ｖ化合物半導体を用いる場合顕
著になることが知られている。
【０００５】本発明の目的は、このような従来の問題を
解決し、高耐圧で、しかも低寄生抵抗の電界効果型トラ
ンジスタ及びその製造方法を提供することにある。
解決し、高耐圧で、しかも低寄生抵抗の電界効果型トラ
ンジスタ及びその製造方法を提供することにある。
【０００６】
【課題を解決するための手段】 本発明の電界効果型ト
ランジスタでは、チャネル上方に低抵抗の第１の半導体
層を有する電界効果型トランジスタにおいて、第１の半
導体層の側面と、ゲート電極と前記低抵抗の第１の半導
体層との間の少なくとも一部、あるいはそれらに加えて
ゲート電極直下に、第１の半導体層とは反対の導伝型の
第２の半導体層を形成している。または第１の半導体層
の側面と、ゲート電極と前記低抵抗の第１の半導体層と
の間の少なくとも一部に高抵抗でかつ禁制帯幅が第１の
半導体層より大きな第２の半導体層を形成している。
ランジスタでは、チャネル上方に低抵抗の第１の半導体
層を有する電界効果型トランジスタにおいて、第１の半
導体層の側面と、ゲート電極と前記低抵抗の第１の半導
体層との間の少なくとも一部、あるいはそれらに加えて
ゲート電極直下に、第１の半導体層とは反対の導伝型の
第２の半導体層を形成している。または第１の半導体層
の側面と、ゲート電極と前記低抵抗の第１の半導体層と
の間の少なくとも一部に高抵抗でかつ禁制帯幅が第１の
半導体層より大きな第２の半導体層を形成している。
【０００７】また、本発明の電界効果型トランジスタの
製造方法では、少なくともチャネルとなる半導体層と低
抵抗の第１の半導体層を形成する工程と、前記第１の半
導体層の一部を除去し、開口部を形成する工程と、前記
開口部内の一部あるいは全部に第２の半導体層を形成す
る工程を少なくとも含む。
製造方法では、少なくともチャネルとなる半導体層と低
抵抗の第１の半導体層を形成する工程と、前記第１の半
導体層の一部を除去し、開口部を形成する工程と、前記
開口部内の一部あるいは全部に第２の半導体層を形成す
る工程を少なくとも含む。
【０００８】
【実施例】次に、本発明について図面を参照して詳細に
説明する。図１は、本発明の一実施例の電界効果型トラ
ンジスタの概略断面図である。半絶縁性ＧａＡｓ基板１
１上に膜厚が約５００nmのアンドープのＧａＡｓチャネ
ル層１２と膜厚が約４０nmで、ドナー密度が約２×１０
18cm-3のｎ型ＡｌＧａＡｓ電子供給層１３を形成し、そ
の上にＷＳｉによるゲート電極１５と、膜厚が約１００
nmで、ドナー密度が約４×１０18cm-3のｎ型ＧａＡｓコ
ンタクト層（第１の半導体層）１４が形成されている。
コンタクト層１４の上にはＡｕＧｅ／Ｎｉ／Ａｕオーミ
ック電極１６を形成する。コンタクト層１４の側面及び
それに続くゲート電極１５近傍の電子供給層１３に接触
してバンド幅がＧａＡｓより大きくしかも格子整合する
高抵抗層１７を設ける。具体的にはアンドープで膜厚が
約３０nmのＡｌＧａＡｓ高抵抗層（第２の半導体層）１
７を設ける。
説明する。図１は、本発明の一実施例の電界効果型トラ
ンジスタの概略断面図である。半絶縁性ＧａＡｓ基板１
１上に膜厚が約５００nmのアンドープのＧａＡｓチャネ
ル層１２と膜厚が約４０nmで、ドナー密度が約２×１０
18cm-3のｎ型ＡｌＧａＡｓ電子供給層１３を形成し、そ
の上にＷＳｉによるゲート電極１５と、膜厚が約１００
nmで、ドナー密度が約４×１０18cm-3のｎ型ＧａＡｓコ
ンタクト層（第１の半導体層）１４が形成されている。
コンタクト層１４の上にはＡｕＧｅ／Ｎｉ／Ａｕオーミ
ック電極１６を形成する。コンタクト層１４の側面及び
それに続くゲート電極１５近傍の電子供給層１３に接触
してバンド幅がＧａＡｓより大きくしかも格子整合する
高抵抗層１７を設ける。具体的にはアンドープで膜厚が
約３０nmのＡｌＧａＡｓ高抵抗層（第２の半導体層）１
７を設ける。
【０００９】次に、本発明の第２の実施例について説明
する。同様に、図１を参照すると、本発明の第２の実施
例は、半絶縁性ＧａＡｓ基板１１と、膜厚が約５００nm
のアンドープＩｎＧａＡｓチャネル層１２と、膜厚が約
３０nmで、ドナー密度が約３×１０18cm-3のｎ型ＡｌＩ
ｎＡｓ電子供給層１３と、膜厚が約５０nmで、ドナー密
度が約７×１０18cm-3のｎ型ＩｎＧａＡｓコンタクト層
（第１の半導体層）１４と、Ｗ／Ｔｉ／Ｐｔ／Ａｕゲー
ト電極１５と、ＷＳｉ／Ｔｉ／Ｐｔ／Ａｕオーミック電
極１６と、コンタクト層１４の側面及びそれに続くゲー
ト電極１５近傍の電子供給層１３に接触して設けられ
た、アンドープで膜厚が約５nmのＡｌＩｎＡｓ高抵抗層
１７と、から形成される。
する。同様に、図１を参照すると、本発明の第２の実施
例は、半絶縁性ＧａＡｓ基板１１と、膜厚が約５００nm
のアンドープＩｎＧａＡｓチャネル層１２と、膜厚が約
３０nmで、ドナー密度が約３×１０18cm-3のｎ型ＡｌＩ
ｎＡｓ電子供給層１３と、膜厚が約５０nmで、ドナー密
度が約７×１０18cm-3のｎ型ＩｎＧａＡｓコンタクト層
（第１の半導体層）１４と、Ｗ／Ｔｉ／Ｐｔ／Ａｕゲー
ト電極１５と、ＷＳｉ／Ｔｉ／Ｐｔ／Ａｕオーミック電
極１６と、コンタクト層１４の側面及びそれに続くゲー
ト電極１５近傍の電子供給層１３に接触して設けられ
た、アンドープで膜厚が約５nmのＡｌＩｎＡｓ高抵抗層
１７と、から形成される。
【００１０】次に、本発明の第３の実施例について説明
する。この実施例は１７として高抵抗層でなくコンタク
ト層と逆導伝型の層をＭＥＳＦＥＴに対して設けた例で
ある。同様に、図１を参照すると、本発明の第３の実施
例は、半絶縁性ＧａＡｓ基板１１と、膜厚が約５００nm
のアンドープＧａＡｓ層１２と、膜厚が約１００nmで、
ドナー密度が約２×１０17cm-3のｎ型ＧａＡｓ層１３
と、膜厚が約２００nmで、ドナー密度が約４×１０18cm
-3のｎ型ＧａＡｓコンタクト層１４と、Ｔｉ／Ａｌゲー
ト電極１６と、ＡｕＧｅ／Ｎｉ／Ａｕオーミック電極１
６と、第１の半導体層１４の側面及びそれに続くゲート
電極１５近傍の電子供給層１３に接触して設けられたア
クセプタ密度が１×１０19cm-3で、膜厚が約１００nmの
ＧａＡｓ層１７とから形成される。
する。この実施例は１７として高抵抗層でなくコンタク
ト層と逆導伝型の層をＭＥＳＦＥＴに対して設けた例で
ある。同様に、図１を参照すると、本発明の第３の実施
例は、半絶縁性ＧａＡｓ基板１１と、膜厚が約５００nm
のアンドープＧａＡｓ層１２と、膜厚が約１００nmで、
ドナー密度が約２×１０17cm-3のｎ型ＧａＡｓ層１３
と、膜厚が約２００nmで、ドナー密度が約４×１０18cm
-3のｎ型ＧａＡｓコンタクト層１４と、Ｔｉ／Ａｌゲー
ト電極１６と、ＡｕＧｅ／Ｎｉ／Ａｕオーミック電極１
６と、第１の半導体層１４の側面及びそれに続くゲート
電極１５近傍の電子供給層１３に接触して設けられたア
クセプタ密度が１×１０19cm-3で、膜厚が約１００nmの
ＧａＡｓ層１７とから形成される。
【００１１】次に、本発明の第４の実施例について説明
する。同様に、図１を参照すると、本発明の第４の実施
例は、半絶縁性ＧａＡｓ基板１１と、膜厚が約５００nm
のアンドープのＧａＡｓバッファ層１２と、膜厚が約３
０nmのアンドープのＧｅ層１３と、膜厚が約４０nmで、
アクセプター密度が約５×１０18cm-3のｐ型ＧａＡｓコ
ンタクト層１４と、ＷＳｉゲート電極１５と、ＧｅＮｉ
オーミック電極１６と、コンタクト層１４の側面及びそ
れに続くゲート電極１５近傍のＧｅ層１３に接触して設
けられた、アンドープで膜厚が約５０nmのＧａＡｓ層１
７とから形成される。
する。同様に、図１を参照すると、本発明の第４の実施
例は、半絶縁性ＧａＡｓ基板１１と、膜厚が約５００nm
のアンドープのＧａＡｓバッファ層１２と、膜厚が約３
０nmのアンドープのＧｅ層１３と、膜厚が約４０nmで、
アクセプター密度が約５×１０18cm-3のｐ型ＧａＡｓコ
ンタクト層１４と、ＷＳｉゲート電極１５と、ＧｅＮｉ
オーミック電極１６と、コンタクト層１４の側面及びそ
れに続くゲート電極１５近傍のＧｅ層１３に接触して設
けられた、アンドープで膜厚が約５０nmのＧａＡｓ層１
７とから形成される。
【００１２】次に、本発明の第５の実施例について説明
する。同様に、図１を参照すると、本発明の第４の実施
例は、半絶縁性ＧａＡｓ基板１１と、膜厚が約５００nm
のアンドープのＧａＡｓバッファ層１２と、膜厚が約３
０nmのアンドープのＧｅ層１３と、膜厚が約４０nmで、
アクセプター密度が約５×１０18cm-3のｐ型ＧａＡｓ層
１４と、ＷＳｉゲート電極１５と、ＡｕＺｎオーミック
電極１６と、コンタクト層１４の側面及びゲート電極１
５近傍のＧｅ層１３に接触して設けられたドナー密度が
１×１０19cm-3で、膜厚が約２００nmのＧａＡｓ層１７
とから形成される。
する。同様に、図１を参照すると、本発明の第４の実施
例は、半絶縁性ＧａＡｓ基板１１と、膜厚が約５００nm
のアンドープのＧａＡｓバッファ層１２と、膜厚が約３
０nmのアンドープのＧｅ層１３と、膜厚が約４０nmで、
アクセプター密度が約５×１０18cm-3のｐ型ＧａＡｓ層
１４と、ＷＳｉゲート電極１５と、ＡｕＺｎオーミック
電極１６と、コンタクト層１４の側面及びゲート電極１
５近傍のＧｅ層１３に接触して設けられたドナー密度が
１×１０19cm-3で、膜厚が約２００nmのＧａＡｓ層１７
とから形成される。
【００１３】次に、本発明の電界効果トランジスタの製
造方法を図２（ａ）〜（ｅ）を用いて説明する（これを
第６の実施例とする）。
造方法を図２（ａ）〜（ｅ）を用いて説明する（これを
第６の実施例とする）。
【００１４】まず図２（ａ）に示すように、半絶縁性の
ＧａＡｓ基板上に、膜厚約５００nmでアンドープのＧａ
Ａｓ層、膜厚約１５nmでアンドープのＩｎＧａＡｓ層、
ドナー密度が約３×１０18cm-3で膜厚約２５nmのｎ型Ａ
ｌＧａＡｓ電子供給層、膜厚が約１００nmで、ドナー密
度が約４×１０18cm-3のｎ型ＧａＡｓコンタクト層２５
を分子線エピタキシャル（ＭＢＥ）法を用いて順次成長
する。図では煩雑さを避けるためこの四つの層をまとめ
て一つの層２００として表示している。この後フォトレ
ジストで部分的にマスクし、ボロンをイオン注入し、素
子分離領域２１を形成する。その後、膜厚約３００nmの
ＳｉＯ2 ２２を熱ＣＶＤ法で堆積し、次いで光学露光法
を用いてフォトレジスト（ＰＲ）２３をパターンニング
した後、ＣＦ4 ガス２４を用いてＳｉＯ2 ２２のドライ
エッチングを行い、約０．５μmの開口部を形成する。
ＧａＡｓ基板上に、膜厚約５００nmでアンドープのＧａ
Ａｓ層、膜厚約１５nmでアンドープのＩｎＧａＡｓ層、
ドナー密度が約３×１０18cm-3で膜厚約２５nmのｎ型Ａ
ｌＧａＡｓ電子供給層、膜厚が約１００nmで、ドナー密
度が約４×１０18cm-3のｎ型ＧａＡｓコンタクト層２５
を分子線エピタキシャル（ＭＢＥ）法を用いて順次成長
する。図では煩雑さを避けるためこの四つの層をまとめ
て一つの層２００として表示している。この後フォトレ
ジストで部分的にマスクし、ボロンをイオン注入し、素
子分離領域２１を形成する。その後、膜厚約３００nmの
ＳｉＯ2 ２２を熱ＣＶＤ法で堆積し、次いで光学露光法
を用いてフォトレジスト（ＰＲ）２３をパターンニング
した後、ＣＦ4 ガス２４を用いてＳｉＯ2 ２２のドライ
エッチングを行い、約０．５μmの開口部を形成する。
【００１５】この後、図２（ｂ）に示すように、ＳｉＯ
2 ２２をマスクにして、低抵抗ｎＧａＡｓコンタクト層
２５の一部をＳＦ6 とＣｌ2 ガス２６を用いて選択的に
エッチングする。
2 ２２をマスクにして、低抵抗ｎＧａＡｓコンタクト層
２５の一部をＳＦ6 とＣｌ2 ガス２６を用いて選択的に
エッチングする。
【００１６】次に、図２（ｃ）に示すように、膜厚が約
１００nm、アンドープで高抵抗のＡｌＧａＡｓ層２７を
有機金属分子線エピタキシャル（ＭＯＭＢＥ）法を用い
て開口部に選択的に成長する。このＡｌＧａＡｓ２７の
Ａｌ組成は下のｎＡｌＧａＡｓ電子供給層より小さくす
る。この後、ＳｉＯ2 ２２をマスクにして、塩素ガスに
Ｈｅを混合したガスを用いた異方性反応性ドライエッチ
ングにより、ＡｌＧａＡｓ層２７の一部を除去する。こ
のＡｌＧａＡｓ層２７のＡｌ組成が下の電子供給層のそ
れより小さいので電子供給層のエッチレートがＡｌＧａ
Ａｓ層２７より低くなり、電子供給層をあまり削らずに
ほぼＡｌＧａＡｓ層２７だけを除去できる。このように
してコンタクト層２５の側壁とその近傍の電子供給層の
上にＡｌＧａＡｓ層２７を残す。
１００nm、アンドープで高抵抗のＡｌＧａＡｓ層２７を
有機金属分子線エピタキシャル（ＭＯＭＢＥ）法を用い
て開口部に選択的に成長する。このＡｌＧａＡｓ２７の
Ａｌ組成は下のｎＡｌＧａＡｓ電子供給層より小さくす
る。この後、ＳｉＯ2 ２２をマスクにして、塩素ガスに
Ｈｅを混合したガスを用いた異方性反応性ドライエッチ
ングにより、ＡｌＧａＡｓ層２７の一部を除去する。こ
のＡｌＧａＡｓ層２７のＡｌ組成が下の電子供給層のそ
れより小さいので電子供給層のエッチレートがＡｌＧａ
Ａｓ層２７より低くなり、電子供給層をあまり削らずに
ほぼＡｌＧａＡｓ層２７だけを除去できる。このように
してコンタクト層２５の側壁とその近傍の電子供給層の
上にＡｌＧａＡｓ層２７を残す。
【００１７】次に、図２（ｄ）に示すように、フォトレ
ジスト２９をマスクにして、ゲート金属Ａｌ２８を蒸着
し、リフトオフ法により、フォトレジスト２９及びその
上のＡｌ２８を除去する。
ジスト２９をマスクにして、ゲート金属Ａｌ２８を蒸着
し、リフトオフ法により、フォトレジスト２９及びその
上のＡｌ２８を除去する。
【００１８】最後に、図２（ｅ）に示すように、ＳｉＯ
2 ２２を除去した後、フォトレジストをマスクにして、
ＡｕＧｅ／Ｎｉ／Ａｕを蒸着し、リフトオフして、アロ
イし、オーミック電極となるソース電極及びドレイン電
極３０を形成する。本実施例の素子構造においては、ゲ
ート長が約０．５μm 、寄生抵抗が０．２Ωmm以下と非
常に小さく、耐圧も１０Ｖが得られた。また、特性変動
も大幅に低減できた。
2 ２２を除去した後、フォトレジストをマスクにして、
ＡｕＧｅ／Ｎｉ／Ａｕを蒸着し、リフトオフして、アロ
イし、オーミック電極となるソース電極及びドレイン電
極３０を形成する。本実施例の素子構造においては、ゲ
ート長が約０．５μm 、寄生抵抗が０．２Ωmm以下と非
常に小さく、耐圧も１０Ｖが得られた。また、特性変動
も大幅に低減できた。
【００１９】なお、第２の半導体層２７として、ｐ型の
ＧａＡｓやＡｌＧａＡｓを用いても良い。また、ＭＯＭ
ＢＥによる選択成長の代わりに、Ｚｎの固相拡散などの
拡散法でコンタクト層側壁と電子供給層表面をｐ型化
し、あとでエッチングして必要部分だけを残すようにし
ても良い。また拡散法の一種になると思われるが、ｐ型
化するのに、ｐ型ドーパントとなる元素（例えば炭素）
などを含む反応ガス（例えばＣＦ4 ）に曝すことによっ
て、ｐ型層を形成しても良い。但し、この場合は、プラ
ズマ化などにより、炭素イオンの生成と基板内に侵入す
るための一定のエネルギーを与える必要があるので、電
子サイクロトロン共鳴（ＥＣＲ）等を用いたプラズマ発
生装置等を用いる必要がある。
ＧａＡｓやＡｌＧａＡｓを用いても良い。また、ＭＯＭ
ＢＥによる選択成長の代わりに、Ｚｎの固相拡散などの
拡散法でコンタクト層側壁と電子供給層表面をｐ型化
し、あとでエッチングして必要部分だけを残すようにし
ても良い。また拡散法の一種になると思われるが、ｐ型
化するのに、ｐ型ドーパントとなる元素（例えば炭素）
などを含む反応ガス（例えばＣＦ4 ）に曝すことによっ
て、ｐ型層を形成しても良い。但し、この場合は、プラ
ズマ化などにより、炭素イオンの生成と基板内に侵入す
るための一定のエネルギーを与える必要があるので、電
子サイクロトロン共鳴（ＥＣＲ）等を用いたプラズマ発
生装置等を用いる必要がある。
【００２０】また、第６の実施例においては、ゲート電
極２８を形成する前に、第２の半導体層２７を形成した
が、ゲート電極２８を形成した後でも良い。この場合、
ゲート電極材料として、比較的耐熱性のある高融点金属
材料、例えば、Ｗ、ＷＳｉ、ＷＡｌ、ＷＮ、Ｍｏあるい
はこれらの化合物などを選び、ゲート電極とその直下の
半導体層との特性劣化を防ぐことが望ましい。更に、第
２の半導体層２７は、ＭＯＭＢＥや有機金属気相成長法
（ＭＯＣＶＤ）法などを用い、選択的に形成することが
望ましい。拡散法などを用いた場合も同様である。
極２８を形成する前に、第２の半導体層２７を形成した
が、ゲート電極２８を形成した後でも良い。この場合、
ゲート電極材料として、比較的耐熱性のある高融点金属
材料、例えば、Ｗ、ＷＳｉ、ＷＡｌ、ＷＮ、Ｍｏあるい
はこれらの化合物などを選び、ゲート電極とその直下の
半導体層との特性劣化を防ぐことが望ましい。更に、第
２の半導体層２７は、ＭＯＭＢＥや有機金属気相成長法
（ＭＯＣＶＤ）法などを用い、選択的に形成することが
望ましい。拡散法などを用いた場合も同様である。
【００２１】次に、本発明の第７の実施例について説明
する。図３（ａ）に示すように、半絶縁性のＧａＡｓ基
板上に、膜厚約５００nmでアンドープのＧａＡｓ層、膜
厚約１００nmで、ドナー密度が約３×１０17cm-3のｎ型
ＡｌＧａＡｓ電子供給層、膜厚約１００nmで、ドナー密
度が約５×１０18cm-3のｎ型ＧａＡｓコンタクト層（第
１の半導体層）を分子線エピタキシャル（ＭＢＥ）法を
用いて順次成長し、フォトレジストで部分的にマスク
し、酸素をイオン注入し、素子分離領域２１を形成し、
その後、膜厚約３００nmのＳｉＯ2 を熱ＣＶＤ法で堆積
する。
する。図３（ａ）に示すように、半絶縁性のＧａＡｓ基
板上に、膜厚約５００nmでアンドープのＧａＡｓ層、膜
厚約１００nmで、ドナー密度が約３×１０17cm-3のｎ型
ＡｌＧａＡｓ電子供給層、膜厚約１００nmで、ドナー密
度が約５×１０18cm-3のｎ型ＧａＡｓコンタクト層（第
１の半導体層）を分子線エピタキシャル（ＭＢＥ）法を
用いて順次成長し、フォトレジストで部分的にマスク
し、酸素をイオン注入し、素子分離領域２１を形成し、
その後、膜厚約３００nmのＳｉＯ2 を熱ＣＶＤ法で堆積
する。
【００２２】次いで図３（ｂ）に示すように、ＳｉＯ2
の一部を開口し、Ｃｌ2 ガス２６′を用いてｎ型ＧａＡ
ｓコンタクト層２５をエッチングする。
の一部を開口し、Ｃｌ2 ガス２６′を用いてｎ型ＧａＡ
ｓコンタクト層２５をエッチングする。
【００２３】次に、図３（ｃ）に示すように、ＳｉＯ2
を緩衝ＨＦ液でエッチングし、コンタクト層２５の側面
を露出させる。イオン注入法を用いて、炭素イオンを注
入し、８００℃の熱処理を行い、注入イオンを電気的に
活性化してコンタクト層２５側壁とｎ型ＡｌＧａＡｓ電
子供給層表面をｐ型層２７とする。
を緩衝ＨＦ液でエッチングし、コンタクト層２５の側面
を露出させる。イオン注入法を用いて、炭素イオンを注
入し、８００℃の熱処理を行い、注入イオンを電気的に
活性化してコンタクト層２５側壁とｎ型ＡｌＧａＡｓ電
子供給層表面をｐ型層２７とする。
【００２４】その後、図３（ｄ）に示すように、フォト
レジスト２９をマスクにして、コンタクト層２５側壁と
それに続く電子供給層表面のｐ型層のみ残し他のｐ型層
２７をエッチングにより除去し、ゲート電極形成領域を
設ける。
レジスト２９をマスクにして、コンタクト層２５側壁と
それに続く電子供給層表面のｐ型層のみ残し他のｐ型層
２７をエッチングにより除去し、ゲート電極形成領域を
設ける。
【００２５】最後に、図３（ｅ）に示すように、ＷＳｉ
ゲート電極２８を形成し、ＡｕＧｅ／Ｎｉ／Ａｕを蒸着
し、リフトオフして、アロイし、オーミック電極となる
ソース電極及びドレイン電極３０を形成する。
ゲート電極２８を形成し、ＡｕＧｅ／Ｎｉ／Ａｕを蒸着
し、リフトオフして、アロイし、オーミック電極となる
ソース電極及びドレイン電極３０を形成する。
【００２６】図４は請求項２に記載されたＦＥＴの実施
例を示す概略断面図である。図１の実施例と異なる点
は、第２の半導体層１７が第１の半導体層（コンタクト
層）１４の側壁と、この側壁とゲート電極１５の間の電
子供給層上にだけ形成されているのではなく、ゲート電
極と電子供給層の間にも形成され二つのコンタクト層の
間に連続した層として形成されている点である。もちろ
んこの発明は前述の第３、第４、第５の実施例にも適用
できることは自明である。
例を示す概略断面図である。図１の実施例と異なる点
は、第２の半導体層１７が第１の半導体層（コンタクト
層）１４の側壁と、この側壁とゲート電極１５の間の電
子供給層上にだけ形成されているのではなく、ゲート電
極と電子供給層の間にも形成され二つのコンタクト層の
間に連続した層として形成されている点である。もちろ
んこの発明は前述の第３、第４、第５の実施例にも適用
できることは自明である。
【００２７】従来、ゲート電極直下の半導体層の影響に
よる耐圧の劣化は、回避するのが困難であった。仮に、
結晶成長段階で、高抵抗層を挿入したとしても、オーミ
ック電極下とゲート電極直下の両方に、この高抵抗層が
存在することになるため、オーミック抵抗の低減と耐圧
向上を両立させることは困難であった。しかし請求項２
の発明のようにゲート電極直下にも第２の半導体層を設
けると、請求項１の発明よりさらに耐圧が向上する。
よる耐圧の劣化は、回避するのが困難であった。仮に、
結晶成長段階で、高抵抗層を挿入したとしても、オーミ
ック電極下とゲート電極直下の両方に、この高抵抗層が
存在することになるため、オーミック抵抗の低減と耐圧
向上を両立させることは困難であった。しかし請求項２
の発明のようにゲート電極直下にも第２の半導体層を設
けると、請求項１の発明よりさらに耐圧が向上する。
【００２８】次に図５を用いて、図４のＦＥＴの製造方
法を説明する。図５（ａ）〜（ｃ）は図２の（ａ）〜
（ｃ）と全く同じであるので説明を省略する。（ｃ）の
工程の後、図５（ｄ）に示すように、フォトレジスト２
９をマスクにして、ゲート金属Ａｌ２８を蒸着し、リフ
トオフ法により、フォトレジスト２９及びその上のＡｌ
２８を除去する。最後に、図５（ｅ）に示すように、Ｓ
ｉＯ2 ２２を除去した後、フォトレジストをマスクにし
て、ＡｕＧｅ／Ｎｉ／Ａｕを蒸着し、リフトオフして、
アロイし、オーミック電極となるソース電極及びドレイ
ン電極３０を形成する。
法を説明する。図５（ａ）〜（ｃ）は図２の（ａ）〜
（ｃ）と全く同じであるので説明を省略する。（ｃ）の
工程の後、図５（ｄ）に示すように、フォトレジスト２
９をマスクにして、ゲート金属Ａｌ２８を蒸着し、リフ
トオフ法により、フォトレジスト２９及びその上のＡｌ
２８を除去する。最後に、図５（ｅ）に示すように、Ｓ
ｉＯ2 ２２を除去した後、フォトレジストをマスクにし
て、ＡｕＧｅ／Ｎｉ／Ａｕを蒸着し、リフトオフして、
アロイし、オーミック電極となるソース電極及びドレイ
ン電極３０を形成する。
【００２９】本実施例の素子構造においては、ゲート長
が約０．５μm 、寄生抵抗が０．２Ωmm以下と非常に小
さく、耐圧も１３Ｖが得られた。また、特性変動も大幅
に低減できた。
が約０．５μm 、寄生抵抗が０．２Ωmm以下と非常に小
さく、耐圧も１３Ｖが得られた。また、特性変動も大幅
に低減できた。
【００３０】なお、第２の半導体層２７として、ｐ型の
ＧａＡｓやＡｌＧａＡｓを用いても良い。また、ＭＯＭ
ＢＥによる選択成長の代わりに、Ｚｎの固相拡散などの
拡散法を用いても良い。また拡散法の一種になると思わ
れるがｐ型ドーパントとなる元素（例えば炭素）などを
含む反応ガス（例えばＣＦ4 ）に曝すことによって、ｐ
型層を形成しても良い。但し、この場合は、プラズマ化
などにより、炭素イオンの生成と基板内に侵入するため
の一定のエネルギーを与える必要があるので、電子サイ
クロトロン共鳴（ＥＣＲ）等を用いたプラズマ発生装置
等を用いる必要がある。
ＧａＡｓやＡｌＧａＡｓを用いても良い。また、ＭＯＭ
ＢＥによる選択成長の代わりに、Ｚｎの固相拡散などの
拡散法を用いても良い。また拡散法の一種になると思わ
れるがｐ型ドーパントとなる元素（例えば炭素）などを
含む反応ガス（例えばＣＦ4 ）に曝すことによって、ｐ
型層を形成しても良い。但し、この場合は、プラズマ化
などにより、炭素イオンの生成と基板内に侵入するため
の一定のエネルギーを与える必要があるので、電子サイ
クロトロン共鳴（ＥＣＲ）等を用いたプラズマ発生装置
等を用いる必要がある。
【００３１】次に、請求項２のＦＥＴの別の製造方法の
実施例を図６で説明する。まず図６（ａ）に示すよう
に、半絶縁性のＧａＡｓ基板上に、膜厚約５００nmでア
ンドープのＧａＡｓ層、膜厚約１００nmで、ドナー密度
が約３×１０17cm-3のｎ型ＧａＡｓ層、膜厚約１００nm
で、ドナー密度が約５×１０18cm-3のｎ型ＧａＡｓ層を
分子線エピタキシャル（ＭＢＥ）法を用いて順次成長
し、フォトレジストで部分的にマスクし、酸素をイオン
注入し、素子分離領域２１を形成し、その後、膜厚約３
００nmのＳｉＯ2 を熱ＣＶＤ法で堆積する。図６（ｂ）
に示すように、ＳｉＯ2 の一部を開口し、Ｃｌ2 ガス２
６を用いて第１の半導体層である低抵抗のＧａＡｓ層２
５をエッチングする。次に、図６（ｃ）に示すように、
ＳｉＯ2 を緩衝ＨＦ液でエッチングし、第１の半導体層
２５の側面を露出させる。次に、イオン注入法を用い
て、炭素イオンを注入し、８００℃の熱処理を行い、注
入イオンを電気的に活性化する。その後、図６（ｄ）乃
至（ｅ）に示すように、ゲート電極ＷＳｉを形成し、Ａ
ｕＧｅ／Ｎｉ／Ａｕを蒸着し、リフトオフして、アロイ
し、オーミック電極となるソース電極及びドレイン電極
３０を形成する。
実施例を図６で説明する。まず図６（ａ）に示すよう
に、半絶縁性のＧａＡｓ基板上に、膜厚約５００nmでア
ンドープのＧａＡｓ層、膜厚約１００nmで、ドナー密度
が約３×１０17cm-3のｎ型ＧａＡｓ層、膜厚約１００nm
で、ドナー密度が約５×１０18cm-3のｎ型ＧａＡｓ層を
分子線エピタキシャル（ＭＢＥ）法を用いて順次成長
し、フォトレジストで部分的にマスクし、酸素をイオン
注入し、素子分離領域２１を形成し、その後、膜厚約３
００nmのＳｉＯ2 を熱ＣＶＤ法で堆積する。図６（ｂ）
に示すように、ＳｉＯ2 の一部を開口し、Ｃｌ2 ガス２
６を用いて第１の半導体層である低抵抗のＧａＡｓ層２
５をエッチングする。次に、図６（ｃ）に示すように、
ＳｉＯ2 を緩衝ＨＦ液でエッチングし、第１の半導体層
２５の側面を露出させる。次に、イオン注入法を用い
て、炭素イオンを注入し、８００℃の熱処理を行い、注
入イオンを電気的に活性化する。その後、図６（ｄ）乃
至（ｅ）に示すように、ゲート電極ＷＳｉを形成し、Ａ
ｕＧｅ／Ｎｉ／Ａｕを蒸着し、リフトオフして、アロイ
し、オーミック電極となるソース電極及びドレイン電極
３０を形成する。
【００３２】なお、本実施例において、注入するイオン
は、炭素以外のアクセプタドーパント元素を用いても良
い。
は、炭素以外のアクセプタドーパント元素を用いても良
い。
【００３３】なお、以上述べた本発明は、ＩｎＰ、Ｉｎ
ＡｌＡｓ、ＧａＳｂ、ＩｎＳｂ、ＩｎＡｓ、ＡｌＳｂ、
ＧａＩｎＰ等他の半導体材料、単原子層（δ）ドーピン
グなど他のドーピング方法あるいはドーピング領域を持
つチャネル構造などに対しても適応できることは自明で
ある。
ＡｌＡｓ、ＧａＳｂ、ＩｎＳｂ、ＩｎＡｓ、ＡｌＳｂ、
ＧａＩｎＰ等他の半導体材料、単原子層（δ）ドーピン
グなど他のドーピング方法あるいはドーピング領域を持
つチャネル構造などに対しても適応できることは自明で
ある。
【００３４】
【発明の効果】以上説明したように本発明の電界効果型
トランジスタ及びその製造方法は、低抵抗の第１の半導
体層を表面に残したまま、前記低抵抗の第１の半導体層
の側面と、ゲート電極と前記低抵抗の第１の半導体層と
の間の少なくとも一部あるいはそれに加えてゲート電極
直下に反対導伝型半導体層を形成しているため、あるい
は前記低抵抗の第１の半導体層の側面と、ゲート電極と
前記低抵抗の第１の半導体層との間の少なくとも一部に
禁制帯幅が第１の半導体層より大きな高抵抗半導体層を
形成しているため、高耐圧を維持したまま、寄生抵抗の
大幅な低減と特性変動の抑制が可能となる。
トランジスタ及びその製造方法は、低抵抗の第１の半導
体層を表面に残したまま、前記低抵抗の第１の半導体層
の側面と、ゲート電極と前記低抵抗の第１の半導体層と
の間の少なくとも一部あるいはそれに加えてゲート電極
直下に反対導伝型半導体層を形成しているため、あるい
は前記低抵抗の第１の半導体層の側面と、ゲート電極と
前記低抵抗の第１の半導体層との間の少なくとも一部に
禁制帯幅が第１の半導体層より大きな高抵抗半導体層を
形成しているため、高耐圧を維持したまま、寄生抵抗の
大幅な低減と特性変動の抑制が可能となる。
【図１】本発明の実施例の電界効果型トランジスタの概
略断面図である。
略断面図である。
【図２】本発明の実施例の電界効果型トランジスタの製
造工程を示す要素工程図である。
造工程を示す要素工程図である。
【図３】本発明の実施例の電界効果型トランジスタの製
造工程を示す要素工程図である。
造工程を示す要素工程図である。
【図４】本発明の実施例の電界効果型トランジスタの概
略断面図である。
略断面図である。
【図５】本発明の実施例の電界効果型トランジスタの製
造工程を示す要素工程図である。
造工程を示す要素工程図である。
【図６】本発明の実施例の電界効果型トランジスタの製
造工程を示す要素工程図である。
造工程を示す要素工程図である。
１１ 基板 １２ チャネル層またはバッファ層 １３ チャネル層またはキャリア供給層 １４、２５ 低抵抗の第１の半導体層 １５、２８ ゲート電極 １６、３０ オーミック電極 １７、２７ 高抵抗または反対導伝型の第２の半導体層 ２１ 素子分離領域 ２２ 絶縁膜 ２３、２９ フォトレジスト ２４ エッチングガス ２６ エッチングガスまたは液
Claims (10)
- 【請求項１】ソース・ドレイン電極とチャネルの間に低
抵抗の第１の半導体層を有する電界効果型トランジスタ
において、第１の半導体層の側面と、ゲート電極と第１
の半導体層との間の少なくとも一部に、第１の半導体層
とは反対の導伝型の第２の半導体層を形成したことを特
徴とする電界効果型トランジスタ。 - 【請求項２】ソース・ドレイン電極とチャネルの間に低
抵抗の第１の半導体層を有する電界効果型トランジスタ
において、第１の半導体層の側面と、ゲート電極と第１
の半導体層との間及びゲート電極直下に、第１の半導体
層とは反対の導伝型の第２の半導体層を形成したことを
特徴とする電界効果型トランジスタ。 - 【請求項３】ソース・ドレイン電極とチャネルの間に低
抵抗の第１の半導体層を有する電界効果型トランジスタ
において、第１の半導体層の側面と、ゲート電極と第１
の半導体層との間の少なくとも一部に、高抵抗でかつ禁
制帯幅が第１の半導体層より大きな第２の半導体層を形
成したことを特徴とする電界効果型トランジスタ。 - 【請求項４】低抵抗の第１の半導体層の不純物密度が１
０18cm-3以上であることを特徴とする請求項１、２また
は３に記載の電界効果型トランジスタ。 - 【請求項５】低抵抗の第１の半導体層と第２の半導体層
が格子整合していることを特徴とする請求項１、２、３
または４に記載の電界効果型トランジスタ。 - 【請求項６】請求項１または請求項３記載の電界効果型
トランジスタを製造する方法において、少なくともチャ
ネルとなる半導体層と低抵抗の第１の半導体層を形成す
る工程と、前記第１の半導体層の一部を除去し、開口部
を形成する工程と、前記開口部内の一部に第２の半導体
層を形成する工程を少なくとも含むことを特徴とする電
界効果型トランジスタの製造方法。 - 【請求項７】ゲート電極を形成した後に、前記開口部内
の一部に選択的に第２の半導体層を形成する請求項６に
記載の電界効果型トランジスタの製造方法。 - 【請求項８】前記開口部内の全体に第２の半導体層を形
成した後、ゲート電極が形成される部分の前記第２の半
導体層を除去し、その後ゲート電極を形成する請求項６
に記載の電界効果型トランジスタの製造方法。 - 【請求項９】請求項２に記載の電界効果型トランジスタ
を製造する方法において、少なくともチャネルとなる半
導体層と低抵抗の第１の半導体層を形成する工程と、前
記第１の半導体層の一部を除去し、開口部を形成する工
程と、前記開口部に第２の半導体層を形成する工程を少
なくとも含むことを特徴とする電界効果型トランジスタ
の製造方法。 - 【請求項１０】第２の半導体層を形成する方法として、
エピタキシャル成長法、イオン注入法、あるいは不純物
の拡散法を用いる請求項６，７、８または９に記載の電
界効果型トランジスタの製造方法。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6247928A JP2687897B2 (ja) | 1994-10-13 | 1994-10-13 | 電界効果型トランジスタ及びその製造方法 |
| US08/542,616 US5686740A (en) | 1994-10-13 | 1995-10-13 | Field effect transistor with recessed gate |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6247928A JP2687897B2 (ja) | 1994-10-13 | 1994-10-13 | 電界効果型トランジスタ及びその製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH08115925A JPH08115925A (ja) | 1996-05-07 |
| JP2687897B2 true JP2687897B2 (ja) | 1997-12-08 |
Family
ID=17170641
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP6247928A Expired - Fee Related JP2687897B2 (ja) | 1994-10-13 | 1994-10-13 | 電界効果型トランジスタ及びその製造方法 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US5686740A (ja) |
| JP (1) | JP2687897B2 (ja) |
Families Citing this family (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5837570A (en) * | 1995-12-28 | 1998-11-17 | Sanyo Electric Co., Ltd. | Heterostructure semiconductor device and method of fabricating same |
| JPH10125901A (ja) * | 1996-10-17 | 1998-05-15 | Mitsubishi Electric Corp | 電界効果トランジスタ，及びその製造方法 |
| JP3377022B2 (ja) * | 1997-01-23 | 2003-02-17 | 日本電信電話株式会社 | ヘテロ接合型電界効果トランジスタの製造方法 |
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