JP6562222B2 - 窒化物半導体装置 - Google Patents

窒化物半導体装置 Download PDF

Info

Publication number
JP6562222B2
JP6562222B2 JP2016537747A JP2016537747A JP6562222B2 JP 6562222 B2 JP6562222 B2 JP 6562222B2 JP 2016537747 A JP2016537747 A JP 2016537747A JP 2016537747 A JP2016537747 A JP 2016537747A JP 6562222 B2 JP6562222 B2 JP 6562222B2
Authority
JP
Japan
Prior art keywords
layer
film
plane
nitride semiconductor
semiconductor device
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
JP2016537747A
Other languages
English (en)
Other versions
JPWO2016017127A1 (ja
Inventor
竜二 江藤
竜二 江藤
原田　剛史
剛史 原田
浜田　政一
政一 浜田
保 柴田
保 柴田
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Panasonic Intellectual Property Management Co Ltd
Original Assignee
Panasonic Intellectual Property Management Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Panasonic Intellectual Property Management Co Ltd filed Critical Panasonic Intellectual Property Management Co Ltd
Publication of JPWO2016017127A1 publication Critical patent/JPWO2016017127A1/ja
Application granted granted Critical
Publication of JP6562222B2 publication Critical patent/JP6562222B2/ja
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/43—Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/45—Ohmic electrodes
    • H01L29/452—Ohmic electrodes on AIII-BV compounds
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/778—Field effect transistors with two-dimensional charge carrier gas channel, e.g. HEMT ; with two-dimensional charge-carrier layer formed at a heterojunction interface
    • H01L29/7786—Field effect transistors with two-dimensional charge carrier gas channel, e.g. HEMT ; with two-dimensional charge-carrier layer formed at a heterojunction interface with direct single heterostructure, i.e. with wide bandgap layer formed on top of active layer, e.g. direct single heterostructure MIS-like HEMT
    • H01L29/7787—Field effect transistors with two-dimensional charge carrier gas channel, e.g. HEMT ; with two-dimensional charge-carrier layer formed at a heterojunction interface with direct single heterostructure, i.e. with wide bandgap layer formed on top of active layer, e.g. direct single heterostructure MIS-like HEMT with wide bandgap charge-carrier supplying layer, e.g. direct single heterostructure MODFET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
    • H01L21/283—Deposition of conductive or insulating materials for electrodes conducting electric current
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
    • H01L27/08—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind
    • H01L27/085—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only
    • H01L27/098—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being PN junction gate field-effect transistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/04—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their crystalline structure, e.g. polycrystalline, cubic or particular orientation of crystalline planes
    • H01L29/045—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their crystalline structure, e.g. polycrystalline, cubic or particular orientation of crystalline planes by their particular orientation of crystalline planes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/12—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/20—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only AIIIBV compounds
    • H01L29/2003—Nitride compounds
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66446—Unipolar field-effect transistors with an active layer made of a group 13/15 material, e.g. group 13/15 velocity modulation transistor [VMT], group 13/15 negative resistance FET [NERFET]
    • H01L29/66462—Unipolar field-effect transistors with an active layer made of a group 13/15 material, e.g. group 13/15 velocity modulation transistor [VMT], group 13/15 negative resistance FET [NERFET] with a heterojunction interface channel or gate, e.g. HFET, HIGFET, SISFET, HJFET, HEMT
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/778—Field effect transistors with two-dimensional charge carrier gas channel, e.g. HEMT ; with two-dimensional charge-carrier layer formed at a heterojunction interface
    • H01L29/7786—Field effect transistors with two-dimensional charge carrier gas channel, e.g. HEMT ; with two-dimensional charge-carrier layer formed at a heterojunction interface with direct single heterostructure, i.e. with wide bandgap layer formed on top of active layer, e.g. direct single heterostructure MIS-like HEMT
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/80—Field effect transistors with field effect produced by a PN or other rectifying junction gate, i.e. potential-jump barrier
    • H01L29/808—Field effect transistors with field effect produced by a PN or other rectifying junction gate, i.e. potential-jump barrier with a PN junction gate, e.g. PN homojunction gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/80—Field effect transistors with field effect produced by a PN or other rectifying junction gate, i.e. potential-jump barrier
    • H01L29/812—Field effect transistors with field effect produced by a PN or other rectifying junction gate, i.e. potential-jump barrier with a Schottky gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/10—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode not carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
    • H01L29/1066—Gate region of field-effect devices with PN junction gate

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • General Physics & Mathematics (AREA)
  • Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • Ceramic Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • Chemical & Material Sciences (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • Junction Field-Effect Transistors (AREA)
  • Electrodes Of Semiconductors (AREA)

Description

本発明は、ｐ型窒化物半導体を用いた窒化物半導体装置に関する。
パワースイッチング用のＦＥＴでは、電力損失低減のために低オン抵抗の実現が必要である。加えて、安全性の観点からゼロバイアス時に電流を遮断するノーマリオフ特性が不可欠である。
ＧａＮを用いたＦＥＴの低オン抵抗化とノーマリオフ化とを実現する技術としては、ｐ型窒化物半導体層をゲートとして用い、さらにそのｐ型窒化物半導体層の下部にゲートリセスを形成した例が報告されている（特許文献１の第１実施例を参照）。このような構造により、ゲートの下部のチャンネルにおける２次元電子ガス濃度を低減できるため、ノーマリオフ特性を有する低オン抵抗のＦＥＴが実現できる。
一方で、ｐ型窒化物半導体層は電気的に高抵抗であることから、高速スイッチングのためには、ｐ型窒化物半導体層および金属配線層を積層させることにより、ゲートを全体として低抵抗化することが不可欠である。ここでは、金属配線層自身が低抵抗であることに加え、ｐ型窒化物半導体層と金属配線層とのコンタクトが低抵抗であることが求められる。また、金属配線層に関しては、パワースイッチングという用途に由来する過酷な環境下（高温かつ高電流）での使用に耐えうる、高い信頼性を有するものでなければならない。
ここで、ｐ型窒化物半導体層に対するコンタクトの形成に関しては、例えば、Ｔｉおよび白金からなる電極を、ｐ型窒化物半導体層の表面に配置する方法が報告されている（特許文献２の第１実施例を参照）。この方法によれば、ｐ型窒化物半導体層にＴｉを形成することにより、ｐ型窒化物半導体層上の酸素を吸着させ、コンタクトの界面から酸素を除去することで、オーミック特性を得るとされている。
特開２００９−２００３９５号公報 特開２０００−２５２２３０号公報
しかしながら、ｐ型窒化物半導体層の上にＴｉおよび白金等の貴金属を用いてコンタクトを形成する従来の窒化物半導体装置では、ｐ型窒化物半導体層と金属配線層とのコンタクト抵抗が十分に低くならず、高速スィッチングを行わせることができないという問題がある。
先行技術文献に開示された窒化物半導体装置では、パワースイッチングという用途に由来する過酷な環境（高温かつ高電流）の下での使用に耐えうる、高い信頼性を実現する方法について、何らの言及も見られない。
上記の課題に鑑み、本発明は、ｐ型窒化物半導体層と金属配線層とのコンタクト抵抗を低減させることにより高速なスイッチングを可能にするパワースイッチング用の窒化物半導体装置を提供することを目的とする。
上記課題を解決するために、請求項１に係る本発明の窒化物半導体装置は、基板と、前記基板の主面上に形成されたｐ型不純物を含むＡｌｘＩｎｙＧａ１−ｘ−ｙＮ（０≦Ｘ＜１、０≦Ｙ＜１）からなる半導体層と、前記半導体層の上に形成されたＴｉ層とを有し、前記Ｔｉ層は、前記半導体層に対してコヒーレント状態またはメタモルフィック状態であることを特徴とする。
また、前記Ｔｉ層の結晶面の（０００２）面は、前記半導体層の結晶面の（０００２）面に対して平行かつ同一方位であってもよい。
また、前記Ｔｉ層の結晶面の（１０−１０）面は、前記半導体層の結晶面の（１０−１０）面に対して平行かつ同一方位であってもよい。
また、前記Ｔｉ層の膜厚は、５ｎｍ以上であってもよい。
また、さらに、前記Ｔｉ層の上に形成されたアルミニウムを主成分とした金属配線層を備え、前記半導体層と前記Ｔｉ層との界面から一定距離以内の前記Ｔｉ層は、前記金属配線層と合金状態ではなくてもよい。
また、前記一定距離は、５ｎｍ以上であってもよい。
また、前記金属配線層の結晶面の（１１１）面は、前記Ｔｉ層の結晶面の（０００２）面に対して平行かつ同一方位であってもよい。
また、前記金属配線層の結晶面の（２２０）面は、前記Ｔｉ層の結晶面の（１０−１０）面に対して平行かつ同一方位であってもよい。
また、前記Ｔｉ層の膜厚は、６０ｎｍ以下であってもよい。
また、さらに、前記Ｔｉ層と前記金属配線層との間に、窒化Ｔｉ層を有してもよい。
また、前記窒化Ｔｉ層の膜厚は、２０ｎｍ以上であってもよい。
また、前記Ｔｉ層と前記窒化Ｔｉ層との合計膜厚は、６０ｎｍ以下であってもよい。
また、さらに、前記半導体層と前記Ｔｉ層との間に絶縁層を有し、前記絶縁層は、貫通した開口部を有し、前記Ｔｉ層は、前記半導体層と、前記開口部の下面位置で接触していてもよい。
また、前記開口部は、開口下面と、前記開口下面より開口面積が広い開口上面とを有し、前記開口部の側壁と前記半導体層とが成す鋭角の角度は、４５度以下であってもよい。
また、さらに、前記基板上に形成された窒化物半導体のチャネル層と、前記チャネル層の上に形成された、前記チャネル層よりバンドギャップの大きい窒化物半導体のバリア層と、前記チャネル層の下面の上に形成された、ゲート電極と、前記ゲート電極の両側方に、それぞれ、前記ゲート電極と離間して形成されたソース電極及びドレイン電極とを有し、前記半導体層は、前記ゲート電極として使用されていてもよい。
また、さらに、前記Ｔｉ層の上に形成された、銅を主成分とした金属配線層を備え、前記半導体層と前記Ｔｉ層との界面から一定距離以内の前記Ｔｉ層は、前記金属配線層と合金状態ではなくてもよい。
また、前記金属配線層の結晶面の（１１１）面は、前記Ｔｉ層の結晶面の（０００２）面に対して平行かつ同一方位であってもよい。
また、前記金属配線層の結晶面の（２２０）面は、前記Ｔｉ層の結晶面の（１０−１０）面に対して平行かつ同一方位であってもよい。
また、さらに、前記Ｔｉ層と前記金属配線層との間に、窒化Ｔｉ層を有してもよい。
また、さらに、前記半導体層と前記Ｔｉ層との間に絶縁層を有し、前記絶縁層は、貫通した開口部を有し、前記Ｔｉ層は、前記半導体層と、前記開口部の下面位置で接触していてもよい。
本開示の窒化物半導体装置によれば、ｐ型窒化物半導体層と金属配線層とのコンタクト抵抗を低減させることができるので、高速なスイッチングが可能なパワースイッチング用の窒化物半導体装置を提供することができる。
図１は、実施の形態１に係る窒化物半導体装置の断面図である。 図２Ａは、実施の形態１に係る窒化物半導体装置の製造方法を示す断面図である。 図２Ｂは、実施の形態１に係る窒化物半導体装置の製造方法を示す断面図である。 図２Ｃは、実施の形態１に係る窒化物半導体装置の製造方法を示す断面図である。 図２Ｄは、実施の形態１に係る窒化物半導体装置の製造方法を示す断面図である。 図３Ａは、実施の形態１に係る窒化物半導体装置の製造方法を示す断面図である。 図３Ｂは、実施の形態１に係る窒化物半導体装置の製造方法を示す断面図である。 図３Ｃは、実施の形態１に係る窒化物半導体装置の製造方法を示す断面図である。 図４Ａは、実施の形態１に係る窒化物半導体装置の製造方法を示す断面図である。 図４Ｂは、実施の形態１に係る窒化物半導体装置の製造方法を示す断面図である。 図４Ｃは、実施の形態１に係る窒化物半導体装置の製造方法を示す断面図である。 図５は、Ｔｉおよびｐ型ＧａＮが独立して存在している場合のバンド構造を示す図である。 図６は、Ｔｉ／ｐ型ＧａＮ界面のコンタクト特性を改善できるメカニズムを総括的に説明した図である。 図７Ａは、Ｔｉ／ｐ型ＧａＮ界面の構造を示す図である。 図７Ｂは、Ｔｉ／ｐ型ＧａＮ界面の構造を示す図である。 図８は、Ｉｎ−Ｐｌａｎｅ測定のθ―２θ法により得られたＸＲＤスペクトルを示す図である。 図９は、Ｉｎ−Ｐｌａｎｅ測定のθ―２θ法により得られたＸＲＤスペクトルを示す図である。 図１０Ａは、Ｔｉ／ｐ型ＧａＮ界面での（１０−１０）面を示す図である。 図１０Ｂは、Ｔｉ／ｐ型ＧａＮ界面での（１１−２０）面を示す図である。 図１０Ｃは、Ｔｉ／ｐ型ＧａＮ界面での（０００２）面を示す図である。 図１１は、Ｉｎ−Ｐｌａｎｅ測定のロッキングカーブ法により得られた波形を示す図である。 図１２は、Ｉｎ−Ｐｌａｎｅ測定のロッキングカーブ法により得られた波形を拡大して示す図である。 図１３Ａは、Ｔｉ膜が厚い場合のＸＲＤの測定結果から得られる構造を説明する断面図である。 図１３Ｂは、Ｔｉ膜が厚い場合のＸＲＤの測定結果から得られる構造を説明する断面図である。 図１４は、実施の形態２に係る窒化物半導体装置の断面図である。 図１５Ａは、実施の形態２に係る窒化物半導体装置の製造方法を示す断面図である。 図１５Ｂは、実施の形態２に係る窒化物半導体装置の製造方法を示す断面図である。 図１５Ｃは、実施の形態２に係る窒化物半導体装置の製造方法を示す断面図である。 図１５Ｄは、実施の形態２に係る窒化物半導体装置の製造方法を示す断面図である。 図１６Ａは、実施の形態２に係る窒化物半導体装置の製造方法を示す断面図である。 図１６Ｂは、実施の形態２に係る窒化物半導体装置の製造方法を示す断面図である。 図１６Ｃは、実施の形態２に係る窒化物半導体装置の製造方法を示す断面図である。 図１７Ａは、実施の形態２に係る窒化物半導体装置の製造方法を示す断面図である。 図１７Ｂは、実施の形態２に係る窒化物半導体装置の製造方法を示す断面図である。 図１７Ｃは、実施の形態２に係る窒化物半導体装置の製造方法を示す断面図である。 図１８は、Ｏｕｔ ｏｆ Ｐｌａｎｅ測定のθ―２θ法により得られたＸＲＤスペクトルを示す図である。 図１９Ａは、Ｏｕｔ ｏｆ Ｐｌａｎｅ測定のロッキングカーブ法により得られた波形を示す図である。 図１９Ｂは、Ｏｕｔ ｏｆ Ｐｌａｎｅ測定のロッキングカーブ法により得られた波形を示す図である。 図２０Ａは、試料表面に垂直にイオンビーム照射した場合のＳＩＭ画像を示す図である。 図２０Ｂは、試料表面に垂直にイオンビーム照射した場合のＳＩＭ画像を示す図である。 図２１は、Ｉｎ−Ｐｌａｎｅ測定のθ―２θ法により得られたＸＲＤスペクトルを示す図である。 図２２は、Ｉｎ−Ｐｌａｎｅ測定のロッキングカーブ法により得られた波形を示す図である。 図２３は、表２の試料Ａのｐ型ＧａＮ層（０００２）面およびＡｌ膜の（１１１）面の逆格子点を同一測定で捉えた逆格子マップを示す図である。 図２４は、実施の形態３に係る窒化物半導体装置の断面図である。 図２５Ａは、実施の形態３に係る窒化物半導体装置の製造方法を示す断面図である。 図２５Ｂは、実施の形態３に係る窒化物半導体装置の製造方法を示す断面図である。 図２５Ｃは、実施の形態３に係る窒化物半導体装置の製造方法を示す断面図である。 図２５Ｄは、実施の形態３に係る窒化物半導体装置の製造方法を示す断面図である。 図２６Ａは、実施の形態３に係る窒化物半導体装置の製造方法を示す断面図である。 図２６Ｂは、実施の形態３に係る窒化物半導体装置の製造方法を示す断面図である。 図２６Ｃは、実施の形態３に係る窒化物半導体装置の製造方法を示す断面図である。 図２７Ａは、実施の形態３に係る窒化物半導体装置の製造方法を示す断面図である。 図２７Ｂは、実施の形態３に係る窒化物半導体装置の製造方法を示す断面図である。 図２７Ｃは、実施の形態３に係る窒化物半導体装置の製造方法を示す断面図である。 図２８は、Ｏｕｔ ｏｆ Ｐｌａｎｅ測定のθ―２θ法により得られたＸＲＤスペクトルを示す図である。 図２９Ａは、Ｏｕｔ ｏｆ Ｐｌａｎｅ測定のロッキングカーブ法により得られた波形を示す図である。 図２９Ｂは、Ｏｕｔ ｏｆ Ｐｌａｎｅ測定のロッキングカーブ法により得られた波形を示す図である。 図３０は、Ｉｎ−Ｐｌａｎｅ測定のθ―２θ法により得られたＸＲＤスペクトルを示す図である。 図３１は、Ｉｎ−Ｐｌａｎｅ測定のロッキングカーブ法により得られた波形を示す図である。 図３２は、実施の形態４に係る窒化物半導体装置の断面図である。 図３３Ａは、実施の形態４に係る窒化物半導体装置の製造方法を示す断面図である。 図３３Ｂは、実施の形態４に係る窒化物半導体装置の製造方法を示す断面図である。 図３３Ｃは、実施の形態４に係る窒化物半導体装置の製造方法を示す断面図である。 図３３Ｄは、実施の形態４に係る窒化物半導体装置の製造方法を示す断面図である。 図３４Ａは、実施の形態４に係る窒化物半導体装置の製造方法を示す断面図である。 図３４Ｂは、実施の形態４に係る窒化物半導体装置の製造方法を示す断面図である。 図３４Ｃは、実施の形態４に係る窒化物半導体装置の製造方法を示す断面図である。 図３５Ａは、実施の形態４に係る窒化物半導体装置の製造方法を示す断面図である。 図３５Ｂは、実施の形態４に係る窒化物半導体装置の製造方法を示す断面図である。 図３５Ｃは、実施の形態４に係る窒化物半導体装置の製造方法を示す断面図である。
以下、図面を参照しながら、本発明の実施の形態に係る窒化物半導体装置について説明する。なお、以下で説明する実施の形態は、いずれも本発明の好ましい一具体例を示すものである。以下の実施の形態で示される数値、形状、材料、構成要素、構成要素の配置位置及び接続形態、製造工程、及び、製造工程の順序などは、一例であり、本発明を限定する主旨ではない。また、以下の実施の形態における構成要素のうち、最上位概念を示す独立請求項に記載されていない構成要素については、任意の構成要素として説明される。また、図面に示される構成要素の大きさまたは大きさの比は、必ずしも厳密ではない。
（実施の形態１）
図１は、本発明の実施の形態１に係る窒化物半導体装置の断面図である。同図に示すように、本実施の形態に係る窒化物半導体装置は、例えばＳｉからなる基板１０１上に、例えば厚さ２μｍのＡｌＮ及びＡｌＧａＮの複数の積層構造からなるバッファ層１０２と、厚さ２μｍのアンドープ（ｉ型）ＧａＮ層１０３と、厚さ２５ｎｍ、Ａｌ組成比１５％のｉ型ＡｌＧａＮ層１０４とを備えている。ｉ型ＡｌＧａＮ層１０４とｉ型ＧａＮ層１０３とのヘテロ界面には、２次元電子ガス１０５が発生している。ここで、アンドープ（ｉ型）とは、エピタキシャル成長時に不純物が意図的にドーピングされていないことを意味する。
また、本実施の形態に係る窒化物半導体装置は、ｉ型ＡｌＧａＮ層１０４の表面に、所定の形状に加工された厚さ２００ｎｍのｐ型ＧａＮ層１０６を備えている。ｐ型ＧａＮ層１０６には、５×１０１９ｃｍ−３程度のＭｇがドーピングされている。ただし、大部分のＭｇはＨとＭｇ−Ｈ錯体を形成して中性化しており、アクセプタイオンとして機能するのはその約１％の５×１０１７ｃｍ−３程度である。
さらに、本実施の形態に係る窒化物半導体装置は、ｉ型ＡｌＧａＮ層１０４の表面およびｐ型ＧａＮ層１０６の表面に、ＳｉＮ膜１０７を備えている。ＳｉＮ膜１０７は、膜中に５０％程度のＳｉを含有している。これは、化学量論比（４３％）よりも多い量である。
ＳｉＮ膜１０７には、ｉ型ＡｌＧａＮ層１０４に到達するソース開口１０８およびドレイン開口１０９が設けられており、これらの開口を覆うようにして、ソース電極１１０及びドレイン電極１１１が設けられている。ソース電極１１０およびドレイン電極１１１は、Ｔｉ膜およびＡｌ膜を順に積層した構造となっており、ｉ型ＡｌＧａＮ層１０４とｉ型ＧａＮ層１０３とのヘテロ界面に形成される２次元電子ガス１０５と電気的なコンタクトを形成している。
ＳｉＮ膜１０７、ソース電極１１０およびドレイン電極１１１の表面には、ＳｉＮ膜１１２が形成されている。ＳｉＮ膜１０７と同様、ＳｉＮ膜１１２も、膜中に５０％程度のＳｉを含有している。
ＳｉＮ膜１０７およびＳｉＮ膜１１２には、ｐ型ＧａＮ層１０６に到達するゲート開口１１３が設けられており、このゲート開口１１３を覆うようにしてゲート電極１１５が形成されている。ゲート電極１１５は、ｐ型ＧａＮ層１０６に接しているＴｉ膜１１４ａと、ＳｉＮ膜１１２に接しているＴｉ膜１１４ｂとで構成されている。Ｔｉ膜１１４ａおよびＴｉ膜１１４ｂの厚さは、共に１０ｎｍである。ｐ型ＧａＮ層１０６に接しているＴｉ膜１１４ａは、ｐ型ＧａＮ層１０６に対してコヒーレント成長もしくはメタモルフィック成長している。なお、コヒーレント成長およびメタモルフィック成長の定義については、後に詳しく述べる。
以下、図２Ａ〜図２Ｄ、図３Ａ〜図３Ｃ、および図４Ａ〜図４Ｃを参照しながら、実施の形態１に係る窒化物半導体装置の製造方法を説明する。
図２Ａ〜図４Ｃは、実施の形態１に係る窒化物半導体装置の製造方法を示す断面図である。なお、図２Ａ〜図４Ｃは一連の工程を示す図であり、図２Ｄに示す工程の後に図３Ａに示す工程が続き、図３Ｃに示す工程の後に図４Ａに示す工程が続く。
まず、図２Ａに示すように、Ｓｉからなる基板１０１上に有機金属気相成長法（ＭＯＣＶＤ：Ｍｅｔａｌ Ｏｒｇａｎｉｃ Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）を用いて、厚さ２μｍのＡｌＮおよびＡｌＧａＮの積層からなるバッファ層１０２と、厚さ２μｍのｉ型ＧａＮ層１０３と、厚さ６０ｎｍ、Ａｌ組成比１５％のｉ型ＡｌＧａＮ層１０４とを、順次エピタキシャル成長させる。この結果、ｉ型ＡｌＧａＮ層１０４とｉ型ＧａＮ層１０３とのヘテロ界面には、２次元電子ガス１０５が発生する。
次に、図２Ｂに示すように、ｉ型ＡｌＧａＮ層１０４の表面に、厚さ２００ｎｍのｐ型ＧａＮ層１０６を、ＭＯＣＶＤ法によりエピタキシャル成長させる。ｐ型ＧａＮ層１０６のＭｇ濃度は５×１０１９ｃｍ−３に設定する。なお、この状態では、Ｍｇは、ＨとＭｇ−Ｈ錯体とを形成して中性化している。この後、例えば、Ｎ２雰囲気下で１０００℃、３０分の熱処理を行う。この結果、約１％のＭｇが活性化し、ｐ型ＧａＮ層１０６の内部に５×１０１７ｃｍ−３程度の濃度のアクセプタイオンが発生する。
次に、図２Ｃに示すように、リソグラフィーおよびエッチングを順に適用することにより、ｐ型ＧａＮ層１０６を所定の形状に加工する。なお、ドライエッチングの際には、塩素ガスに酸素ガスを添加することにより、ｐ型ＧａＮ層１０６よりもｉ型ＡｌＧａＮ層１０４のエッチング速度を小さく設定することが望ましい。
次に、図２Ｄに示すように、ｉ型ＡｌＧａＮ層１０４およびｐ型ＧａＮ層１０６の表面に，厚さ１００ｎｍのＳｉＮ膜１０７を、プラズマＣＶＤ法により堆積する。原料ガスにはＳｉＨ４およびＮＨ３を用いる。この２つのガスの流量比を調整することで、ＳｉＮ膜１０７の中に含まれるＳｉの量を調整することができる。本実施例では、ＳｉＮ膜１０７の中のＳｉの比率を５０％に設定している。
次に、図３Ａに示すように、リソグラフィーおよびエッチングを順に適用することにより、ＳｉＮ膜１０７の内部の所定の領域に、ｉ型ＡｌＧａＮ層１０４に到達するソース開口１０８およびドレイン開口１０９を形成する。なお、エッチングの際には、ＳｉＮ膜１０７に対してエッチング速度が高く、ｉ型ＡｌＧａＮ層１０４に対してエッチング速度が低い方法を用いることが好ましい。
次に、図３Ｂに示すように、Ｔｉ膜およびＡｌ膜を順に堆積した後、リソグラフィー法およびエッチング法を順に適用することにより、ソース開口１０８およびドレイン開口１０９を覆うようにして、ソース電極１１０およびドレイン電極１１１を形成する。この後、Ｎ２雰囲気下で６００℃の熱処理を行うことにより、これらの電極を、ｉ型ＡｌＧａＮ層１０４とｉ型ＧａＮ層１０３とのヘテロ界面に形成される２次元電子ガス１０５とオーミック接合させる。
次に、図３Ｃに示すように、ＳｉＮ膜１０７、ソース電極１１０およびドレイン電極１１１の表面に、厚さ１００ｎｍのＳｉＮ膜１１２を、プラズマＣＶＤ法により堆積する。本実施の形態では、ＳｉＮ膜１０７の場合と同様、ＳｉＮ膜１１２中のＳｉの比率を５０％に設定している。
次に、図４Ａに示すように、リソグラフィーおよびエッチングを順に実施することにより、ＳｉＮ膜１０７およびＳｉＮ膜１１２の内部の所定の領域に、ｐ型ＧａＮ層１０６に到達するゲート開口１１３を形成する。エッチングは、以下のように２段階で実施する。まず、ＣＦ４ガスを用いたドライエッチングにより１４０ｎｍ程度のエッチングを行い、続いて、ＨＦ水溶液を用いたウェットエッチングにより残りの６０ｎｍ程度のエッチングを行う。さらに、この後、特殊な薬剤を用いて、ゲート開口１１３に露出したｐ型ＧａＮ層１０６の表面を洗浄する。
次に、図４Ｂに示すように、スパッタ法により、ゲート開口１１３に露出したｐ型ＧａＮ層１０６およびＳｉＮ膜１０７の表面に、Ｔｉ膜１１４を堆積する。Ｔｉ膜１１４は、ｐ型ＧａＮ層１０６に接しているＴｉ膜１１４ａ、および、ＳｉＮ膜１１２に接しているＴｉ膜１１４ｂからなる。Ｔｉ膜１１４ａは、ｐ型ＧａＮ層１０６に対してコヒーレント成長もしくはメタモルフィック成長する。
最後に、図４Ｃに示すように、リソグラフィーおよびエッチングを順に適用することにより、ゲート開口１１３を覆うようにしてゲート電極１１５を形成することにより、本実施の形態に係る窒化物半導体装置が完成する。
以降、必要に応じて、パッシベーション膜、多層配線、およびボンディングパッドを形成することもできる。
ここで、図４Ａに示した工程で、２段階のエッチングを実施する理由を述べる。横方向の寸法制御性の確保という観点からは、ドライエッチングのみを用いることが望ましい。しかしながら、ドライエッチングがｐ型ＧａＮ層１０６に到達すると、プラズマに含まれるイオンの物理的衝撃によりｐ型ＧａＮ層１０６の表面の結晶性に乱れが生じる。この結果、図４Ｂに示す工程で、ｐ型ＧａＮ層１０６に対するＴｉ膜１１４ａのコヒーレント成長もしくはメタモルフィック成長を良好に実施することが困難となる。このため、本実施の形態では、ドライエッチングを途中で停止し、後続のエッチングを物理的衝撃のないウェットエッチングで実施することにより、ｐ型ＧａＮ層１０６の表面の結晶性の乱れを防止している。
ここで、図４Ａに示した工程で、特殊な薬剤を用いてゲート開口１１３に露出したｐ型ＧａＮ層１０６の表面を洗浄する理由について述べる。エッチングが終了した後のｐ型ＧａＮ層１０６表面には酸化層が形成されている。この状態では、図４Ｂに示す工程で、ｐ型ＧａＮ層１０６に対してＴｉ膜１１４ａが良好にコヒーレント成長もしくはメタモルフィック成長させることが困難となる。そこで、本実施の形態では、特殊な薬剤を用いて、ｐ型ＧａＮ層１０６の表面に形成された酸化層を除去している。なお、本実施の形態では、特殊な薬剤として、ＮＨ４Ｆ、ジメチルホルムアルデヒトおよびテトラメチルアンモニウム蟻酸塩を含む薬剤を使用している。
ここで、図４Ａに示した工程における特殊な薬剤による洗浄と、図４Ｂに示した工程との間の、好ましい時間的な間隔について述べる。図４Ａに示した工程における特殊な薬剤による洗浄と、図４Ｂに示した工程の時間的な間隔は、２４時間以内に設定することが好ましい。これは、これらの間の時間的な間隔が２４時間よりも大きくなると、ｐ型ＧａＮ層１０６の表面に、無視できない量の酸化層が形成されるためである。この状態では、図４Ｂに示す工程で、ｐ型ＧａＮ層１０６に対してＴｉ膜１１４ａが良好にコヒーレント成長もしくはメタモルフィック成長させることが困難となる。
ここで、図４Ｂに示した工程で、Ｔｉ膜１１４を堆積する際の好ましい形態について述べる。Ｔｉ膜１１４の堆積には、化合物半導体の製造に一般に用いられている電子ビーム蒸着法や抵抗加熱蒸着法ではなく、スパッタ法を用いることが好ましい。これは、図４Ｂに示す工程で、ｐ型ＧａＮ層１０６に対してＴｉ膜１１４ａが良好にコヒーレント成長もしくはメタモルフィック成長させるためには、高くかつ均一な運動エネルギーを有するＴｉ原子をｐ型ＧａＮ層１０６の表面に飛来させ、その運動エネルギーによりｐ型ＧａＮ層１０６の表面でＴｉ原子の再配列を発生させることが有利に作用する。
ここで、図４Ｃに示した工程より後の工程の好ましい形態について述べる。図４Ｃに示した工程より後の工程は、３６０℃以下の温度を維持することが好ましい。これは、図４Ｃに示した工程より後の工程で、３６０℃より大きい温度がＴｉ膜１１４ａに加わると、ｐ型ＧａＮ層１０６に対してＴｉ膜１１４ａが良好にコヒーレント成長もしくはメタモルフィック成長した状態を維持することが困難となるためである。
以下、上記の構造により、Ｔｉ／ｐ型ＧａＮ界面のコンタクト特性を改善できるメカニズムについて説明する。発明者らは、コンタクト特性を改善するために、Ｔｉ／ｐ型ＧａＮ界面のバンド構造に着目し、理論的および実験的に様々な検討を行った。その結果、後述する図６に総括して示すように、コヒーレント成長もしくはメタモルフィック成長させたＴｉにｐ型ＧａＮ中のＨを拡散させ、アクセプタイオンの密度を上げることにより、Ｔｉ／ｐ型ＧａＮ界面に形成される空乏層が縮小し、コンタクト特性が改善されることを見出した。
図５は、Ｔｉおよびｐ型ＧａＮが独立して存在している場合のバンド構造を示す図である。また、図６は、Ｔｉ／ｐ型ＧａＮ界面のコンタクト特性を改善できるメカニズムを総括的に説明した図である。図５に示すように、Ｔｉの仕事関数は４．３３ｅＶ、ｐ型ＧａＮの仕事関数は７．８３ｅＶであり、ｐ型ＧａＮの仕事関数の方が大きい。つまり、Ｔｉのフェルミ準位の方が、ｐ型ＧａＮのフェルミ準位よりも高くなっている。
次に、図５に示したＴｉと同じバンド構造を有する仮想的な金属を考える。この金属と、ｐ型ＧａＮを接合させた場合、金属／ｐ型ＧａＮ界面の構造、空乏層、電荷分布およびバンド構造は図６の（ａ）に示すようになる。ｐ型ＧａＮに比べて金属のフェルミ準位が高いため、接合により金属からｐ型ＧａＮに電子が移動する。これに伴い、ｐ型ＧａＮの表面では、キャリアであるホールが電子と再結合して消滅し、アクセプタイオンのみが残存した空乏層が形成される。アクセプタイオンの負電荷が電子の移動を妨げる方向に電界が発生させる結果、新たな平衡状態としてショットキー接触が形成される。
次に、本実施の形態のように、Ｔｉとｐ型ＧａＮとを接合させた場合について述べる。この場合、Ｔｉ／ｐ型ＧａＮ界面の構造、電荷分布およびバンド構造は図６の（ｂ）に示すようになる。Ｔｉは水素吸蔵金属であるため、Ｔｉとｐ型ＧａＮとを接合させると、ｐ型ＧａＮ中のＨの一部がＴｉに拡散する。この結果、ｐ型ＧａＮの表面近傍において、Ｍｇ−Ｈ錯体が減少してアクセプタイオンが増加するので、一般の金属の場合と比較して空乏層の幅が縮小する。この結果、トンネル効果が現れるようになり、金属／ｐ型ＧａＮ界面のコンタクト特性が改善される。
ここで、発明者らは、ｐ型ＧａＮに対してＴｉをコヒーレント成長もしくはメタモルフィック成長させることにより、金属／ｐ型ＧａＮ界面のコンタクト特性をより改善できることを見出した。その理由を以下に述べる。
コヒーレント成長やメタモルフィック成長を行わない場合、ｐ型ＧａＮの近傍のＴｉはアモルファス構造もしくは多結晶構造となる。このような構造の場合、Ｔｉ／ｐ型ＧａＮ界面の構造は図７Ａに示すような状態であり、Ｔｉとｐ型ＧａＮの格子不整合が非常に高い密度で存在する。
図７Ａは、Ｔｉ／ｐ型ＧａＮ界面の構造を示す図である。この格子不整合は、ｐ型ＧａＮからＴｉへのＨの拡散を著しく阻害する。この結果、図６の（ｂ）に示されているように、Ｔｉ／ｐ型ＧａＮ界面に形成される空乏層が十分に縮小せず、良好なコンタクト特性は得られない。
一方、本実施の形態のように、ｐ型ＧａＮに対してＴｉをコヒーレント成長もしくはメタモルフィック成長させた場合には、図７Ｂに示すように、Ｔｉとｐ型ＧａＮの格子不整合の密度が著しく低くなる。
図７Ｂは、Ｔｉ／ｐ型ＧａＮ界面の構造を示す図である。この結果、図６の（ｃ）に示すように、ｐ型ＧａＮからＴｉへのＨの拡散が効率的に起こり、Ｔｉ／ｐ型ＧａＮ界面に形成される空乏層が十分に縮小するため、良好なコンタクト特性を得ることができる。
なお、以上の説明では、議論を簡単にするために、空乏層の電荷分布を矩形で近似している。しかし、電荷分布がより複雑な形状、例えば、指数関数状であったとしても、現象の本質は変わらないことは、当業者にとって明らかであろう。
ここで、コヒーレント成長およびメタモルフィック成長という用語の定義について述べる。非特許文献１の要点を和訳すると下記のようになる（非特許文献１：“ＳＣＩＥＮＣＥ ＡＮＤ ＡＰＰＬＩＣＡＴＩＯＮＳ ＯＦ ＩＩＩ−Ｖ ＧＲＡＤＥＤ ＡＮＩＯＮ ＭＥＴＡＭＯＲＰＨＩＣ ＢＵＦＦＥＲＳ ＯＮ ＩｎＰ ＳＵＢＳＴＲＡＴＥＳ”、 Ｙｏｎｇ Ｌｉｎ著学位論文、第３５ページ〜第３６ページ、オハイオ州立大学、２００７年、インターネット（ｈｔｔｐｓ：／／ｅｔｄ．ｏｈｉｏｌｉｎｋ．ｅｄｕ／ｒｗｓ＿ｅｔｄ／ｄｏｃｕｍｅｎｔ／ｇｅｔ／ｏｓｕ１１７２８５２３３４／ｉｎｌｉｎｅ））。
（１）下地の基板の上に異なる格子定数を有する層を結晶成長させる場合、厚さが臨界値（ｈｃ）より小さい場合は、層の格子が歪むことにより、格子の連続性を保った成長をする。これをシュードモルフィック成長と呼ぶ（なお、シュードモルフィック成長およびコヒーレント成長は同じ意味の言葉である）。（２）一方、厚さが臨界値より大きくなった場合は、界面にミスフィット転移が導入されることにより歪みが緩和される。これを、メタモルフィック成長と呼ぶ。
このメタモルフィック成長の応用は、例えば、特許文献３（特開２００８−０８５０１８号公報）に見ることができる。この例では、ＧａＡｓ基板上にＩｎＰ層を成長させるために、メタモルフィック成長により形成した中間層（メタモルフィックバッファ層）を使用している。この中間層は、結晶欠陥をその内部に閉じ込めることにより、ＧａＡｓ基板とＩｎＰ層との間の格子不整合を緩和する役割を果たす。
以上のことから、本発明では、“コヒーレント”および“メタモルフィック”という概念を、以下のように定義する。
コヒーレント：層（膜）の格子が歪むことにより、層（膜）が下地の基板の結晶情報を保持していること。
メタモルフィック：層（膜）の内部に欠陥を導入することにより、層（膜）が全体として下地の基板の結晶情報を保持していること。
また、コヒーレント（メタモルフィック）である状態のことをコヒーレント状態（メタモルフィック状態）、コヒーレント（メタモルフィック）な様式で層（膜）が成長することを、コヒーレント成長（メタモルフィック成長）と呼ぶ。
次に、実施の形態１に係る窒化物半導体装置の製造方法で得られたＴｉ膜１１４ａの膜質を評価した結果について述べる。評価には主としてＸＲＤ（Ｘ線回折法）を使用した。一般に、ＸＲＤ測定には、数ｃｍ四方の大面積の試料が必要である。そのため、Ｔｉ膜１１４ａとｐ型ＧａＮ層１０６とのコンタクトが広く取れるように工夫しながら、実際の製造方法に即した方法で試料の作成を行った。なお、Ｔｉ膜１１４ａの厚さについては、厚さと結晶構造の関係を調べるため、５ｎｍ、１０ｎｍおよび６０ｎｍの３水準の試料を準備した。
図８は、Ｉｎ−Ｐｌａｎｅ測定のθ―２θ法により得られたＸＲＤスペクトルを示す図である。なお、図８は、ＧａＮの（１１−１０）面を入射Ｘ線に対して直交するように試料を設置した場合の結果である。図８において、（ａ）はＴｉ膜１１４ａの厚さが５ｎｍの場合、（ｂ）は１０ｎｍの場合、（ｃ）は６０ｎｍの場合のスペクトルである。厚さが５ｎｍの場合は、２θ＝３２．４１°に強いピークが現れている。これは、ＧａＮの（１０−１０）面による回折である。また、２θ＝３５．７５°にもピークが現れている。これは、Ｔｉの（１０−１０）面による回折である。今回測定した２θが３０°から７０°の範囲では、他に、Ｔｉの（０００２）面、（１０−１１）面、（１０−１２）面および（１１−２０）面による回折の検出が可能であるが、それらに該当するピークは現れなかった。一方、Ｔｉ膜１１４ａの厚さが１０ｎｍおよび６０ｎｍの場合は、ＧａＮの（１０−１０）面およびＴｉの（１０−１０）面によるピークに加え、２θ＝３８．５°にもピークが現れている。これは、Ｔｉの（０００２）面による回折である。
次に、ＧａＮの（１１−２０）面を入射Ｘ線に対して直交するように試料を設置し、試料の回転角φと検出器の回転角θがθ＝２φとなるようにしながら、試料と検出器を回転させてＸＲＤスペクトルを測定した。
図９は、Ｉｎ−Ｐｌａｎｅ測定のθ―２θ法により得られたＸＲＤスペクトルを示す図である。図９において、（ａ）はＴｉ膜１１４ａの厚さが５ｎｍの場合、（ｂ）は１０ｎｍの場合、（ｃ）は６０ｎｍの場合のスペクトルである。いずれの厚さの場合も、２θ＝５７．８０°に強いピークが現れている。これは、ＧａＮの（１１−２０）面による回折である。また、２θ＝６３．６°にもピークが現れている。これは、Ｔｉの（１１−２０）面による回折である。今回測定した２θが３０°から７０°の範囲では、他に、Ｔｉの（１０−１０）面、（０００２）面、（１０−１１）面、（１０−１２）面および（１１−２０）面による回折の検出が可能であるが、それらに該当するピークが現れなかった。
図８および図９に示したＸＲＤスペクトルで現れたピークを整理して示したものが表１である。
Figure 0006562222
表１より、以下のようなことが考察される。
（１）ＧａＮの（１０−１０）面とＴｉの（１０−１０）面、および、ＧａＮの（１１−２）面とＴｉの（１１−２０）面は、つねに対応する形で現れる。このことから、Ｔｉ膜１１４ａは、ｐ型ＧａＮ層１０６の結晶情報を引き継いで成長していると考えられる。これを模式的に表したものを図１０Ａ〜Ｃに示す。
図１０Ａは、Ｔｉ／ｐ型ＧａＮ界面での（１０−１０）面を示す図である。また、図１０Ｂは、Ｔｉ／ｐ型ＧａＮ界面での（１１−２０）面を示す図である。また、図１０Ｃは、Ｔｉ／ｐ型ＧａＮ界面での（０００２）面を示す図である。なお、図１０Ｃに示すように、Ｔｉ膜１１４ａが、ｐ型ＧａＮ層１０６の結晶情報を引き継いで成長した場合、ＧａＮの（０００２）面とＴｉの（０００２）面が平行に並ぶことも、あえてここに指摘しておく。
（２）Ｔｉ膜１１４ａが１０ｎｍ程度に厚くなると、ＧａＮの（１０−１０）面に対してＴｉの（０００２）面が平行に並んでいる新たな層が出現する。この場合は、Ｔｉ膜１１４ａは結晶性の異なる２つの層から構成されていると考えられる。
次に、Ｔｉ膜１１４ａの膜さが１０ｎｍ以上の場合に出現する新たな層について調べるため、Ｔｉ膜１１４ａの上にさらにＡｌ膜を堆積させた試料を作成した。Ｔｉ膜１１４ａとＡｌ膜の厚さは、それぞれ、２０ｎｍと２００ｎｍに設定した。Ａｌ膜はスパッタ法により堆積した。また、Ｔｉ膜１１４ａの堆積とＡｌ膜の堆積は、真空中で連続的に実施した。
この試料に対し、検出器の回転角（θ）を特定の回折に合わせて固定した上で、試料の回転角（φ）のみを変化させてＸＲＤスペクトルを測定した。これは“Ｒｏｃｋｉｎｇ Ｃｕｒｖｅ法”と呼ばれているスキャン方法であり、膜中に含まれる特定の結晶面の面方位のばらつきを測定することができる。
図１１および図１２は、Ｉｎ−Ｐｌａｎｅ測定のロッキングカーブ法により得られた波形を示す図である。図１１において、（ａ）は、θをＧａＮの（１０−１０）面の回折角（３２．４１°）に設定して測定したもので、ＧａＮの（１０−１０）面の面方位のばらつきを示している。また、（ｂ）は、θをＴｉの（１０−１０）面の回折角（３５．７５°）に設定して測定したもので、Ｔｉの（１０−１０）面の面方位のばらつきを示している。また、（ｃ）は、θをＡｌの（２２０）面の回折角（６７．８°）に設定して測定したもので、Ａｌの（２２０）面の面方位のばらつきを示している。なお、これらの波形は、それらの最大値が一致するように規格化されている。
まず、（ａ）および（ｂ）の関係に注目する。（ｂ）の半値幅は、（ａ）の半値幅に対して、３倍程度大きくなっている。これは、ｐ型ＧａＮ層１０６およびＴｉ膜１１４ａの格子定数の違いにより、Ｔｉ／ｐ型ＧａＮの界面の近傍で、Ｔｉ膜１１４ａの中に結晶欠陥が発生していることを示唆している。次に、（ａ）および（ｃ）の関係に注目する。図１１では、（ａ）および（ｃ）の波形は重なりあって区別することができない。そこで、横軸のスケールを大幅に拡大し、（ａ）および（ｃ）のみを抜粋して示したものが図１２である。
図１２のように、横軸のスケールを−０．６°〜０．６°といった極めて狭い範囲に設定しても、（ａ）と（ｃ）の波形はほぼ同一である。これは、Ａｌ膜がｐ型ＧａＮ層１０６の結晶情報を完全に引き継いで成長していることを示している。
以上の測定結果から得られる結論を整理した結果を図１３Ａおよび図１３Ｂに示す。
図１３Ａは、Ｔｉ膜が厚い場合のＸＲＤの測定結果から得られる構造を説明する断面図である。図１３Ａは、Ｔｉ膜１１４ａが厚い場合、例えば１０ｎｍおよび６０ｎｍの場合を示している。この場合、上述のように、Ｔｉ膜１１４ａはその内部に欠陥を有している。しかしながら、Ｔｉ膜１１４ａの上に堆積されるＡｌ膜は、ｐ型ＧａＮ１０６の結晶情報を完全に引き継いで成長している。特許文献３で述べられているように、これは、メタモルフィック成長の特徴である。よって、Ｔｉ膜１１４ａが厚い場合、Ｔｉ膜１１４ａはｐ型ＧａＮに対してメタモルフィック成長していると言える。また、図８に示した測定結果より、このＴｉは、（１）ＧａＮの（１０−１０）面に対してＴｉの（１０−１０）面が平行に並んでいる層（１層目Ｔｉ）、および、（２）ＧａＮの（１０−１０）面に対してＴｉの（０００２）面が平行に並んでいる層（２層目Ｔｉ）、の２層から構成されていると考えられる。
図１３Ｂは、Ｔｉ膜が厚い場合のＸＲＤの測定結果から得られる構造を説明する断面図である。図１３Ｂは、Ｔｉ膜１１４ａが薄い場合、例えば、５ｎｍの場合を示している。この場合、メタモルフィック成長の前の段階としてコヒーレント成長が起こることが非特許文献１により指摘されていることから、Ｔｉ膜はｐ型ＧａＮに対してコヒーレント成長していると考えられる。
ここで、Ｔｉ膜１１４ａの望ましい厚さについて述べる。Ｔｉ膜１１４ａの厚さは、５〜６０ｎｍの範囲に設定するのが好ましい。これは、この厚さの範囲内であれば、Ｔｉ膜１１４ａはｐ型ＧａＮ層１０６に対してコヒーレント成長もしくはメタモルフィック成長することが確認できているので、Ｔｉ／ｐ型ＧａＮの界面のコンタクト特性を確実に改善できるためである。
本実施の形態によれば、ｐ型窒化物半導体層と金属配線層とのコンタクト抵抗を低減させることができるので、高速なスイッチングを可能にするパワースイッチング用のＦＥＴを提供することが可能となる。
（実施の形態２）
図１４は、実施の形態２に係る窒化物半導体装置の断面図である。同図に示すように、本実施の形態に係る窒化物半導体装置は、例えばＳｉからなる基板１０１上に、例えば厚さ２μｍのＡｌＮおよびＡｌＧａＮの複数の積層構造からなるバッファ層１０２と、厚さ２μｍのアンドープ（ｉ型）ＧａＮ層１０３と、厚さ２５ｎｍ、Ａｌ組成比１５％のｉ型ＡｌＧａＮ層１０４とを備えている。ｉ型ＡｌＧａＮ層１０４とｉ型ＧａＮ層１０３とのヘテロ界面には、２次元電子ガス１０５が発生している。また、本実施の形態に係る窒化物半導体装置は、ｉ型ＡｌＧａＮ層１０４の表面に、所定の形状に加工された厚さ２００ｎｍのｐ型ＧａＮ層１０６を備えている。ｐ型ＧａＮ層１０６には、５×１０１９ｃｍ−３程度のＭｇがドーピングされている。
さらに、本実施の形態に係る窒化物半導体装置は、ｉ型ＡｌＧａＮ層１０４の表面およびｐ形ＧａＮ層１０６の表面に、ＳｉＮ膜１０７を備えている。ＳｉＮ膜１０７は、膜中に５０％程度のＳｉを含有している。これは、化学量論比（４３％）よりも多い量である。
ＳｉＮ膜１０７には、ｉ型ＡｌＧａＮ層１０４に到達するソース開口１０８およびドレイン開口１０９が設けられており、これらの開口を覆うようにして、ソース電極１１０およびドレイン電極１１１が設けられている。ソース電極１１０およびドレイン電極１１１は、Ｔｉ膜およびＡｌ膜を順に積層した構造となっており、ｉ型ＡｌＧａＮ層１０４とｉ型ＧａＮ層１０３とのヘテロ界面に形成される２次元電子ガス１０５と電気的なコンタクトを形成している。
ＳｉＮ膜１０７、ソース電極１１０およびドレイン電極１１１の表面には、ＳｉＮ膜１１２が形成されている。ＳｉＮ膜１０７と同様、ＳｉＮ膜１１２も、膜中に５０％程度のＳｉを含有している。
ＳｉＮ膜１０７およびＳｉＮ膜１１２には、ｐ型ＧａＮ層１０６に到達するゲート開口１１３が設けられており、この開口部の側壁とｐ型ＧａＮ層１０６の表面とで成す鋭角２０２の角度が４５度以下である。このゲート開口１１３を覆うようにしてゲート電極１１５が形成されている。ゲート電極１１５は、ｐ型ＧａＮ層１０６に接しているＴｉ膜１１４ａと、Ｔｉ膜１１４ａに接しているＡｌ膜２０４ａと、Ａｌ膜２０４ａに接しているＴｉ膜２０６ａと、ＳｉＮ膜１１２に接しているＴｉ膜１１４ｂと、Ｔｉ膜１１４ｂに接しているＡｌ膜２０４ｂと、Ａｌ膜２０４ｂに接しているＴｉ膜２０６ｂとで構成されている。Ｔｉ膜１１４ａおよびＴｉ膜１１４ｂの厚さは、共に１０ｎｍである。Ａｌ膜２０４ａおよびＡｌ膜２０４ｂの厚さは、４００ｎｍ以上である。Ｔｉ膜１１４ａは、ｐ型ＧａＮ層１０６に対してコヒーレント成長もしくはメタモルフィック成長している。また、ｐ型ＧａＮ層１０６とＴｉ膜１１４ａとの界面から少なくとも５ｎｍ以内のＴｉ膜１１４ａは、合金状態ではない。ここで、合金状態ではないとは、例えば、ＳＩＭＳ（Ｓｅｃｏｎｄａｒｙ Ｉｏｎ Ｍａｓｓ Ｓｐｃｔｒｏｍｅｔｒｙ）等の物理分析で、２つの金属層間で有意な拡散が認められていない状態のことを指す。ただし、不純物として１％以下程度の一方の原子が、もう一方の原子中に存在する場合は有り得る。
Ａｌ膜２０４ａは、Ｔｉ膜１１４ａに対してエピタキシャル成長している。すなわち、Ｔｉ膜１１４ａの結晶面の（０００２）に対し、Ａｌ膜２０４ａの結晶面は（１１１）であり、Ｔｉ膜１１４ａの結晶面の（１０−１０）に対し、Ａｌ膜２０４ａの結晶面は（２２０）である。その他の構成は、実施の形態１に係る窒化物半導体装置と同一である。
以下、図１５Ａ〜図１５Ｄ、図１６Ａ〜図１６Ｃ、および図１７Ａ〜図１７Ｃを参照しながら、実施の形態２に係る窒化物半導体装置の製造方法を説明する。
図１５Ａ〜図１７Ｃは、実施の形態２に係る窒化物半導体装置の製造方法を示す断面図である。なお、図１５Ａ〜図１７Ｃは一連の工程を示す図であり、図１５Ｄに示す工程の後に図１６Ａに示す工程が続き、図１６Ｃに示す工程の後に図１７Ａに示す工程が続く。
なお、図１５Ａ〜図１５Ｄ、および、図１６Ａ〜図１６Ｃに示された各工程は、実施の形態１で説明した図２Ａ〜図２Ｄ、および、図３Ａ〜図３Ｃに示された各工程と同一であるので、ここでは説明を省略する。
次に、図１７Ａに示すように、リソグラフィーおよびエッチングを順に実施することにより、ＳｉＮ膜１０７およびＳｉＮ膜１１２の内部の所定の領域に、ｐ型ＧａＮ層１０６に到達するゲート開口１１３を形成する。エッチングは、以下のように２段階で実施する。まず、ＣＦ４ガスを用いたドライエッチングにより１４０ｎｍ程度のエッチングを行い、続いて、ＨＦ水溶液を用いたウェットエッチングにより残りの６０ｎｍ程度のエッチングを行う。さらに、この後、特殊な薬剤を用いて、ゲート開口１１３に露出したｐ型ＧａＮ層１０６の表面を洗浄する。この開口部の側壁とｐ型ＧａＮ層１０６の表面とで成す鋭角２０２の角度が４５度以下となるように、リソグラフィー時のレジスト材料とＳｉＮ膜１１２の界面の密着性やウェットエッチング時間などで調整する。
次に、図１７Ｂに示すように、スパッタ法により、ゲート開口１１３に露出したｐ型ＧａＮ層１０６およびＳｉＮ膜１０７の表面にＴｉ膜１１４、Ａｌ膜２０４、およびＴｉ膜２０６をこの順に堆積する。Ｔｉ膜１１４は、ｐ型ＧａＮ層１０６に接しているＴｉ膜１１４ａと、ＳｉＮ膜１１２に接しているＴｉ膜１１４ｂとで構成されている。Ｔｉ膜１１４ａは、ｐ型ＧａＮ層１０６に対してコヒーレント成長もしくはメタモルフィック成長する。また、ｐ型ＧａＮ層１０６とＴｉ膜１１４ａとの界面から５ｎｍ以内のＴｉ膜１１４ａは、Ａｌとの合金状態ではない。Ａｌ膜２０４ａは、Ｔｉ膜１１４ａに対してエピタキシャル成長している。この場合のエピタキシャル成長とは、ｐ型ＧａＮ層の（０００２）面に対して、Ｔｉ膜１１４ａの（０００２）面、Ａｌ膜２０４ａの（１１１）面が平行であることである。さらに、ｐ型ＧａＮ層の（１０−１０）面に対し、Ｔｉ膜１１４ａの（１０−１０）面およびＡｌ膜２０４ａの（２２０）面が平行であることである。そして、Ａｌ膜２０４ａには、この他の面を有した結晶は、結晶欠陥や転位などの数原子層の結晶の乱れを除いて存在しない状態を指す。
最後に、図１７Ｃに示すように、リソグラフィーおよびエッチングを順に適用することにより、ゲート開口１１３を覆うようにしてゲート電極１１５を形成することにより、本実施の形態に係る窒化物半導体装置が完成する。
以降、必要に応じて、パッシベーション膜、多層配線、およびボンディングパッドを形成することもできる。
ここで、図１７Ａに示した工程で、開口部１１３の側壁とｐ型ＧａＮ層１０６の表面とで成す鋭角２０２の角度が４５度以下で実施する２つの理由を述べる。
１つには、Ａｌ膜２０４の結晶性の観点からである。ＳｉＮ膜１１２に接しているＴｉ膜１１４ｂはコヒーレント成長もしくはメタモルフィック成長していないため、Ｔｉ膜１１４ｂに接するＡｌ膜２０４ｂは、エピタキシャル成長しない。しかしながら、開口部１１３の側壁とｐ型ＧａＮ層１０６の表面とで成す鋭角２０２の角度が４５度〜６０度になると、Ｔｉ膜１１４ａに接したＡｌ膜２０４ａの結晶粒が横方向に広がる傾向がある。そして、４５度以下では、ゲート電極１１５全体が１つの結晶粒となる場合が多く発生することを発見した。
２つには、Ａｌ膜２０４の形成条件が悪い場合は、開口部１１３の側壁とｐ型ＧａＮ層１０６の表面との交点を起点としてＡｌの密度の低い領域が、Ａｌ膜に対して縦方向に形成されるためである。
これらの２つの理由から、ゲート配線の信頼性を損なわないために、開口部１１３の側壁とｐ型ＧａＮ層１０６の表面とで成す鋭角２０２の角度が４５度以下で実施する必要がある。
ここで、図１７Ｂに示した工程で、Ｔｉ膜１１４およびＡｌ膜２０４を堆積する際の好ましい形態について述べる。Ｔｉ膜１１４およびＡｌ膜２０４の堆積には、化合物半導体の製造に一般に用いられている電子ビーム蒸着法や抵抗加熱蒸着法ではなく、スパッタ法用いることが好ましい。さらに、Ｔｉ膜１１４堆積後からＡｌ膜２０４堆積開始の間には、酸素などの介在を防ぐため、スパッタ法によるＴｉ膜１１４およびＡｌ膜２０４の堆積には、高真空ロードロックチャンバなどを備えた装置を用いることが好ましい。これは、図１７Ｂに示す工程で、ｐ型ＧａＮ層１０６に対してＴｉ膜１１４ａが良好にコヒーレント成長もしくはメタモルフィック成長させるためには、高くかつ均一な運動エネルギーを有するＴｉ原子をｐ型ＧａＮ層１０６の表面に飛来させ、その運動エネルギーによりｐ型ＧａＮ層１０６の表面でＴｉ原子の再配列を発生させることが必要不可欠なためである。そして、良好にコヒーレント成長もしくはメタモルフィック成長したＴｉ膜１１４ａ上に、高くかつ均一な運動エネルギーを有するＡｌ原子を飛来させてＴｉ膜１１４ａ上でＡｌ原子の再配列を発生させることが不可欠である。この際に、Ｔｉ膜１１４ａ上に酸素などの不純物元素が存在すると、再配列が困難となることは明らかである。
ここで、図１７Ｃに示した工程より後の工程の好ましい形態について述べる。図１７Ｃに示した工程より後の工程は、３２０℃以下の温度を維持することが好ましい。これは、図１７Ｃに示した工程より後の工程で、３２０℃より高い温度がＴｉ膜１１４ａに加わると、ｐ型ＧａＮ層１０６に対してＴｉ膜１１４ａが良好にコヒーレント成長もしくはメタモルフィック成長した状態を維持することが困難となるためである。以下、上記の構造により、Ａｌ／Ｔｉ／ｐ型ＧａＮのゲート構造により、金属配線層をエピタキシャル成長させ、高い信頼性を備えた配線層を形成できるメカニズムについて説明する。発明者らは、Ｔｉ／ｐ型ＧａＮ界面コンタクト特性の改善と、その上に高い信頼性を備えた金属配線層を形成するため、様々な検討を行った。その結果、ｐ型ＧａＮ層に対してコヒーレント状態またはメタモルフィック状態のＴｉの上に形成したＡｌ膜が、ｐ型ＧａＮ層の結晶情報を引き継いだエピタキシャル成長した膜であることを見出した。このことにより、ｐ型ＧａＮ層と金属配線層とのコンタクト抵抗を低減させることと、低抵抗で高い信頼性を有した金属配線層の形成を両立することができる。
次に、本実施の形態における窒化物半導体装置の製造方法で得られたＡｌ膜の膜質を評価した結果について述べる。評価には主としてＸＲＤを使用した。なお、実施の形態１と同様な理由で、実際の製造方法に即した方法で試料の作成を行った。
作成した試料毎の条件およびＡｌ膜（１１１）面の半値幅を表２に示す。Ｔｉ膜１１４ａの厚さとＡｌ膜の結晶構造との関係を調べるため、試料ＡのＴｉ膜の厚さを２０ｎｍ、試料ＢのＴｉ膜の厚さを６０ｎｍの２水準の試料を作成した。また、Ｔｉ膜１１４ａとＴｉ膜１１４ｂとで、Ａｌ膜の結晶性の違いを明確にするため、試料ＣはＳｉＮ膜１１２の上に厚さ２０ｎｍのＴｉ膜を形成した。上記３つの試料のＡｌ膜の厚さは全て２００ｎｍとした。
Figure 0006562222
図１８は、Ｏｕｔ ｏｆ Ｐｌａｎｅ測定のθ―２θ法により得られたＸＲＤスペクトルを示す図である。より具体的には、図１８は、表２の試料Ａの“θ−２θ法”測定結果である。また、表３は、非特許文献２（ライトストーン社Ｘ線回折データベース インターネット（ｈｔｔｐ：／／ｗｗｗ．ｌｉｇｈｔｓｔｏｎｅ．ｃｏ．ｊｐ／ｉｃｄｄ／）、２０１４年４月１４日閲覧）および非特許文献３（広島大学Ｘ線回折データベース インターネット（ｈｔｔｐ：／／ｈｏｍｅ．ｈｉｒｏｓｈｉｍａ−ｕ．ａｃ．ｊｐ／ｅｒ／Ｍｉｎ＿ＸＲＤ．ｈｔｍｌ）、２０１４年４月１４日閲覧）に記載された粉末Ｘ線回折のデータベースＰＤＦ−４り引用した面心立方格子Ａｌに関する格子面と２θの関係を表わす表である。ＧａＮの（０００２）および（０００４）以外のピークが観測されたのは、２θ＝３８．４７２°および８２．４３５°だけである。これらは、それぞれＡｌの（１１１）および（２２２）面による回折である。今回測定した２θが３０°〜８５°の範囲では、他に、Ａｌの（２００）面、（２２０）面、および（３１１）面による回折の検出が可能であるが、それらに該当するピークが現れなかった。
Figure 0006562222
この試料に対し、検出器の回転角（θ）を特定の回折に合わせて固定した上で、試料の傾斜角（ω）のみを変化させてＸＲＤスペクトルを測定した。これは“Ｒｏｃｋｉｎｇ Ｃｕｒｖｅ法”と呼ばれているスキャン方法であり、膜中に含まれる特定の結晶面の面方位のばらつきを測定することができる。
図１９Ａおよび図１９Ｂは、Ｏｕｔ ｏｆ Ｐｌａｎｅ測定のロッキングカーブ法により得られた波形を示す図である。図１９Ａは、２θをＡｌの（１１１）面の回折角（３８．５°）に設定して測定したもので、Ａｌの（１１１）面の面方位のばらつきを示している。実線が表２の試料ＡのＴｉ膜の厚さが２０ｎｍの結果であり、破線が試料ＢのＴｉ膜の厚さが６０ｎｍの結果である。図１９Ｂは、２θをＡｌの（１１１）面の回折角（３８．５°）に設定して測定したもので、表２の試料ＣのＳｉＮ膜１１２の上のＴｉ膜の厚さが２０ｎｍの結果である。まず、試料ＡとＢとの関係に注目する。表２に示すとおり、試料Ａの半値幅は０．２７°、試料Ｂの半値幅は０．３２°であり、Ｔｉ膜の厚さが増加することでＡｌ膜の半値幅は広がっていることを示している。一方、試料ＡとＣとの関係に注目する。Ｔｉ膜の厚さは２０ｎｍと同じ条件であっても、Ｐ型ＧａＮ層からのコヒーレント成長またはメタモルフィック成長がない場合、Ａｌ膜の（１１１）の半値幅は、試料Ｃでは９．３９°で１桁以上大きな値となっており、Ａｌの結晶性が全く異なることを示している。
金属膜の結晶情報を可視的に調べる方法として、ＳＩＭ（走査イオン顕微鏡法）がある。
ＳＩＭは、数ｎｍ〜数１００ｎｍ径に集束したＧａイオンビームで試料表面を走査し、発生した二次電子を検出して画像化する手法である。ＳＩＭは、試料表面の各結晶粒の結晶方位に応じて検出される二次電子量が異なる“チャネリングコントラスト”と呼ばれる現象により、結晶粒毎にコントラストが生じるため、結晶粒径の情報を得るのに適している。
図２０Ａおよび図２０Ｂは、試料表面に垂直にイオンビーム照射した場合のＳＩＭ画像を示す図である。より具体的には、図２０Ａは、表２の試料ＡのＡｌ膜に対し、また、図２０Ｂは、表２の試料ＣのＡｌ膜に対し、それぞれ、試料表面に垂直にイオンビーム照射した場合のＳＩＭ画像である。ＸＲＤでＡｌの（１１１）面の半値幅が非常に大きい試料ＣのＡミ膜は、白黒の濃淡が明瞭に表れているのに対し、試料ＡのＡｌ膜は、チャネリングコントラストが全く観察できない。このことから、コヒーレント成長またはメタモルフィック成長したＴｉ膜の上に形成されたＡｌ膜は、試料表面に平行な結晶面が（１１１）に配向し、ＸＲＤやＳＩＭなどの分析法でこの他の結晶面を検出することができない程の高い配向性を示す膜である。
次に、“Ｉｎ−Ｐｌａｎｅ測定”方法でＸＲＤの測定を行った。
ＸＲＤ測定を行う場合、試料を設置する向きによって、出現するスペクトルが異なる。そこで、ＧａＮの（１０−１０）面を入射Ｘ線に対して直交するように試料を設置した。試料および検出器の回転は、試料の回転角φと検出器の回転角θとがθ＝２φの関係を満足するようにしながら行った。前述の通り、これは“θ−２θ法”と呼ばれているスキャン方法であり、膜中に存在する結晶面を調べるために用いられる。
図２１は、Ｉｎ−Ｐｌａｎｅ測定のθ―２θ法により得られたＸＲＤスペクトルを示す図である。より具体的には、図２１は、表２の試料Ａの“θ−２θ法”測定結果である。ＧａＮやＴｉ膜からの回折ピーク以外で観測されるピークは、２θ＝６５．１３３°だけである。これは、Ａｌの（２２０）による回折である。今回測定した２θが３０°〜８０°の範囲では、他に、Ａｌの（１１１）面、（２００）面、（３１１）面による回折の検出が可能であるが、それらに該当するピークが現れなかった。
この試料に対し、検出器の回転角（θ）を特定の回折に合わせて固定した上で、試料の傾斜角（ω）のみを変化させてＸＲＤスペクトルを測定した。これは“Ｒｏｃｋｉｎｇ Ｃｕｒｖｅ法”と呼ばれているスキャン方法であり、膜中に含まれる特定の結晶面の面方位のばらつきを測定することができる。
図２２は、Ｉｎ−Ｐｌａｎｅ測定のロッキングカーブ法により得られた波形を示す図である。より具体的には、図２２は、２θをＡｌの（２２０）面の回折角（６７．８°）に設定して測定したもので、Ａｌの（２２０）面の面方位のばらつきを示している。表２の試料ＡのＡｌの（２２０）面の結果である。試料ＡのＡｌの（２２０）面の半値幅は０．４４°であり、表２のＡｌの（１１１）面の半値幅に比べると大きいが、試料Ｃの半値幅に比べると充分に小さい値であることを示している。
このように、コヒーレント状態およびメタモルフィック状態のＴｉ膜の上に形成したＡｌ膜は、下層のｐ型ＧａＮ層の結晶情報を完全に引き継いで成長している。積層された膜の結晶情報の引き継ぎの状態を調べる方法として、“逆格子マップ”測定法がある。
“逆格子マップ”測定は、ＸＲＤの“Ｒｏｃｋｉｎｇ Ｃｕｒｖｅ法”を２次元的測定する手法で、基板にエピタキシャル成長した薄膜の結晶性評価に一般に用いられている。
図２３は、表２の試料Ａのｐ型ＧａＮ層（０００２）面およびＡｌ膜の（１１１）面の逆格子点を同一測定で捉えた逆格子マップを示す図である。ｐ型ＧａＮ層（０００２）面を表す逆格子点とＡｌ膜（１１１）面を表す逆格子点とが同一線上にあること、および、Ａｌ膜（１１１）面を表す逆格子点の広がりが小さく収束していることから、ｐ型ＧａＮ層に対し、コヒーレント状態またはメタモルフィック状態のＴｉ膜の上に形成したＡｌ膜はエピタキシャル成長したＡｌ膜であり、ＧａＮ層と同様に結晶欠陥などを含む単結晶膜であることを示している。
このような単結晶のＡｌ膜を有した配線は、エレクトロマイグレーションをはじめとする加速試験に対し、高い信頼性を示すことは言うまでもない。
ここで、Ｔｉ膜１１４ａの望ましい厚さについて述べる。Ｔｉ膜１１４ａの厚さは、５〜６０ｎｍの範囲に設定するのが好ましい。これは、この厚さの範囲内であれば、Ｔｉ膜１１４ａはｐ型ＧａＮ層１０６に対してコヒーレント成長もしくはメタモルフィック成長すること、および、Ａｌ膜がエピタキシャル成長することが確認できているためである。この膜厚であれば、Ｔｉ／ｐ型ＧａＮの界面のコンタクト特性を確実に改善でき、加えて、Ａｌ膜が単結晶化した高信頼性配線を同時に実現できる。ここでは、Ａｌ膜の厚さは２００ｎｍとしたが、数μｍの厚さであっても問題ない。
本実施の形態によれば、ｐ型窒化物半導体層と金属配線層とのコンタクト抵抗を低減させることができるので、高速なスイッチングができるＦＥＴが実現できる。
また、従来の窒化物半導体装置では、製造したＦＥＴを、市場が要求する価格で提供することが困難であるという問題がある。これは、金属配線層の主要な材料である貴金属は、材料自体が高価格である上に、微細加工に適さず、ＦＥＴの面積を縮小して価格を下げることもできないことに起因している。
これに対して、本実施の形態に係る窒化物半導体装置によれば、貴金属以外の材料を用いて金属配線層を形成することにより製造コストを大幅に低減することに加え、金属配線層を単結晶化することにより高い信頼性を備えた、新規のパワースイッチング用のＦＥＴを提供することが可能となる。
（実施の形態３）
図２４は、実施の形態３に係る窒化物半導体装置の断面図である。同図に示すように、本実施の形態に係る窒化物半導体装置は、例えばＳｉからなる基板１０１上に、例えば厚さ２μｍのＡｌＮおよびＡｌＧａＮの複数の積層構造からなるバッファ層１０２と、厚さ２μｍのアンドープ（ｉ型）ＧａＮ層１０３と、厚さ２５ｎｍ、Ａｌ組成比１５％のｉ型ＡｌＧａＮ層１０４とを備えている。ｉ型ＡｌＧａＮ層１０４とｉ型ＧａＮ層１０３とのヘテロ界面には、２次元電子ガス１０５が発生している。また、本実施の形態に係る窒化物半導体装置は、ｉ型ＡｌＧａＮ層１０４の表面に、所定の形状に加工された厚さ２００ｎｍのｐ型ＧａＮ層１０６を備えている。ｐ型ＧａＮ層１０６には、５×１０１９ｃｍ−３程度のＭｇがドーピングされている。
さらに、本実施の形態に係る窒化物半導体装置は、ｉ型ＡｌＧａＮ層１０４の表面およびｐ形ＧａＮ層１０６の表面に、ＳｉＮ膜１０７を備えている。ＳｉＮ膜１０７は、膜中に５０％程度のＳｉを含有している。これは、化学量論比（４３％）よりも多い量である。
ＳｉＮ膜１０７には、ｉ型ＡｌＧａＮ層１０４に到達するソース開口１０８およびドレイン開口１０９が設けられており、これらの開口を覆うようにして、ソース電極１１０及びドレイン電極１１１が設けられている。ソース電極１１０およびドレイン電極１１１は、Ｔｉ膜とＡｌ膜とを順に積層した構造となっており、ｉ型ＡｌＧａＮ層１０４とｉ型ＧａＮ層１０３とのヘテロ界面に形成される２次元電子ガス１０５と電気的なコンタクトを形成している。
ＳｉＮ膜１０７、ソース電極１１０およびドレイン電極１１１の表面には、ＳｉＮ膜１１２が形成されている。ＳｉＮ膜１０７と同様、ＳｉＮ膜１１２も、膜中に５０％程度のＳｉを含有している。
ＳｉＮ膜１０７およびＳｉＮ膜１１２には、ｐ型ＧａＮ層１０６に到達するゲート開口１１３が設けられており、この開口部の側壁とｐ型ＧａＮ層１０６の表面とで成す鋭角２０２の角度が４５度以下である。このゲート開口１１３を覆うようにしてゲート電極１１５が形成されている。ゲート電極１１５は、ｐ型ＧａＮ層１０６に接しているＴｉ膜１１４ａと、Ｔｉ膜１１４ａに接している窒化Ｔｉ膜３０２ａと、窒化Ｔｉ膜３０２ａに接しているＡｌ膜２０４ａと、Ａｌ膜２０４ａに接している窒化Ｔｉ膜３０４ａと、ＳｉＮ膜１１２に接しているＴｉ膜１１４ｂと、Ｔｉ膜１１４ｂに接している窒化Ｔｉ膜３０２ｂと、窒化Ｔｉ膜３０２ｂに接しているＡｌ膜２０４ｂと、Ａｌ膜２０４ｂに接している窒化Ｔｉ膜３０４ｂとで構成されている。
Ｔｉ膜１１４ａおよびＴｉ膜１１４ｂの厚さは、共に１０ｎｍである。窒化Ｔｉ膜３０２ａおよび窒化Ｔｉ膜３０２ｂの厚さは、共に２０ｎｍ以上である。Ａｌ膜２０４ａおよびＡｌ膜２０４ｂの厚さは、４００ｎｍ以上である。Ｔｉ膜１１４ａは、ｐ型ＧａＮ層１０６に対してコヒーレント成長もしくはメタモルフィック成長している。また、Ｔｉ膜１１４ａ内では、Ａｌ原子が０．５ａｔｏｍ％以下である。Ａｌ膜２０４ａは、Ｔｉ膜１１４ａに対してエピタキシャル成長している。すなわち、Ｔｉ膜１１４ａの結晶面の（０００２）に対し、Ａｌ膜２０４ａの結晶面は（１１１）であり、Ｔｉ膜１１４ａの結晶面の（１０−１０）に対し、Ａｌ膜２０４ａの結晶面は（２２０）である。その他の構成は、実施の形態１の窒化物半導体装置と同一である。
以下、図２５Ａ〜図２５Ｄ、図２６Ａ〜図２６Ｃ、および図２７Ａ〜図２７Ｃを参照しながら、実施の形態３に係る窒化物半導体装置の製造方法を説明する。
図２５Ａ〜図２７Ｃは、実施の形態３に係る窒化物半導体装置の製造方法を示す断面図である。なお、図２５Ａ〜図２７Ｃは一連の工程を示す図であり、図２５Ｄに示す工程の後に図２６Ａに示す工程が続き、図２６Ｃに示す工程の後に図２７Ａに示す工程が続く。
なお、図２５Ａ〜図２５Ｄ、および、図２６Ａ〜図２６Ｃに示された各工程は、実施の形態１で説明した図２Ａ〜図２Ｄ、および、図３Ａ〜図３Ｃに示された各工程と同一であるので、ここでは説明を省略する。また、図２７Ａに示された工程は、実施の形態２で説明した図１７Ａに示された工程と同一であるので、ここでは説明を省略する。
次に、図２７Ｂに示すように、スパッタ法により、ゲート開口１１３に露出したｐ型ＧａＮ層１０６およびＳｉＮ膜１０７の表面に、Ｔｉ膜１１４、窒化Ｔｉ膜３０２、Ａｌ膜２０４、および窒化Ｔｉ膜３０４を、この順に堆積する。Ｔｉ膜１１４は、ｐ型ＧａＮ層１０６に接しているＴｉ膜１１４ａと、ＳｉＮ膜１１２に接しているＴｉ膜１１４ｂとで構成されているが、ｐ型ＧａＮ層１０６に接しているＴｉ膜１１４ａは、ｐ型ＧａＮ層１０６に対してコヒーレント成長もしくはメタモルフィック成長している。窒化Ｔｉ膜３０２ａに接しているＡｌ膜２０４ａは、ｐ型ＧａＮ層に対してエピタキシャル成長している。この場合のエピタキシャル成長とは、ｐ型ＧａＮ層の（０００２）面に対して、Ｔｉ膜１１４ａの（０００２）面およびＡｌ膜２０４ａの（１１１）面が、それぞれ平行であることである。さらに、ｐ型ＧａＮ層の（１０−１０）面に対し、Ｔｉ膜１１４ａの（１０−１０）面およびＡｌ膜２０４ａの（２２０）面が、それぞれ平行であることである。そして、Ａｌ膜２０４ａには、この他の面を有した結晶は、結晶欠陥や転位などの数原子層の結晶の乱れを除いて存在しない状態を指す。また、Ｔｉ膜１１４とＡｌ膜２０４とは、窒化Ｔｉ膜３０２により分離される。このため、Ｔｉ膜１１４の中のＡｌ含有量は０．５ａｔｏｍ％以下である。Ａｌ膜２０４は、窒化Ｔｉ膜３０４の余剰Ｔｉ原子がＡｌ膜２０４の中へ拡散するため、Ａｌ膜２０４の中のＴｉの含有量は０．５ａｔｏｍ％よりは多い。Ｔｉ膜１１４のＴｉは、Ａｌ膜２０４の中へは拡散しない。
最後に、図２７Ｃに示すように、リソグラフィーおよびエッチングを順に適用することにより、ゲート開口１１３を覆うようにしてゲート電極１１５を形成することにより、本実施の形態に係る窒化物半導体装置が完成する。
以降、必要に応じて、パッシベーション膜、多層配線、およびボンディングパッドを形成することもできる。
ここで、図２７Ａに示した工程で、開口部１１３の側壁とｐ型ＧａＮ層１０６の表面とで成す鋭角２０２の角度が４５度以下で実施する２つの理由を述べる。
１つには、Ａｌ膜２０４の結晶性の観点からである。ＳｉＮ膜１１２に接しているＴｉ膜１１４ｂはコヒーレント成長もしくはメタモルフィック成長していないため、Ｔｉ膜１１４ｂに接するＡｌ膜２０４ｂは、エピタキシャル成長しない。しかしながら、開口部１１３の側壁とｐ型ＧａＮ層１０６の表面とで成す鋭角２０２の角度が４５度〜６０度になると、Ｔｉ膜１１４ａに接したＡｌ膜２０４ａの結晶粒が横方向に広がる傾向がある。そして、４５度以下では、ゲート電極１１５全体が１つの結晶粒となる場合が多く発生することを発見した。
２つには、Ａｌ膜２０４の形成条件が悪い場合は、開口部１１３の側壁とｐ型ＧａＮ層１０６の表面との交点を起点としてＡｌの密度の低い領域が、Ａｌ膜に対して縦方向に形成されるためである。
これらの２つの理由から、ゲート配線の信頼性を損なわないために、開口部１１３の側壁とｐ型ＧａＮ層１０６の表面とで成す鋭角２０２の角度が４５度以下で実施する必要がある。
ここで、図２７Ｂに示した工程で、Ｔｉ膜１１４と窒化Ｔｉ膜３０２とＡｌ膜２０４とを堆積する際の好ましい形態について述べる。Ｔｉ膜１１４と窒化Ｔｉ膜３０２とＡｌ膜２０４との堆積には、化合物半導体の製造に一般に用いられている電子ビーム蒸着法や抵抗加熱蒸着法ではなく、スパッタ法用いることが好ましい。さらに、Ｔｉ膜１１４堆積後からＡｌ膜２０４堆積開始の間には、酸素などの介在を防ぐため、スパッタ法によるＴｉ膜１１４と窒化Ｔｉ膜３０２とＡｌ膜２０４との堆積には、高真空ロードロックチャンバなどを備えた装置を用いることが好ましい。これは、図２７Ｂに示す工程で、ｐ型ＧａＮ層１０６に対してＴｉ膜１１４ａが良好にコヒーレント成長もしくはメタモルフィック成長させるためには、高くかつ均一な運動エネルギーを有するＴｉ原子をｐ型ＧａＮ層１０６の表面に飛来させ、その運動エネルギーによりｐ型ＧａＮ層１０６の表面でＴｉ原子の再配列を発生させることが必要不可欠なためである。そして、良好にコヒーレント成長もしくはメタモルフィック成長したＴｉ膜１１４ａ上に、高くかつ均一な運動エネルギーを有するＴｉおよび窒素原子を飛来させて、Ｔｉ膜１１４ａ上で原子を下層の原子配列が引き継がれるようにさせる必要がある。そして、Ａｌ原子を飛来させて窒化Ｔｉ膜３０２ａ上でＡｌ原子の再配列を発生させることが不可欠である。この際に、Ｔｉ膜１１４ａおよび窒化Ｔｉ膜３０２ａ上に酸素などの不純物元素が存在すると、再配列が困難となることは明らかである。
以下、上記の構造により、Ａｌ／窒化Ｔｉ／Ｔｉ／ｐ型ＧａＮのゲート構造により、金属配線層をエピタキシャル成長させ、高温使用化でも高い信頼性を備えた配線層を形成できるメカニズムについて説明する。発明者らは、Ｔｉ／ｐ型ＧａＮ界面コンタクト特性の改善と熱的安定性、その上に高い信頼性を備えた金属配線層を形成するため、様々な検討を行った。その結果、ｐ型ＧａＮ層に対してコヒーレント状態またはメタモルフィック状態のＴｉの上に窒化Ｔｉ膜を形成し、窒化Ｔｉ膜の上に形成したＡｌ膜が、ｐ型ＧａＮ層の結晶情報を引き継いだエピタキシャル成長した膜であることを見出した。このことにより、窒化物半導体装置の高温使用時に、Ｔｉ／ｐ型ＧａＮコンタクト抵抗や、金属配線抵抗は変動しない、高い信頼性を有した窒化物半導体装置を提供することができる。
次に、実施の形態３に係る窒化物半導体装置の製造方法で得られたＡｌ膜の膜質を評価した結果について述べる。評価には主としてＸＲＤを使用した。なお、実施の形態１と同様な理由で、実際の製造方法に即した方法で試料の作成を行った。
作成した試料毎の条件とＡｌ膜（１１１）面の半値幅を表４に示す。窒化Ｔｉ膜３０２ａの厚さとＡｌ膜の結晶構造との関係を調べるため、以下の２水準の試料ＤおよびＥを作製した。試料Ｄは、ｐ型ＧａＮ層の上に、厚さ２０ｎｍのＴｉ膜、およびその上に厚さ２０ｎｍの窒化Ｔｉ膜が形成されている。試料Ｅは、ｐ型ＧａＮ層の上に、厚さ２０ｎｍのＴｉ膜、およびその上に厚さ６０ｎｍの窒化Ｔｉ膜が形成されている。また、Ｔｉ膜１１４ａおよびＴｉ膜１１４ｂで、Ａｌ膜の結晶性の違いを明確にするため、試料Ｆとして、ＳｉＮ膜１１２の上に厚さ２０ｎｍのＴｉ膜、およびその上に厚さ２０ｎｍの窒化Ｔｉ膜を形成した。上記３つの試料は全て、窒化Ｔｉ膜の上のＡｌ膜の厚さを２００ｎｍとした。
ＸＲＤでは、Ｘ線光源、試料および検出器の配置により、様々な方法での測定が可能である。そこで、発明者らは、まず“Ｏｕｔ ｏｆ Ｐｌａｎｅ測定”方法でＸＲＤの測定を行った。
Figure 0006562222
図２８は、Ｏｕｔ ｏｆ Ｐｌａｎｅ測定のθ―２θ法により得られたＸＲＤスペクトルを示す図である。より具体的には、図２８は、表４の試料Ｄの“θ−２θ法”測定結果である。ＧａＮの（０００２）および（０００４）以外のピークが観測されたのは、２θ＝３８．４７２°と８２．４３５°だけである。これらは、それぞれＡｌの（１１１）および（２２２）面による回折である。今回測定した２θが３０°〜８５°の範囲では、他に、Ａｌの（２００）面、（２２０）面、（３１１）面による回折の検出が可能であるが、それらに該当するピークが現れなかった。Ｔｉ膜とＡｌ膜との間に窒化Ｔｉ膜を挟んでも、ｐ型ＧａＮからコヒーレント成長またはメタモルフィック成長したＴｉ膜から窒化ＴｉＮ膜に結晶情報が引き継がれ、その上のＡｌ膜へと結晶情報が引き継がれることを示している。
図２９Ａおよび図２９Ｂは、Ｏｕｔ ｏｆ Ｐｌａｎｅ測定のロッキングカーブ法により得られた波形を示す図である。より具体的には、図２９Ａは、上記試料に対し、２θをＡｌの（１１１）面の回折角（３８．５°）に設定して測定したものであり、Ａｌの（１１１）面の面方位のばらつきを示している。実線は表４の試料Ｄの結果であり、破線は試料Ｅの結果である。また、図２９Ｂは、上記試料に対し、２θをＡｌの（１１１）面の回折角（３８．５°）に設定して測定したものであり、表４の試料Ｆの結果である。
まず、試料ＤとＥとの関係に注目する。表４に示すとおり、試料Ｄの半値幅は０．３５°であり、試料Ｅの半値幅は０．４５°であり、窒化Ｔｉ膜の厚さが増加することでＡｌ膜の半値幅は広がっていることを示している。また、実施の形態２の表２に示された、窒化Ｔｉを挟まない場合に比べると、半値幅は広がっており、窒化Ｔｉを挟む方が、ｐ型ＧａＮからＡｌへの結晶情報の引き継ぎに弊害があることを示している。このことから、Ｔｉ膜とＡｌ膜との間の窒化Ｔｉ膜は、無制限に厚くすることはできない。
一方、試料ＤとＦとの関係に注目する。Ｔｉ膜の厚さは２０ｎｍと同じ条件であっても、Ｐ型ＧａＮ層からのコヒーレント成長またはメタモルフィック成長がない場合、Ａｌ膜の（１１１）の半値幅は、試料Ｃでは１２．６４°と１桁以上大きな値となっている。これは、Ａｌの結晶性が全く異なることを示している。
次に、“Ｉｎ−Ｐｌａｎｅ測定”方法でＸＲＤの測定を行った。“Ｉｎ−Ｐｌａｎｅ測定”方法については実施の形態１に同じである。
本実施の形態においては、ＧａＮの（１０−１０）面を入射Ｘ線に対して直交するように試料を設置した。
図３０は、Ｉｎ−Ｐｌａｎｅ測定のθ―２θ法により得られたＸＲＤスペクトルを示す図である。より具体的には、図３０は、表４の試料Ｄの“θ−２θ法”による測定結果である。ＧａＮおよびＴｉ膜からの回折ピーク以外で観測されるピークは、２θ＝６５．１３３°だけである。これは、Ａｌの（２２０）による回折である。今回測定した２θが３０°〜８０°の範囲では、他に、Ａｌの（１１１）面、（２００）面、（３１１）面による回折の検出が可能であるが、それらに該当するピークが現れなかった。
この試料に対し、検出器の回転角（θ）を特定の回折に合わせて固定した上で、試料の傾斜角（ω）のみを変化させてＸＲＤスペクトルを測定した。これは“Ｒｏｃｋｉｎｇ Ｃｕｒｖｅ法”と呼ばれているスキャン方法であり、膜中に含まれる特定の結晶面の面方位のばらつきを測定することができる。
図３１は、Ｉｎ−Ｐｌａｎｅ測定のロッキングカーブ法により得られた波形を示す図である。より具体的には、図３１は、２θをＡｌの（２２０）面の回折角（６７．８°）に設定して測定したものであり、Ａｌの（２２０）面の面方位のばらつきを示しており、表４の試料ＤのＡｌの（２２０）面の結果である。試料ＤのＡｌの（２２０）面の半値幅は０．４２°であり、窒化Ｔｉ膜をＴｉ膜とＡｌ膜との間に入れても大きく結晶性が低下してはいないことを示している。
ここで、窒化Ｔｉ膜３０２ａの望ましい厚さについて述べる。窒化Ｔｉ膜３０２ａの厚さは、２０ｎｍ以上の厚さ設定するのが好ましい。これは、この厚さ以下では、窒化Ｔｉ膜によるＴｉ膜１１４とＡｌ膜２０４との分離が不十分であるためである。しかし、窒化Ｔｉ膜３０２ａを厚くすることでｐ型ＧａＮ層の結晶情報のＡｌ膜への引継ぎが阻害されるため、Ｔｉ膜１１４ａと窒化Ｔｉ膜３０２ａとを合計した厚さは６０ｎｍ以下であることが望ましい。これは、Ｔｉ膜１１４ａと窒化Ｔｉ膜３０２ａとを合計した厚さは８０ｎｍまではＡｌ膜がエピタキシャル成長することが確認できているが、金属配線の結晶性の低下による局所的な不具合が窒化物半導体装置の信頼性に与えることによるものである。この膜厚であれば、Ｔｉ／ｐ型ＧａＮの界面のコンタクト特性を確実に改善でき、加えて、Ａｌ膜が単結晶化した高信頼性配線を同時に実現、さらに、窒化物半導体装置の高温動作時のコンタクト特性や配線抵抗の変動も抑制できる。ここでは、Ａｌ膜の厚さは２００ｎｍとしたが、数μｍの厚さであっても問題ない。
本実施の形態によれば、ｐ型窒化物半導体層と金属配線層とのコンタクト抵抗を低減させることができるので、高速なスイッチングができるＦＥＴが実現できる。
また、貴金属以外の材料を用いて金属配線層を形成することにより製造コストを大幅に低減することに加え、金属配線層を単結晶化することにより高い信頼性を備えた、新規のパワースイッチング用のＦＥＴを提供することが可能となる。
以上の実施の形態１〜３では、ｐ型窒化物半導体層をＧａＮとしたが、その下のｉ型ＡｌＧａＮ層と同等以下のＡｌ組成比を有するｐ型ＡｌＩｎＧａＮ層でもよく、例えば、Ａｌ組成比１０％程度のｐ型ＡｌＩｎＧａＮ層もしくはｐ型ＧａＮ層との積層であってもよい。また、ｉ型ＧａＮ層およびｉ型ＡｌＧａＮ層は、ｎ型であってもよい。また、Ｓｉ基板を用いた窒化物半導体装置の例を示したが、基板の材料は、サファイア、ＳｉＣ、または、ＧａＮなどでもよく、窒化物半導体層を形成できる材料であればよい。
（実施の形態４）
図３２は、実施の形態４に係る窒化物半導体装置の断面図である。同図に示すように、本実施形態に係る窒化物半導体装置は、例えばＳｉからなる基板１０１上に、例えば厚さ２μｍのＡｌＮおよびＡｌＧａＮの複数の積層構造からなるバッファ層１０２と、厚さ２μｍのアンドープ（ｉ型）ＧａＮ層１０３と、厚さ２５ｎｍ、Ａｌ組成比１５％のｉ型ＡｌＧａＮ層１０４とを備えている。ｉ型ＡｌＧａＮ層１０４とｉ型ＧａＮ層１０３とのヘテロ界面には、２次元電子ガス１０５が発生している。また、本実施の形態に係る窒化物半導体装置は、ｉ型ＡｌＧａＮ層１０４の表面に、所定の形状に加工された厚さ２００ｎｍのｐ型ＧａＮ層１０６を備えている。ｐ型ＧａＮ層１０６には、５×１０１９ｃｍ−３程度のＭｇがドーピングされている。
さらに、本実施の形態に係る窒化物半導体装置は、ｉ型ＡｌＧａＮ層１０４の表面およびｐ形ＧａＮ層１０６の表面に、ＳｉＮ膜１０７を備えている。ＳｉＮ膜１０７は、膜中に５０％程度のＳｉを含有している。これは、化学量論比（４３％）よりも多い量である。
ＳｉＮ膜１０７には、ｉ型ＡｌＧａＮ層１０４に到達するソース開口１０８およびドレイン開口１０９が設けられており、これらの開口を覆うようにして、ソース電極１１０およびドレイン電極１１１が設けられている。ソース電極１１０およびドレイン電極１１１は、Ｔｉ膜およびＡｌ膜を順に積層した構造となっており、ｉ型ＡｌＧａＮ層１０４とｉ型ＧａＮ層１０３とのヘテロ界面に形成される２次元電子ガス１０５と電気的なコンタクトを形成している。
ＳｉＮ膜１０７、ソース電極１１０およびドレイン電極１１１の表面には、ＳｉＮ膜１１２が形成されている。ＳｉＮ膜１０７と同様、ＳｉＮ膜１１２も、膜中に５０％程度のＳｉを含有している。
ＳｉＮ膜１０７およびＳｉＮ膜１１２には、ｐ型ＧａＮ層１０６に到達するゲート開口１１３が設けられており、この開口部の側壁とｐ型ＧａＮ層１０６の表面とで成す鋭角２０２の角度が４５度以下である。このゲート開口１１３を覆うようにしてゲート電極１１５が形成されている。ゲート電極１１５は、ｐ型ＧａＮ層１０６に接しているＴｉ膜１１４ａと、Ｔｉ膜１１４ａに接している窒化Ｔｉ膜３０２ａと、窒化Ｔｉ膜３０２ａに接しているＣｕ膜４０２ａと、Ｃｕ膜４０２ａに接している窒化Ｔｉ膜３０４ａと、ＳｉＮ膜１１２に接しているＴｉ膜１１４ｂと、Ｔｉ膜１１４ｂに接している窒化Ｔｉ膜３０２ｂと、窒化Ｔｉ膜３０２ｂに接しているＣｕ膜４０２ｂと、Ｃｕ膜４０２ｂに接している窒化Ｔｉ膜３０４ｂとで構成されている。Ｔｉ膜１１４ａおよびＴｉ膜１１４ｂの厚さは、共に１０ｎｍである。窒化Ｔｉ膜３０２ａおよび窒化Ｔｉ膜３０２ｂの厚さは、共に２０ｎｍ以上である。Ｃｕ膜４０２ａおよびＣｕ膜４０２ｂの厚さは、４００ｎｍ以上である。Ｔｉ膜１１４ａは、ｐ型ＧａＮ層１０６に対してコヒーレント成長もしくはメタモルフィック成長している。また、Ｔｉ膜１１４ａ内では、Ｃｕ原子が０．５ａｔｏｍ％以下である。Ｃｕ膜４０２ａは、Ｔｉ膜１１４ａに対してエピタキシャル成長している。すなわち、Ｔｉ膜１１４ａの結晶面の（０００２）に対し、Ａｌ膜２０４ａの結晶面は（１１１）であり、Ｔｉ膜１１４ａの結晶面の（１０−１０）に対し、Ａｌ膜２０４ａの結晶面は（２２０）である。その他の構成は、実施の形態１に係る窒化物半導体装置と同一である。
以下、図３３Ａ〜図３３Ｄ、図３４Ａ〜図３４Ｃ、および図３５Ａ〜図３５Ｃを参照しながら、実施の形態４に係る窒化物半導体装置の製造方法を説明する。
図３３Ａ〜図３５Ｃは、実施の形態４に係る窒化物半導体装置の製造方法を示す断面図である。なお、図３３Ａ〜図３５Ｃは一連の工程を示す図であり、図３３Ｄに示す工程の後に図３４Ａに示す工程が続き、図３４Ｃに示す工程の後に図３５Ａに示す工程が続く。
なお、図３３Ａ〜図３３Ｄ、および、図３４Ａ〜図３４Ｃに示された各工程は、実施の形態１で説明した図２Ａ〜図２Ｄ、および、図３Ａ〜図３Ｃに示された各工程と同一であるので、ここでは説明を省略する。また、図３５Ａに示された工程は、実施の形態２で説明した図１７Ａに示された工程と同一であるので、ここでは説明を省略する。
次に、図３５Ｂに示すように、スパッタ法により、ゲート開口１１３に露出したｐ型ＧａＮ層１０６およびＳｉＮ膜１０７の表面に、Ｔｉ膜１１４、窒化Ｔｉ膜３０２、Ｃｕ膜４０２、および窒化Ｔｉ膜３０４を、この順に堆積する。Ｔｉ膜１１４は、ｐ型ＧａＮ層１０６に接しているＴｉ膜１１４ａと、ＳｉＮ膜１１２に接しているＴｉ膜１１４ｂとで構成されている。Ｔｉ膜１１４ａは、ｐ型ＧａＮ層１０６に対してコヒーレント成長もしくはメタモルフィック成長する。窒化Ｔｉ膜３０２ａに接しているＣｕ膜４０２ａは、ｐ型ＧａＮ層に対してエピタキシャル成長している。この場合のエピタキシャル成長とは、ｐ型ＧａＮ層の（０００２）面に対して、Ｔｉ膜１１４ａの（０００２）面およびＣｕ膜４０２ａの（１１１）面が、それぞれ平行であることである。さらに、ｐ型ＧａＮ層の（１０−１０）面に対し、Ｔｉ膜１１４ａの（１０−１０）面およびＣｕ膜４０２ａの（２２０）面が、それぞれ平行であることである。そして、Ｃｕ膜４０２ａには、この他の面を有した結晶は、結晶欠陥や転位などの数原子層の結晶の乱れを除いて存在しない状態を指す。また、Ｔｉ膜１１４とＣｕ膜４０２とは、窒化Ｔｉ膜３０２により分離される。このため、Ｔｉ膜１１４の中のＣｕ含有量は０．５ａｔｏｍ％以下である。Ｃｕ膜４０２は、窒化Ｔｉ膜３０４の余剰Ｔｉ原子がＣｕ膜４０２の中へ拡散するため、Ｃｕ膜４０２の中のＴｉの含有量は０．５ａｔｏｍ％よりは多い。Ｔｉ膜１１４のＴｉは、Ｃｕ膜４０２の中へは拡散しない。
最後に、図３５Ｃに示すように、リソグラフィーおよびエッチングを順に適用することにより、ゲート開口１１３を覆うようにしてゲート電極１１５を形成することにより、本実施の形態に係る窒化物半導体装置が完成する。
以降、必要に応じて、パッシベーション膜、多層配線、およびボンディングパッドを形成することもできる。
ここで、図３５Ａに示した工程で、開口部１１３の側壁とｐ型ＧａＮ層１０６の表面とで成す鋭角２０２の角度が４５度以下で実施する２つの理由を述べる。
１つには、Ｃｕ膜４０２の結晶性の観点からである。ＳｉＮ膜１１２に接しているＴｉ膜１１４ｂはコヒーレント成長もしくはメタモルフィック成長していないため、Ｔｉ膜１１４ｂに接するＣｕ膜４０２ｂは、エピタキシャル成長しない。しかしながら、開口部１１３の側壁とｐ型ＧａＮ層１０６の表面とで成す鋭角２０２の角度が４５度〜６０度になると、Ｔｉ膜１１４ａに接したＣｕ膜４０２ａの結晶粒が横方向に広がる傾向がある。そして、４５度以下では、ゲート電極１１５全体が１つの結晶粒となる場合が多く発生することを発見した。
２つには、Ｃｕ膜４０２の形成条件が悪い場合は、開口部１１３の側壁とｐ型ＧａＮ層１０６の表面との交点を起点としてＣｕの密度の低い領域が、Ｃｕ膜に対して縦方向に形成されるためである。
これらの２つの理由から、ゲート配線の信頼性を損なわないために、開口部１１３の側壁とｐ型ＧａＮ層１０６の表面とで成す鋭角２０２の角度が４５度以下で実施する必要がある。
ここで、図３５Ｂに示した工程で、Ｔｉ膜１１４と窒化Ｔｉ膜３０２とＣｕ膜４０２とを堆積する際の好ましい形態について述べる。Ｔｉ膜１１４と窒化Ｔｉ膜３０２とＣｕ膜４０２との堆積には、化合物半導体の製造に一般に用いられている電子ビーム蒸着法や抵抗加熱蒸着法ではなく、スパッタ法用いることが好ましい。さらに、Ｔｉ膜１１４堆積後からＣｕ膜４０２堆積開始の間には、酸素などの介在を防ぐため、スパッタ法によるＴｉ膜１１４と窒化Ｔｉ膜３０２とＣｕ膜４０２との堆積には、高真空ロードロックチャンバなどを備えた装置を用いることが好ましい。これは、図３５Ｂに示す工程で、ｐ型ＧａＮ層１０６に対してＴｉ膜１１４ａが良好にコヒーレント成長もしくはメタモルフィック成長させるためには、高くかつ均一な運動エネルギーを有するＴｉ原子をｐ型ＧａＮ層１０６の表面に飛来させ、その運動エネルギーによりｐ型ＧａＮ層１０６の表面でＴｉ原子の再配列を発生させることが必要不可欠なためである。そして、良好にコヒーレント成長もしくはメタモルフィック成長したＴｉ膜１１４ａ上に、高くかつ均一な運動エネルギーを有するＴｉおよび窒素原子を飛来させて、Ｔｉ膜１１４ａ上で原子を下層の原子配列が引き継がれるようにさせる必要がある。そして、Ｃｕ原子を飛来させて窒化Ｔｉ膜３０２ａ上でＣｕ原子の再配列を発生させることが不可欠である。この際に、Ｔｉ膜１１４ａおよび窒化Ｔｉ膜３０２ａ上に酸素などの不純物元素が存在すると、再配列が困難となることは明らかである。
以下、上記の構造により、Ｃｕ／窒化Ｔｉ／Ｔｉ／ｐ型ＧａＮのゲート構造により、金属配線層をエピタキシャル成長させ、高温動作時でも高い信頼性を備えた配線層を形成できるメカニズムについて説明する。発明者らは、Ｔｉ／ｐ型ＧａＮ界面コンタクト特性の改善と熱的安定性、その上に高い信頼性を備えた金属配線層を形成するため、様々な検討を行った。その結果、ｐ型ＧａＮ層に対してコヒーレント状態またはメタモルフィック状態のＴｉの上に窒化Ｔｉ膜を形成し、窒化Ｔｉ膜の上に形成したＣｕ膜が、ｐ型ＧａＮ層の結晶情報を引き継いだエピタキシャル成長した膜であることを見出した。このことにより、窒化物半導体装置の高温使用時に、Ｔｉ／ｐ型ＧａＮコンタクト抵抗や、金属配線抵抗は変動しない、高い信頼性を有した窒化物半導体装置を提供することができる。
なお、実施の形態４では、金属配線層の構造を、Ｐ型ＧａＮ層上にＴｉ膜１１４、窒化Ｔｉ膜３０２、Ｃｕ膜４０２、および窒化Ｔｉ膜３０４を、この順に形成して作成する例を示したが、窒化Ｔｉ膜３０２は必要に応じ省いてもよい。そのときには、窒化Ｔｉ膜３０４も同時にＴｉ膜２０６へ変更することが好ましい。
また、実施の形態４では、金属配線層の形成を金属膜の堆積後、リソグラフィーから乾式エッチングで形成していたが、リソフラフィ後に金属膜の堆積、湿式エッチングによる蒸着リフトオフ工法を用いても良い。
また、実施の形態４では、ｐ型窒化物半導体層をＧａＮとしたが、その下のｉ型ＡｌＧａＮ層と同等以下のＡｌ組成比を有するｐ型ＡｌＩｎＧａＮ層でもよく、例えば、Ａｌ組成比１０％程度のｐ型ＡｌＩｎＧａＮ層もしくはｐ型ＧａＮ層との積層であってもよい。
また、ｉ型ＧａＮ層とｉ型ＡｌＧａＮ層とは、ｎ型であってもよい。
（その他の実施の形態）
なお、本開示の窒化物半導体装置は、実施の形態１〜４に限定されるものではない。実施の形態１〜４における任意の構成要素を組み合わせて実現される別の実施の形態や、上記実施の形態に対して本発明の趣旨を逸脱しない範囲で当業者が思いつく各種変形を施して得られる変形例や、上記実施の形態に係る窒化物半導体装置を内蔵した各種機器も本発明に含まれる。
また、上記実施の形態では、Ｓｉ基板を用いた半導体装置の例を示したが、基板の材料は、サファイア或いはＳｉＣ、ＧａＮなどでもよく、窒化物半導体層を形成できる材料であればよい。
本発明の窒化物半導体装置は、低消費電力で且つ実用上問題ないレベルまでゲートリーク電流を低減することができるため、インバータ及び電源回路等に用いられるパワースイッチング素子として有用である。
１０１ 基板
１０２ バッファ層
１０３ ｉ型ＧａＮ層
１０４ ｉ型ＡｌＧａＮ層
１０５ ２次元電子ガス
１０６ ｐ型ＧａＮ層
１０７、１１２ ＳｉＮ膜
１０８ ソース開口
１０９ ドレイン開口
１１０ ソース電極
１１１ ドレイン電極
１１３ ゲート開口
１１４、１１４ａ、１１４ｂ Ｔｉ膜
１１５ ゲート電極
２０２ 鋭角
２０４、２０４ａ、２０４ｂ Ａｌ膜
２０６、２０６ａ、２０６ｂ Ｔｉ膜
３０２、３０２ａ、３０２ｂ、３０４、３０４ａ、３０４ｂ 窒化Ｔｉ膜
４０２、４０２ａ、４０２ｂ Ｃｕ膜

Claims (20)

  1. 基板と、
    前記基板の主面上に形成されたｐ型不純物を含むＡｌｘＩｎｙＧａ１−ｘ−ｙＮ（０≦Ｘ＜１、０≦Ｙ＜１）からなる半導体層と、
    前記半導体層の上に形成されたＴｉ層とを有し、
    前記Ｔｉ層は、前記半導体層に対してコヒーレント状態またはメタモルフィック状態である
    ことを特徴とする窒化物半導体装置。
  2. 前記Ｔｉ層の結晶面の（０００２）面は、前記半導体層の結晶面の（０００２）面に対して平行かつ同一方位である
    ことを特徴とする請求項１記載の窒化物半導体装置。
  3. 前記Ｔｉ層の結晶面の（１０−１０）面は、前記半導体層の結晶面の（１０−１０）面に対して平行かつ同一方位である
    ことを特徴とする請求項２記載の窒化物半導体装置。
  4. 前記Ｔｉ層の膜厚は、５ｎｍ以上である
    ことを特徴とする請求項３記載の窒化物半導体装置。
  5. さらに、
    前記Ｔｉ層の上に形成されたアルミニウムを主成分とした金属配線層を備え、
    前記半導体層と前記Ｔｉ層との界面から一定距離以内の前記Ｔｉ層は、前記金属配線層と合金状態ではない
    ことを特徴とする請求項１記載の窒化物半導体装置。
  6. 前記一定距離は、５ｎｍ以上である
    ことを特徴とする請求項５記載の窒化物半導体装置。
  7. 前記金属配線層の結晶面の（１１１）面は、前記Ｔｉ層の結晶面の（０００２）面に対して平行かつ同一方位である
    ことを特徴とする請求項５記載の窒化物半導体装置。
  8. 前記金属配線層の結晶面の（２２０）面は、前記Ｔｉ層の結晶面の（１０−１０）面に対して平行かつ同一方位である
    ことを特徴とする請求項７記載の窒化物半導体装置。
  9. 前記Ｔｉ層の膜厚は、６０ｎｍ以下である
    ことを特徴とする請求項８記載の窒化物半導体装置。
  10. さらに、
    前記Ｔｉ層と前記金属配線層との間に、窒化Ｔｉ層を有する
    ことを特徴とする請求項５記載の窒化物半導体装置。
  11. 前記窒化Ｔｉ層の膜厚は、２０ｎｍ以上である
    ことを特徴とする請求項１０記載の窒化物半導体装置。
  12. 前記Ｔｉ層と前記窒化Ｔｉ層との合計膜厚は、６０ｎｍ以下である
    ことを特徴とする請求項１１記載の窒化物半導体装置。
  13. さらに、
    前記半導体層と前記Ｔｉ層との間に絶縁層を有し、
    前記絶縁層は、貫通した開口部を有し、
    前記Ｔｉ層は、前記半導体層と、前記開口部の下面位置で接触している
    ことを特徴とする請求項５記載の窒化物半導体装置。
  14. 前記開口部は、
    開口下面と、
    前記開口下面より開口面積が広い開口上面とを有し、
    前記開口部の側壁と前記半導体層とが成す鋭角の角度は、４５度以下である
    ことを特徴とする請求項１３記載の窒化物半導体装置。
  15. さらに、
    前記基板上に形成された窒化物半導体のチャネル層と、
    前記チャネル層の上に形成された、前記チャネル層よりバンドギャップの大きい窒化物半導体のバリア層と、
    前記チャネル層の下面の上に形成された、ゲート電極と、
    前記ゲート電極の両側方に、それぞれ、前記ゲート電極と離間して形成されたソース電極及びドレイン電極とを有し、
    前記半導体層は、前記ゲート電極として使用されている
    ことを特徴とする請求項５記載の窒化物半導体装置。
  16. さらに、
    前記Ｔｉ層の上に形成された、銅を主成分とした金属配線層を備え、
    前記半導体層と前記Ｔｉ層との界面から一定距離以内の前記Ｔｉ層は、前記金属配線層と合金状態ではない
    ことを特徴とする請求項１記載の窒化物半導体装置。
  17. 前記金属配線層の結晶面の（１１１）面は、前記Ｔｉ層の結晶面の（０００２）面に対して平行かつ同一方位である
    ことを特徴とする請求項１６記載の窒化物半導体装置。
  18. 前記金属配線層の結晶面の（２２０）面は、前記Ｔｉ層の結晶面の（１０−１０）面に対して平行かつ同一方位である
    ことを特徴とする請求項１７記載の窒化物半導体装置。
  19. さらに、
    前記Ｔｉ層と前記金属配線層との間に、窒化Ｔｉ層を有する
    ことを特徴とする請求項１６記載の窒化物半導体装置。
  20. さらに、
    前記半導体層と前記Ｔｉ層との間に絶縁層を有し、
    前記絶縁層は、貫通した開口部を有し、
    前記Ｔｉ層は、前記半導体層と、前記開口部の下面位置で接触している
    ことを特徴とする請求項１６記載の窒化物半導体装置。
JP2016537747A 2014-07-29 2015-07-24 窒化物半導体装置 Active JP6562222B2 (ja)

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
JP2014153514 2014-07-29
JP2014153514 2014-07-29
PCT/JP2015/003709 WO2016017127A1 (ja) 2014-07-29 2015-07-24 窒化物半導体装置

Publications (2)

Publication Number Publication Date
JPWO2016017127A1 JPWO2016017127A1 (ja) 2017-04-27
JP6562222B2 true JP6562222B2 (ja) 2019-08-21

Family

ID=55217046

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2016537747A Active JP6562222B2 (ja) 2014-07-29 2015-07-24 窒化物半導体装置

Country Status (3)

Country Link
US (1) US20170133500A1 (ja)
JP (1) JP6562222B2 (ja)
WO (1) WO2016017127A1 (ja)

Families Citing this family (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10985284B2 (en) 2016-04-15 2021-04-20 Macom Technology Solutions Holdings, Inc. High-voltage lateral GaN-on-silicon schottky diode with reduced junction leakage current
US20170301780A1 (en) * 2016-04-15 2017-10-19 Macom Technology Solutions Holdings, Inc. High-voltage gan high electron mobility transistors with reduced leakage current
US11114543B2 (en) * 2017-01-24 2021-09-07 Taiwan Semiconductor Manufacturing Co., Ltd. Group III-V device structure
EP3442026B1 (en) * 2017-08-11 2023-03-08 IMEC vzw Gate for an enhancement-mode transistor
US11233047B2 (en) 2018-01-19 2022-01-25 Macom Technology Solutions Holdings, Inc. Heterolithic microwave integrated circuits including gallium-nitride devices on highly doped regions of intrinsic silicon
US11056483B2 (en) 2018-01-19 2021-07-06 Macom Technology Solutions Holdings, Inc. Heterolithic microwave integrated circuits including gallium-nitride devices on intrinsic semiconductor
US10950598B2 (en) 2018-01-19 2021-03-16 Macom Technology Solutions Holdings, Inc. Heterolithic microwave integrated circuits including gallium-nitride devices formed on highly doped semiconductor
US10797153B2 (en) * 2018-07-02 2020-10-06 Semiconductor Components Industries, Llc Process of forming an electronic device including an access region
EP3686935A1 (en) * 2019-01-23 2020-07-29 IMEC vzw Enhancement-mode high electron mobility transistor
US11600614B2 (en) 2020-03-26 2023-03-07 Macom Technology Solutions Holdings, Inc. Microwave integrated circuits including gallium-nitride devices on silicon

Family Cites Families (20)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH06342811A (ja) * 1993-06-01 1994-12-13 Nec Corp 電界効果型トランジスタ及びその製造方法
JP2687897B2 (ja) * 1994-10-13 1997-12-08 日本電気株式会社 電界効果型トランジスタ及びその製造方法
JPH09139480A (ja) * 1995-01-27 1997-05-27 Toshiba Corp 薄膜キャパシタおよびこれを用いた半導体記憶装置
JP3565983B2 (ja) * 1996-04-12 2004-09-15 株式会社半導体エネルギー研究所 半導体装置の作製方法
JP3372470B2 (ja) * 1998-01-20 2003-02-04 シャープ株式会社 窒化物系ｉｉｉ−ｖ族化合物半導体装置
US6521961B1 (en) * 2000-04-28 2003-02-18 Motorola, Inc. Semiconductor device using a barrier layer between the gate electrode and substrate and method therefor
JP4022708B2 (ja) * 2000-06-29 2007-12-19 日本電気株式会社 半導体装置
MY131962A (en) * 2001-01-24 2007-09-28 Nichia Corp Light emitting diode, optical semiconductor device, epoxy resin composition suited for optical semiconductor device, and method for manufacturing the same
JP3821232B2 (ja) * 2003-04-15 2006-09-13 日立電線株式会社 エピタキシャル成長用多孔質基板およびその製造方法ならびにｉｉｉ族窒化物半導体基板の製造方法
US7071498B2 (en) * 2003-12-17 2006-07-04 Nitronex Corporation Gallium nitride material devices including an electrode-defining layer and methods of forming the same
KR100586943B1 (ko) * 2003-12-26 2006-06-07 삼성전기주식회사 질화갈륨계 반도체 발광소자의 제조방법
JP4705412B2 (ja) * 2005-06-06 2011-06-22 パナソニック株式会社 電界効果トランジスタ及びその製造方法
US7932539B2 (en) * 2005-11-29 2011-04-26 The Hong Kong University Of Science And Technology Enhancement-mode III-N devices, circuits, and methods
JP4462251B2 (ja) * 2006-08-17 2010-05-12 日立電線株式会社 Ｉｉｉ−ｖ族窒化物系半導体基板及びｉｉｉ−ｖ族窒化物系発光素子
JP5103979B2 (ja) * 2007-03-27 2012-12-19 豊田合成株式会社 ＩＩＩ族窒化物系化合物半導体に対する電極形成方法及びｐ型ＩＩＩ族窒化物系化合物半導体の製造方法
WO2010118100A1 (en) * 2009-04-08 2010-10-14 Efficient Power Conversion Corporation Compensated gate misfet and method for fabricating the same
US8946771B2 (en) * 2011-11-09 2015-02-03 Taiwan Semiconductor Manufacturing Co., Ltd. Gallium nitride semiconductor devices and method making thereof
DE102013202972B4 (de) * 2012-02-23 2020-07-30 Efficient Power Conversion Corporation Anreicherungsbetrieb einer GaN-HEMT-Vorrichtung mit einem GATE-Abstandshalter sowie Verfahren zu deren Herstellung
JP6111818B2 (ja) * 2013-04-24 2017-04-12 三菱電機株式会社 半導体素子、半導体素子の製造方法
DE102015118440A1 (de) * 2015-10-28 2017-05-04 Infineon Technologies Austria Ag Halbleiterbauelement

Also Published As

Publication number Publication date
US20170133500A1 (en) 2017-05-11
JPWO2016017127A1 (ja) 2017-04-27
WO2016017127A1 (ja) 2016-02-04

Similar Documents

Publication Publication Date Title
JP6562222B2 (ja) 窒化物半導体装置
Narita et al. The origin of carbon-related carrier compensation in p-type GaN layers grown by MOVPE
Arslan et al. Dislocation-governed current-transport mechanism in (Ni/Au)–AlGaN/AlN/GaN heterostructures
JP5665171B2 (ja) Ｉｉｉ族窒化物半導体電子デバイス、ｉｉｉ族窒化物半導体電子デバイスを作製する方法
JP6523885B2 (ja) 半導体装置
Kumazaki et al. Precise thickness control in recess etching of AlGaN/GaN hetero-structure using photocarrier-regulated electrochemical process
JP2011166067A (ja) 窒化物半導体装置
US11233144B2 (en) Nitride semiconductor device and nitride semiconductor package
Kim et al. Metallization contacts to nonpolar a-plane n-type GaN
Ravikiran et al. Growth and characterization of AlGaN/GaN/AlGaN double-heterojunction high-electron-mobility transistors on 100-mm Si (111) using ammonia-molecular beam epitaxy
US20160079371A1 (en) Semiconductor device
JP4888537B2 (ja) Ｉｉｉ族窒化物半導体積層ウェハ及びｉｉｉ族窒化物半導体デバイス
WO2013069729A1 (ja) 半導体素子及びその製造方法
Paisley et al. Smooth cubic commensurate oxides on gallium nitride
Biswas et al. Effect of In composition on electrical performance of AlInGaN/GaN-based metal-insulator-semiconductor high electron mobility transistors (MIS-HEMTs) on Si
Hentschel et al. Normally-off operating GaN-based pseudovertical MOSFETs with MBE grown source region
Xie et al. The effect of N-polar GaN domains as Ohmic contacts
Mahaboob et al. Investigation of the electrical behavior of AlGaN/GaN high electron mobility transistors grown with underlying GaN: Mg layer
Miyoshi et al. Electrical characterization of Si-doped conductive AlInN films grown nearly lattice-matched to c-plane GaN on sapphire by metalorganic chemical vapor deposition
JP2012064977A (ja) Ｉｉｉ族窒化物半導体積層ウェハ及びｉｉｉ族窒化物半導体デバイス
Ahn et al. Study of the effects of GaN buffer layer quality on the dc characteristics of AlGaN/GaN high electron mobility transistors
Arslan et al. Gaussian distribution in current-conduction mechanism of (Ni/Pt) Schottky contacts on wide bandgap AlInGaN quaternary alloy
Laurent et al. Extraction of net interfacial polarization charge from Al0. 54In0. 12Ga0. 34N/GaN high electron mobility transistors grown by metalorganic chemical vapor deposition
Johnson et al. Challenges of contact module integration for GaN-based devices in a Si-CMOS environment
JP2015198210A (ja) 半導体装置およびその製造方法

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20180405

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20190625

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20190709

R151 Written notification of patent or utility model registration

Ref document number: 6562222

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R151