JP2677185B2 - クロック再生器 - Google Patents
クロック再生器Info
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- JP2677185B2 JP2677185B2 JP5349574A JP34957493A JP2677185B2 JP 2677185 B2 JP2677185 B2 JP 2677185B2 JP 5349574 A JP5349574 A JP 5349574A JP 34957493 A JP34957493 A JP 34957493A JP 2677185 B2 JP2677185 B2 JP 2677185B2
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- Japan
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- Analogue/Digital Conversion (AREA)
- Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
- Synchronisation In Digital Transmission Systems (AREA)
Description
【０００１】
【産業上の利用分野】本発明は、クロック再生器に関
し、特に回路を完全にディジタル化して再生するクロッ
ク再生器に関する。
し、特に回路を完全にディジタル化して再生するクロッ
ク再生器に関する。
【０００２】
【従来の技術】従来のクロック再生器を完全にディジタ
ル回路で構成した例を図２に示す。受信信号はＡ／Ｄ変
換器１でディジタル信号に変換される。この変換のサン
プリングは、追って説明する再生されたクロックによ
る。サンプリングされたデータより、サンプリングクロ
ックのクロック位相誤差がクロック位相誤差検出器２で
検出され、ディジタルループフィルタ３でフィルタリン
グされた後、ダウンカウンタ４のロード値入力に入力さ
れる。ダウンカウンタ５のカウント値がゼロになるとゼ
ロ検出信号が出力され、このゼロ検出信号はロード信号
とされ、同時に上記のサンプリングクロックとされる。
ル回路で構成した例を図２に示す。受信信号はＡ／Ｄ変
換器１でディジタル信号に変換される。この変換のサン
プリングは、追って説明する再生されたクロックによ
る。サンプリングされたデータより、サンプリングクロ
ックのクロック位相誤差がクロック位相誤差検出器２で
検出され、ディジタルループフィルタ３でフィルタリン
グされた後、ダウンカウンタ４のロード値入力に入力さ
れる。ダウンカウンタ５のカウント値がゼロになるとゼ
ロ検出信号が出力され、このゼロ検出信号はロード信号
とされ、同時に上記のサンプリングクロックとされる。
【０００３】クロック発振器５からダウンカウンタ４へ
入力される計数用のクロックは、ループフィルタ３から
入力されるロード値用の受信クロックに比べ、１００倍
以上の十分に高速なクロックが用いられる。
入力される計数用のクロックは、ループフィルタ３から
入力されるロード値用の受信クロックに比べ、１００倍
以上の十分に高速なクロックが用いられる。
【０００４】
【発明が解決しようとする課題】しかしながら、この従
来のクロック再生器でのサンプリングクロックの周波数
精度は、高速クロックの周波数と再生するクロックの周
波数の比として定義できるダウンカウンタの分解能、つ
まりビット数、で決まってしまう。これは例えループフ
ィルタの分解能を増やしてもカウンタロード値として設
定できるビットより下位のビットは設定の際に切り捨て
るしかないためである。そのため、再生する受信データ
のクロックが高速クロックに比べ、１／１００程度等十
分小さくないとサンプリングクロックの周波数精度が低
くなり、クロック再生ループが不安定となり、再生クロ
ックのジッターが大きくなる問題を伴う。また受信クロ
ックと高速クロックの比が１００〜５００程度あって
も、回線上の雑音成分が大きい場合には十分な安定動作
は得られない。
来のクロック再生器でのサンプリングクロックの周波数
精度は、高速クロックの周波数と再生するクロックの周
波数の比として定義できるダウンカウンタの分解能、つ
まりビット数、で決まってしまう。これは例えループフ
ィルタの分解能を増やしてもカウンタロード値として設
定できるビットより下位のビットは設定の際に切り捨て
るしかないためである。そのため、再生する受信データ
のクロックが高速クロックに比べ、１／１００程度等十
分小さくないとサンプリングクロックの周波数精度が低
くなり、クロック再生ループが不安定となり、再生クロ
ックのジッターが大きくなる問題を伴う。また受信クロ
ックと高速クロックの比が１００〜５００程度あって
も、回線上の雑音成分が大きい場合には十分な安定動作
は得られない。
【０００５】本発明は、伝送速度の高い受信信号に対し
ても高い周波数精度で安定に動作する、完全にディジタ
ル回路化されたクロック再生器を提供することを目的と
する。
ても高い周波数精度で安定に動作する、完全にディジタ
ル回路化されたクロック再生器を提供することを目的と
する。
【０００６】
【課題を解決するための手段】かかる目的を達成するた
め、本発明のクロック再生器は、アナログの受信信号を
ディジタル信号に変換して出力するＡ／Ｄ変換手段と、
ディジタル信号のクロック位相誤差を検出し位相誤差信
号を出力するクロック位相誤差検出手段と、位相誤差信
号の下位ビットの信号を積分しこの積分値が所定の値に
達した時にオーバーフロー信号を出力する積分手段と、
オーバーフロー信号が出力された場合、位相誤差信号の
上位ビットの信号に「１」を加算した加算値を出力する
加算手段と、所定のクロック信号を生成し出力する発振
手段と、加算値をロード値としクロック信号をカウント
ダウン入力信号としカウントダウンを行い、ロード値が
「０」となった時にゼロ検出信号を出力するカウント手
段とを有し、ゼロ検出信号をカウント手段のロード信号
とし、且つＡ／Ｄ変換手段のサンプリングクロックとす
ることを特徴としている。
め、本発明のクロック再生器は、アナログの受信信号を
ディジタル信号に変換して出力するＡ／Ｄ変換手段と、
ディジタル信号のクロック位相誤差を検出し位相誤差信
号を出力するクロック位相誤差検出手段と、位相誤差信
号の下位ビットの信号を積分しこの積分値が所定の値に
達した時にオーバーフロー信号を出力する積分手段と、
オーバーフロー信号が出力された場合、位相誤差信号の
上位ビットの信号に「１」を加算した加算値を出力する
加算手段と、所定のクロック信号を生成し出力する発振
手段と、加算値をロード値としクロック信号をカウント
ダウン入力信号としカウントダウンを行い、ロード値が
「０」となった時にゼロ検出信号を出力するカウント手
段とを有し、ゼロ検出信号をカウント手段のロード信号
とし、且つＡ／Ｄ変換手段のサンプリングクロックとす
ることを特徴としている。
【０００７】
【作用】したがって、本発明のクロック再生器によれ
ば、ディジタル信号に変換された位相誤差信号の下位ビ
ットの信号は積分され、積分値が上位ビットに加算さ
れ、この加算値をロード値としカウントダウンを行いゼ
ロ検出し、ゼロ検出信号をカウント手段のロード信号、
かつＡ／Ｄ変換手段のサンプリングクロックとしてい
る。よって、下位ビットの信号がＡ／Ｄ変換手段のサン
プリング信号として反映され、再生クロックと受信信号
との同期がより正確となる。
ば、ディジタル信号に変換された位相誤差信号の下位ビ
ットの信号は積分され、積分値が上位ビットに加算さ
れ、この加算値をロード値としカウントダウンを行いゼ
ロ検出し、ゼロ検出信号をカウント手段のロード信号、
かつＡ／Ｄ変換手段のサンプリングクロックとしてい
る。よって、下位ビットの信号がＡ／Ｄ変換手段のサン
プリング信号として反映され、再生クロックと受信信号
との同期がより正確となる。
【０００８】
【実施例】次に添付図面を参照して本発明によるクロッ
ク再生器の実施例を詳細に説明する。図１を参照すると
本発明のクロック再生器の一実施例が、ブロック構成図
として示されている。
ク再生器の実施例を詳細に説明する。図１を参照すると
本発明のクロック再生器の一実施例が、ブロック構成図
として示されている。
【０００９】Ａ／Ｄ変換器１は、アナログの受信信号を
ディジタル信号に変換する。この変換実行のためのサン
プリングクロックは、Ａ／Ｄ変換器１の出力信号から再
生された信号である。クロック位相誤差検出器２は、Ａ
／Ｄ変換器１から出力されたディジタルデータより、ク
ロック位相誤差θeを求めて出力し、ループフィルタ３
へ供給する。ループフィルタ３は、入力されたクロック
位相誤差θeに基づいて、周波数ｗRのループフィルタ出
力を出力する。このループフィルタ出力をＡ／Ｄ変換器
１のサンプリング周波数とすることにより、クロック再
生のＰＬＬループ（Phase-Locked Loop）が構成され
る。
ディジタル信号に変換する。この変換実行のためのサン
プリングクロックは、Ａ／Ｄ変換器１の出力信号から再
生された信号である。クロック位相誤差検出器２は、Ａ
／Ｄ変換器１から出力されたディジタルデータより、ク
ロック位相誤差θeを求めて出力し、ループフィルタ３
へ供給する。ループフィルタ３は、入力されたクロック
位相誤差θeに基づいて、周波数ｗRのループフィルタ出
力を出力する。このループフィルタ出力をＡ／Ｄ変換器
１のサンプリング周波数とすることにより、クロック再
生のＰＬＬループ（Phase-Locked Loop）が構成され
る。
【００１０】本実施例において、全回路をディジタル回
路で構成するためループフィルタ出力は、周波数ｗRに
対応したｎビットの整数値ＮRで構成されたディジタル
信号である。このｎビットのループフィルタ３の出力の
うち、ダウンカウンタにロードできるのはＬビット（Ｌ
≦ｎ）の信号である。この値を上位Ｌビットの整数値Ｎ
UR（ＮUR＝ＮR／２n-L）と下位［ｎ−Ｌ］ビットの整数
値ＮLR（ＮLR＝ＮRmod ２n-L）とに分ける。下位ビット
のＮLRは［ｎ−Ｌ］ビットの積分器６に入力される。
路で構成するためループフィルタ出力は、周波数ｗRに
対応したｎビットの整数値ＮRで構成されたディジタル
信号である。このｎビットのループフィルタ３の出力の
うち、ダウンカウンタにロードできるのはＬビット（Ｌ
≦ｎ）の信号である。この値を上位Ｌビットの整数値Ｎ
UR（ＮUR＝ＮR／２n-L）と下位［ｎ−Ｌ］ビットの整数
値ＮLR（ＮLR＝ＮRmod ２n-L）とに分ける。下位ビット
のＮLRは［ｎ−Ｌ］ビットの積分器６に入力される。
【００１１】この積分器６は、積分後の値がオーバーフ
ローして２N-L+1以上の値２N-L+1＋Ｎになると積分値と
してオーバーフロー値Ｎが保持され、同時にオーバーフ
ロー信号”１”が出力され、それ以外の時には”０”が
出力される。上位ビットのＮURは、加算器７において積
分器６出力のオーバーフロー信号と加算され、オーバー
フローが起こらなかった時にはＮURが、またオーバーフ
ローが起こった時にはＮUR＋１がダウンカウンタ４のロ
ード値入力へ出力される。ダウンカウンタ４は、発振器
５から出力される周波数ｗFの高速クロック信号を入力
してダウンカウントを行い、カウンタ値が”０”になる
とゼロ検出信号を出力し、加算器７から出力されるロー
ド値をロードする。また、このロードと共に、ゼロ検出
信号をＡ／Ｄ変換器のサンプリングクロックとする。
ローして２N-L+1以上の値２N-L+1＋Ｎになると積分値と
してオーバーフロー値Ｎが保持され、同時にオーバーフ
ロー信号”１”が出力され、それ以外の時には”０”が
出力される。上位ビットのＮURは、加算器７において積
分器６出力のオーバーフロー信号と加算され、オーバー
フローが起こらなかった時にはＮURが、またオーバーフ
ローが起こった時にはＮUR＋１がダウンカウンタ４のロ
ード値入力へ出力される。ダウンカウンタ４は、発振器
５から出力される周波数ｗFの高速クロック信号を入力
してダウンカウントを行い、カウンタ値が”０”になる
とゼロ検出信号を出力し、加算器７から出力されるロー
ド値をロードする。また、このロードと共に、ゼロ検出
信号をＡ／Ｄ変換器のサンプリングクロックとする。
【００１２】上記の構成に成るクロック再生器の動作お
よび動作原理を以下に詳述する。受信信号の周波数ｗC
および発振器５の発振周波数ｗFにおいて、サンプリン
グクロックで同期のとれるダウンカウンタ４の分周比Ｒ
Dは、ＲD＝ｗF／ｗC、となるが、これは整数とは限らな
い。そこでＲDを整数部ＮDと小数部ＦDに分けると下記
の式（１）となる。 ＲD＝ＮD＋ＦD ……（１） 但し；ＮDは整数、０≦ＦD＜１
よび動作原理を以下に詳述する。受信信号の周波数ｗC
および発振器５の発振周波数ｗFにおいて、サンプリン
グクロックで同期のとれるダウンカウンタ４の分周比Ｒ
Dは、ＲD＝ｗF／ｗC、となるが、これは整数とは限らな
い。そこでＲDを整数部ＮDと小数部ＦDに分けると下記
の式（１）となる。 ＲD＝ＮD＋ＦD ……（１） 但し；ＮDは整数、０≦ＦD＜１
【００１３】また、上位Ｌビットの整数値ＮURと下位
（ｎ−Ｌ）ビットの整数値ＮLRとは、それぞれ式（２）
および（３）によって表すことができる。 ＮUR＝ＮD ……（２） ＮLR＝int（２N-L+1・ＦD） ……（３） 但し；int（Ａ）はＡの整数部を表す。
（ｎ−Ｌ）ビットの整数値ＮLRとは、それぞれ式（２）
および（３）によって表すことができる。 ＮUR＝ＮD ……（２） ＮLR＝int（２N-L+1・ＦD） ……（３） 但し；int（Ａ）はＡの整数部を表す。
【００１４】従来方式では、カウンタロード値が整数値
ＮURのみであったため、再生されるサンプリングクロッ
ク周波数は、下記の式（４）の関係を有する。 ｗF／ＮUR＝ｗF／ＮD＝ｗF／（ＲD−ＦD） （ｗF／ＲD）・（１＋ＦD／ＲD） ＝ｗC（１＋ＦD／ＲD）＝ｗC＋Δｗ ……（４） 故に、Δｗ＝ｗC・（ＦD／ＲD）
ＮURのみであったため、再生されるサンプリングクロッ
ク周波数は、下記の式（４）の関係を有する。 ｗF／ＮUR＝ｗF／ＮD＝ｗF／（ＲD−ＦD） （ｗF／ＲD）・（１＋ＦD／ＲD） ＝ｗC（１＋ＦD／ＲD）＝ｗC＋Δｗ ……（４） 故に、Δｗ＝ｗC・（ＦD／ＲD）
【００１５】故に、Δｗだけ受信クロックとずれてしま
い、クロック再生ループの安定性が失われる。これを防
ぐのに従来方式では、発振器５の発振周波数ｗFの値を
大きくすることによりＦD／ＲDを小さく押さえ、Δｗの
値を小さくするしか手だてが無く、それには限界があ
る。特にクロック周波数ｗCの大きいシステムでは、サ
ンプリング周波数ｗFを更に高く設定しなければなら
ず、現実的でなくなる。
い、クロック再生ループの安定性が失われる。これを防
ぐのに従来方式では、発振器５の発振周波数ｗFの値を
大きくすることによりＦD／ＲDを小さく押さえ、Δｗの
値を小さくするしか手だてが無く、それには限界があ
る。特にクロック周波数ｗCの大きいシステムでは、サ
ンプリング周波数ｗFを更に高く設定しなければなら
ず、現実的でなくなる。
【００１６】しかし、本実施例では、ＮLRの値を切り捨
てることなく積分器６において積分して利用し、カウン
タロード値ＮDまたはＮD＋１をＦDの値に応じた比率で
設定する。この手順によれば、再生されるクロックの周
波数精度を等価的に上げることが可能となる。積分器６
がオーバーフローする確率ＰOVは、下記となる。 ＰOV＝ＮLR／２N-L+1＝ＦD＋ΔＦ ……（５） 但し、ΔＦ＝ＦLD／２N-L+1 ＦLD＝２N-L+1・ＦD−ＮLR ０≦ＦLD＜１
てることなく積分器６において積分して利用し、カウン
タロード値ＮDまたはＮD＋１をＦDの値に応じた比率で
設定する。この手順によれば、再生されるクロックの周
波数精度を等価的に上げることが可能となる。積分器６
がオーバーフローする確率ＰOVは、下記となる。 ＰOV＝ＮLR／２N-L+1＝ＦD＋ΔＦ ……（５） 但し、ΔＦ＝ＦLD／２N-L+1 ＦLD＝２N-L+1・ＦD−ＮLR ０≦ＦLD＜１
【００１７】これよりダウンカウンタ４にロードされる
ロード平均値ＮavLは、下記の式（６）となる。 ＮavL＝ＮD（１−ＰOV）＋（ＮD＋１）ＰOV＝ＮD＋ＰOV ＝ＮD＋ＦD＋ΔＦ ＝ＲD＋ＦLD／２N-L+1 ……（６）
ロード平均値ＮavLは、下記の式（６）となる。 ＮavL＝ＮD（１−ＰOV）＋（ＮD＋１）ＰOV＝ＮD＋ＰOV ＝ＮD＋ＦD＋ΔＦ ＝ＲD＋ＦLD／２N-L+1 ……（６）
【００１８】このロード平均値ＮavLは、理想的な分周
比ＲDとほぼ等しくなり、その誤差はＦLD／２N-L+1であ
る。またロード平均値ＮavLは、オーバーフロー値Ｎを
大きくする、つまりループフィルタ３と積分器６のビッ
ト数を大きくすることで、限界無く小さくすることがで
きる。しかし、単に回路を若干大きくするだけでも平均
値ＮavLを小さくすることが可能であり、十分現実的で
ある。この様にダウンカウンタ４へのロード値が、ＦD
に応じた確率でＮDまたはＮD＋１として設定されること
により、再生されるクロック周波数を受信クロック周波
数ｗCに極めて近い値に近づけることが可能となる。
比ＲDとほぼ等しくなり、その誤差はＦLD／２N-L+1であ
る。またロード平均値ＮavLは、オーバーフロー値Ｎを
大きくする、つまりループフィルタ３と積分器６のビッ
ト数を大きくすることで、限界無く小さくすることがで
きる。しかし、単に回路を若干大きくするだけでも平均
値ＮavLを小さくすることが可能であり、十分現実的で
ある。この様にダウンカウンタ４へのロード値が、ＦD
に応じた確率でＮDまたはＮD＋１として設定されること
により、再生されるクロック周波数を受信クロック周波
数ｗCに極めて近い値に近づけることが可能となる。
【００１９】本実施例のクロック最盛期ではループフィ
ルタ出力の内、ダウンカウンタ４にロードされない下位
ビットを積分器で積分し、この積分器がオーバーフロー
した時にはカウンタロード値を１だけ大きくし、ループ
フィルタ３の下位ビットの効果をもダウンカウンタ４の
分周に取り込まれる。故に、クロック再生回路を完全に
ディジタル回路で構成しても、受信信号の周波数に極め
て一致した再生クロックを得ることができる。
ルタ出力の内、ダウンカウンタ４にロードされない下位
ビットを積分器で積分し、この積分器がオーバーフロー
した時にはカウンタロード値を１だけ大きくし、ループ
フィルタ３の下位ビットの効果をもダウンカウンタ４の
分周に取り込まれる。故に、クロック再生回路を完全に
ディジタル回路で構成しても、受信信号の周波数に極め
て一致した再生クロックを得ることができる。
【００２０】尚、上述の実施例は本発明の好適な実施の
一例ではあるが、本発明はこれに限定されるものではな
く本発明の要旨を逸脱しない範囲において種々変形実施
可能である。例えば、ループフィルタは理論動作上では
不要である。
一例ではあるが、本発明はこれに限定されるものではな
く本発明の要旨を逸脱しない範囲において種々変形実施
可能である。例えば、ループフィルタは理論動作上では
不要である。
【００２１】
【発明の効果】以上の説明より明かなように、本発明の
クロック再生器は、位相誤差信号の下位ビットの信号は
積分され、Ａ／Ｄ変換手段のサンプリングクロックに反
映されるため、再生クロックと受信信号との同期特性が
向上する。故に、高速の受信信号に対しても安定した同
期のとれるクロック再生回路を、完全なディジタル回路
で構成することが容易となる。
クロック再生器は、位相誤差信号の下位ビットの信号は
積分され、Ａ／Ｄ変換手段のサンプリングクロックに反
映されるため、再生クロックと受信信号との同期特性が
向上する。故に、高速の受信信号に対しても安定した同
期のとれるクロック再生回路を、完全なディジタル回路
で構成することが容易となる。
【図１】本発明のクロック再生器の実施例を示すブロッ
ク図である。
ク図である。
【図２】従来の完全にディジタル化したクロック再生器
の回路構成例を示すブロック図である。
の回路構成例を示すブロック図である。
１ Ａ／Ｄ変換器 ２ クロック位相誤差検出器 ３ ループフィルタ ４ ダウンカウンタ ５ 高速発振器 ６ ｎ−Ｌビット積分器 ７ 加算器
Claims (4)
- 【請求項１】 アナログの受信信号をディジタル信号に
変換して出力するＡ／Ｄ変換手段と、 前記ディジタル信号のクロック位相誤差を検出し位相誤
差信号を出力するクロック位相誤差検出手段と、 前記位相誤差信号の下位ビットの信号を積分し該積分値
が所定の値に達した時にオーバーフロー信号を出力する
積分手段と、 前記オーバーフロー信号が出力された場合、前記位相誤
差信号の上位ビットの信号に「１」を加算した加算値を
出力する加算手段と、 所定のクロック信号を生成し出力する発振手段と、 前記加算値をロード値とし前記クロック信号をカウント
ダウン入力信号としカウントダウンを行い、前記ロード
値が「０」となった時にゼロ検出信号を出力するカウン
ト手段とを有し、 前記ゼロ検出信号を前記カウント手段のロード信号と
し、且つ前記Ａ／Ｄ変換手段のサンプリングクロックと
することを特徴とするクロック再生器。 - 【請求項２】 前記クロック位相誤差検出手段は、さら
に前記位相誤差信号をフィルタリングして出力するルー
プフィルタを有し、前記積分手段は前記ループフィルタ
がフィルタリングした信号を積分することを特徴とする
請求項１記載のクロック再生器。 - 【請求項３】 前記上位ビットのビット数は、前記カウ
ント手段の分解能以下であることを特徴とする請求項１
または請求項２記載のクロック再生器。 - 【請求項４】 前記発振手段の生成する前記クロック信
号の周波数は、前記アナログの受信信号の周波数より高
いことを特徴とする請求項１から３の何れか１項記載の
クロック再生器。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5349574A JP2677185B2 (ja) | 1993-12-28 | 1993-12-28 | クロック再生器 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5349574A JP2677185B2 (ja) | 1993-12-28 | 1993-12-28 | クロック再生器 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH07202872A JPH07202872A (ja) | 1995-08-04 |
| JP2677185B2 true JP2677185B2 (ja) | 1997-11-17 |
Family
ID=18404637
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5349574A Expired - Fee Related JP2677185B2 (ja) | 1993-12-28 | 1993-12-28 | クロック再生器 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2677185B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100324749B1 (ko) * | 1998-10-09 | 2002-03-13 | 구자홍 | 최대 가능성 심볼 타이밍 복원기 |
-
1993
- 1993-12-28 JP JP5349574A patent/JP2677185B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH07202872A (ja) | 1995-08-04 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 19970624 |
|
| LAPS | Cancellation because of no payment of annual fees |